KR20100093405A - 박막 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체층을 구성하는 LDD 영역과 소스 드레인 영역의 계면 특성을 향상시키고, 제조 시간 및 단가를 낮출 수 있는 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
이를 위해 기판의 상부에 형성된 소스 드레인 영역, 상기 소스 드레인 영역의 내측에 상기 소스 드레인 영역보다 낮은 농도로 도핑되어 형성된 LDD 영역 및 상기 LDD 영역의 내측에 형성된 채널 영역을 포함하는 반도체층과, 상기 반도체층의 상부에 형성되는 제 1 절연층과, 상기 제 1 절연층의 가장자리 상부에 형성되는 제 2 절연층과, 상기 제 1 절연층 및 제 2 절연층의 상부에 형성되는 게이트 전극을 포함하여 이루어지는 박막 트랜지스터가 개시된다.
박막 트랜지스터, LDD, 이온 도핑, 자기 정렬, self align
Description
본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 반도체층을 구성하는 LDD 영역과 소스 드레인 영역의 계면 특성을 향상시키고, 제조 시간 및 단가를 낮출 수 있는 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
최근 액정 표시 장치(Liquid Crystal Display, LCD)나 능동형 유기 전계 발광 표시 장치(Active Matrix Organic Light Emit Display, AMOLED) 등의 디스플레의 이용이 증가함에 따라, 이에 적용되는 박막 트랜지스터(Thin Film Transistor)의 이용도 역시 증가하고 있다.
이러한 박막 트랜지스터는 통상적으로 글래스의 상부에 형성되며, 반도체층을 형성하기 위해 실리콘 결정을 글래스에 증착하여 형성된다. 그리고 실리콘 결정은 수소화된 비정절 실리콘 또는 다결정 실리콘이 사용되고 있다.
이중에서 수소화된 비정질 실리콘은 저온 공정에서 이루어질 수 있고, 저가의 절연 기판을 사용할 수 있기 때문에 많이 사용되어 왔다. 그러나 수소화된 비정질 실리콘은 원자 배열이 불규칙하게 이루어지기 때문에 약한 결합 또는 댕글링 본드(Dangling Bond)가 존재하여 빛 조사나 전계 인가시 물질의 구조가 준안정 상태(Quasi-Steady State)로 변화되기 때문에, 안정성 측면에서 문제점이 대두되었다. 또한, 이동도(Mobility) 등의 전기적 특성이 좋지 않아서, 전자 제품에 이용되는 구동 회로로 이용되기 어려운 점이 있었다.
반면, 다결정 실리콘은 비정질 실리콘에 비해, 전류 구동 능력이 우수하고 동작 속도가 빠른 장점을 갖는다. 따라서, 결정 실리콘은 최근 전자 제품의 화소 스위칭 소자나 구동 회로를 구성하는데 많이 이용되고 있다.
그런데 이러한 다결정 실리콘을 이용한 박막 트랜지스터는 일반적으로 게이트 전극을 자기 정렬(Self-Align) 마스크로 이용하여 소스 드레인 영역 형성을 위한 이온 주입 공정이 이루어지기 때문에, 소스 드레인 영역이 채널 영역과 인접하여 위치하게 된다. 그리고 이러한 구조에서는 게이트 전극에 인가되는 전압보다 소스 드레인 영역에 인가되는 전압이 높은 오프(off) 상태에서 소스 드레인 영역으로부터 게이트 전극의 방향으로 수직 전계가 발생하게 되며, 이 전계에 의해 공핍 영역에 포획된 캐리어(carrier)가 여기되고 이탈되어 누설 전류(leakage current)가 발생된다. 그리고 이러한 누설 전류는 구동 소자의 온오프 스위칭에 어려움을 주기 때문에 문제가 된다.
한편, 이러한 누설 전류를 줄이기 위해 드레인 전계를 분산시키기 위한 여러 구조가 제안되었다. 이 중에서 특히 LDD(Light Doped Drain) 구조는 고농도 불순물 영역(Heavily Doped Region)인 소스 드레인 영역과 채널 영역의 사이에 저농도 불순물 영역(Lightly Doped Region)을 형성하는 구조로서, 누설 전류의 흐름을 저지하는 일종의 저항으로 작용하여 누설 전류 감소를 기대할 수 있기 때문에 많이 이용되고 있다.
그런데 이러한 LDD 구조는 소스 드레인 영역 형성을 위한 고농도 불순물 이온 도핑 공정과 LDD 영역 형성을 위한 저농도 이온 도핑 공정의 두 단계 이온 도핑 공정을 거치게 된다. 그리고 각 이온 도핑 공정에서 서로 다른 포토마스크(Photo Mask)를 사용하기 때문에 이러한 마스크간의 미스얼라인(Mis-Align)이 발생하는 경우가 있으며, 이에 따라 박막 트랜지스터의 특성을 저하되고 공정 시간 및 비용이 증가하는 문제점이 있다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 반도체층을 구성하는 LDD 영역과 소스 드레인 영역의 계면 특성을 향상시키고, 제조 시간 및 단가를 낮출 수 있는 박막 트랜지스터 및 그 제조 방법을 제공함에 있다.
상기한 목적을 달성하기 위해 본 발명에 따른 박막 트랜지스터는 기판의 상부에 형성된 소스 드레인 영역, 상기 소스 드레인 영역의 내측에 상기 소스 드레인 영역보다 낮은 농도로 도핑되어 형성된 LDD 영역 및 상기 LDD 영역의 내측에 형성된 채널 영역을 포함하는 반도체층; 상기 반도체층의 상부에 형성되는 제 1 절연층; 상기 제 1 절연층의 가장자리 상부에 형성되는 제 2 절연층; 및 상기 제 1 절연층 및 제 2 절연층의 상부에 형성되는 게이트 전극을 포함할 수 있다.
여기서, 상기 제 2 절연층은 상기 반도체층의 LDD 영역에 대응하여 형성될 수 있다.
그리고 상기 게이트 전극은 상기 반도체층의 채널 영역에 대응되는 영역에서는 상기 제 1 절연층과 접하고, 상기 LDD 영역에 대응되는 영역에서는 상기 제 2 절연층과 접하여 단차를 이루면서 형성될 수 있다.
또한, 상기 제 2 절연층과 게이트 전극의 사이에는 상기 제 2 절연층과 동일 한 평면 형상을 갖는 제 3 절연층이 더 형성될 수 있다.
또한, 상기 게이트 전극은 상기 반도체층의 채널 영역에 대응되는 영역에서는 상기 제 1 절연층과 접하고, 상기 LDD 영역에 대응되는 영역에서는 상기 제 3 절연층과 접하여 단차를 이루면서 형성될 수 있다.
또한, 상기 제 2 절연층은 상기 제 1 절연층의 상부를 덮으면서 형성되고, 상기 반도체층의 LDD 영역에 대응되는 영역의 높이가 상기 채널층에 대응되는 높이보다 높도록 단차를 구비하여 형성될 수 있다.
또한, 상기 게이트 전극은 상기 제 2 절연층의 상부에 상기 제 2 절연층의 단차를 따라서 형성될 수 있다.
또한, 상기 제 2 절연층의 상부에는 상기 제 2 절연층의 가장자리를 따라 형성된 제 3 절연층이 더 형성되어 상기 가장자리의 높이가 상기 중앙의 높이에 비해 높도록 형성될 수 있다.
또한, 상기 게이트 전극은 상기 반도체층의 상기 채널층에 대응되는 영역은 상기 제 2 절연층에 접하고, LDD 영역에 대응되는 영역은 상기 제 3 절연층에 접하여 단차를 이루도록 형성될 수 있다.
더불어, 상기한 목적을 달성하기 위해 본 발명에 따른 박막 트랜지스터의 제조 방법은 기판의 상부에 실리콘 박막을 형성하는 실리콘 박막 형성 단계; 상기 실리콘 박막의 상부에 제 1 절연막을 형성하는 제 1 절연막 형성 단계; 상기 실리콘박막을 에칭하여 반도체층을 형성하는 제 1 에칭 단계; 상기 반도체층 및 제 1 절 연막의 상부에 제 2 절연막을 형성하는 제 2 절연막 형성 단계; 상기 제 2 절연막의 중심 영역을 에칭하는 제 2 에칭 단계; 상기 제 1 절연막 및 제 2 절연막의 상부에 게이트 물질층을 형성하는 게이트 물질층 형성 단계; 상기 제 1 절연막, 제 2 절연막 및 게이트 물질층을 에칭하여 상기 반도체층의 가장자리 영역을 노출시키도록 제 1 절연층, 제 2 절연층 및 게이트 전극을 형성하는 제 3 에칭 단계; 및 상기 반도체층의 가장자리 영역에 불순물을 주입하여 소스 드레인 영역과 상기 소스 드레인 영역의 내부에 LDD 영역을 형성하는 이온 주입 단계를 포함할 수 있다.
여기서, 상기 이온 주입 단계의 이후에는 상기 반도체층에 열처리를 수행하여 상기 LDD 영역으로 상기 불순물을 확산하는 열처리 단계가 더 이루어질 수 있다.
그리고 상기 제 2 절연막 형성 단계와 제 2 에칭 단계의 사이에는 상기 제 2 절연막의 상부에 제 3 절연막을 형성하는 제 3 절연막 형성 단계가 더 이루어질 수 있다.
또한, 상기 제 2 에칭 단계는 상기 제 2 절연막의 중심 영역을 에칭하여, 상기 제 1 절연층의 중심 영역을 노출시키는 것일 수 있다.
또한, 상기 제 2 에칭 단계는 상기 제 2 절연막을 에칭하여 상기 제 2 절연층이 중앙 영역에 비해 가장자리 영역의 두께가 더 두껍게 형성되도록 하는 것일 수 있다.
또한, 상기 제 3 에칭 단계는 상기 게이트 전극이 상기 제 2 절연막의 상부에 잔존하도록 수행될 수 있다.
더불어, 상기한 목적을 달성하기 위해 본 발명에 따른 박막 트랜지스터의 제조 방법은 기판의 상부에 실리콘 박막을 형성하는 실리콘 박막 형성 단계; 상기 실리콘 박막의 상부에 제 1 절연막을 형성하는 제 1 절연막 형성 단계; 상기 제 1 절연막의 상부에 제 2 절연막을 형성하는 제 2 절연막 형성 단계; 상기 제 2 절연막의 중앙 영역을 에칭하는 제 1 에칭 단계; 상기 제 1 절연막 및 제 2 절연막의 상부에 게이트 물질층을 형성하는 게이트 물질층 형성 단계; 상기 제 1 절연막, 제 2 절연막 및 게이트 물질층을 에칭하여 제 1 절연층, 제 2 절연층 및 게이트 전극을 형성하고, 상기 실리콘 박막의 가장자리 영역을 노출하는 제 2 에칭 단계; 상기 실리콘 박막의 가장자리 영역에 불순물을 주입하여 소스 드레인 영역 및 상기 소스 드레인 영역의 내부에 위치한 LDD 영역을 형성하는 이온 주입 단계; 및 상기 실리콘 박막을 에칭하여 반도체층을 형성하는 제 3 에칭 단계를 포함할 수 있다.
여기서, 상기 이온 주입 단계 및 제 3 에칭 단계의 사이에는 상기 실리콘 박막에 열처리를 수행하여, 상기 불순물이 상기 LDD 영역으로 확산되도록 하는 열처리 단계가 더 이루어질 수 있다.
그리고 상기 제 2 절연막 형성 단계 및 제 1 에칭 단계의 사이에는 상기 제 2 절연막의 상부에 제 3 절연막을 형성하는 제 3 절연막 형성 단계가 더 이루어질 수 있다.
또한, 상기 제 1 에칭 단계는 상기 제 2 절연막의 중심 영역을 에칭하여, 상기 제 1 절연층의 중심 영역을 노출시키는 것일 수 있다.
또한, 상기 제 1 에칭 단계는 상기 제 2 절연막을 에칭하여 상기 제 2 절연층이 중앙 영역에 비해 가장자리 영역의 두께가 더 두껍게 형성되도록 하는 것일 수 있다.
또한, 상기 제 2 에칭 단계는 상기 게이트 전극이 상기 제 2 절연막의 상부에 잔존하도록 수행되는 것일 수 있다.
상기와 같이 하여 본 발명에 의한 박막 트랜지스터는 반도체층의 상부에 절연막을 형성하여, 공기 노출을 줄임으로써 계면 특성을 향상시킬 수 있다.
또한, 상기와 같이 하여 본 발명에 의한 박막 트랜지스터는 게이트 전극을 자기 정렬 구조로 이용하여, 한번의 불순물 주입 공정으로 반도체층의 소스 드레인 영역와 LDD 영역을 형성하여, 마스크(Mask)의 미스얼라인(Mis-Align)을 제거하고 제조 시간 및 단가를 줄일 수 있다.
또한, 상기와 같이 하여, 본 발명에 의한 박막 트랜지스터는 LDD 영역에 대응되는 상부에 제 1 절연막 이외에 제 2 절연막을 더 형성하여 전기적 바이어스의 영향을 줄임으로써, 누설 전류를 효율적으로 줄일 수 있다.
본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명 하면 다음과 같다.
이하에서는 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 구성을 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터(100)를 도시한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 기판(110), 상기 기판(110)의 상부에 형성된 반도체층(120), 상기 반도체층(120)의 상부에 형성된 제 1 절연층(130), 상기 제 1 절연층(130)의 가장자리 상부에 형성된 제 2 절연층(140), 상기 제 1 절연층(130) 및 제 2 절연층(140)의 상부에 형성된 게이트 전극(160)을 포함한다.
상기 기판(110)은 통상의 박막 트랜지스터(Thin Film Transistor)에 이용되는 글래스(glass)로 구비된다. 즉, 상기 기판(110)은 유리 기판, 플라스틱 기판, 메탈 기판, 폴리머 기판 및 그 등가물로 형성될 수 있으나, 이러한 재질로 본 발명을 한정하는 것은 아니다. 또한, 별도로 도시하지는 않았지만, 상기 기판(110)은 경우에 따라 절연막(SiO2, SiNx, SiOxNy, 고유전막 또는 유기 물질)으로 형성될 수도 있다.
상기 반도체층(120)은 상기 기판(110)의 상부에 형성된다. 상기 반도체 층(120)은 상기 기판(110)과의 사이에 버퍼층(buffer layer)을 게재할 수도 있다.또한, 후술할 바와 같이, 상기 반도체층(120)은 제조 공정에서 형성된 직후 그 상부에 바로 상기 제 1 절연층(130)이 형성되므로 공기중에 노출되는 시간을 줄일 수 있다. 따라서, 상기 반도체층(120)은 기존의 구조에 비해 계면 특성이 향상될 수 있다.
상기 반도체층(120)은 채널 영역(121), 상기 채널(121)의 가장자리에 형성된 소스 드레인 영역(122), 상기 소스 드레인 영역(122)의 내부에 형성된 LDD 영역(123)을 포함하여 구성된다.
상기 채널 영역(121)은 상기 기판(110)의 상부에 형성되며, 다결정 실리콘으로 구비될 수 있다. 상기 다결정 실리콘은 통상적으로 비정질 실리콘을 형성한 후, ELA(Excimer Laser Annealing), SLS(Sequential Lateral Solidification), MIC(Metal Induced Crystallization) 또는 MILC(Metal Induced Lateral Crystallization), SPC(Solidification Phase Crystallization)법 등을 사용하여 결정화하고, 이를 패터닝함으로써 형성될 수 있다. 또한, 이와 함께 화학 기상 증착 방법(Chemical Vapor Deposition: CVD) 으로 증착한 미세 결정질 실리콘(Micro-,Nano-crystalline Silicon) 층을 활성층 박막으로 사용할 수도 있다.
상기 소스 드레인 영역(122)은 상기 채널 영역(121)의 가장 자리에 형성된다. 상기 소스 드레인 영역(122)은 상기 채널 영역(121)에 불순물 이온을 도핑함으로써 형성된다. 상기 소스 드레인 영역(122)에 도핑되는 불순물 이온은 붕소(Boron), 인(Phosphorus), 비소(Arsenic)일 수 있다. 또한, 상기 불순물 이온을 도핑하는 방법으로는 이온 샤워링 또는 이온 임플란테이션 등의 방법이 사용될 수 있다.
상기 LDD(Lightly Doped Drain) 영역(123)은 상기 소스 드레인 영역(122)의 내부에 위치한다. 상기 LDD 영역(123)은 소스 드레인 영역(122)보다 낮은 농도의 불순물로 도핑된다. 상기 LDD 영역(123)은 상기 소스 드레인 영역(122)에 인가되는 전압이 상기 게이트(121)에 인가되는 전압에 비해 높은 오프 상태인 경우, 발생되는 수직 전계를 분산시킴으로써, 누설 전류(leakage current)를 줄인다. 또한, 후술할 바와 같이, 상기 LDD 영역(123)은 상기 소스 드레인 영역(122)의 제조를 위한 한 번의 불순물 이온 주입 공정을 통해 형성됨으로써 제조 단가를 낮출 수 있다.
상기 제 1 절연층(130)은 상기 반도체층(120)의 상부에 형성된다. 상기 제 1 절연층(130)은 상기 반도체층(120)의 소스 드레인 영역(122) 및 LDD 영역(123)을 상기 게이트 전극(160)과 절연시키는 게이트 절연막의 역할을 한다. 상기 제 1 절연층(130)은 여러 종류의 다양한 절연막(SiO2, SiNx, SiOxNy, 고유전막 또는 유기 물질)으로 형성될 수 있으나, 상기 반도체층(120)과 계면 특성이 좋은 실리콘 산화막(SiO2)으로 형성됨이 바람직하다.
상기 제 2 절연층(140)은 상기 제 1 절연층(130)의 상부에 형성된다. 상기 제 2 절연층(140)은 상기 제 1 절연층(130)의 가장자리 영역 상부에 형성된다. 따 라서, 상기 제 1 절연층(130)의 중앙 영역은 상면이 노출된다. 그리고 상기 제 2 절연층(140)은 상기 제 1 절연층(130)의 가장자리 영역의 높이를 증가시킨다. 이 때, 상기 제 1 절연층(130)의 가장자리 영역은 상기 반도체층(120)의 LDD 영역(123)에 대응되는 영역이다. 상기 제 1 절연층(130)과 상기 제 2 절연층(140)은 상기 반도체층(120)의 LDD 영역(123)으로부터 상기 게이트 전극(160)에 이르는 경로를 형성한다. 따라서, 상기 제 2 절연층(140)은 상기 제 1 절연층(130)과 더불어 상기 LDD 영역(123)에 이루는 경로를 증가시켜, 전기적 바이어스의 영향성을 줄임으로써, 누설 전류를 감소시킬 수 있다. 또한, 이 경우에도 상기 반도체층(120)의 채널 영역(121)과 게이트 전극(160)의 사이에는 제 1 절연층(130)만 구비되어 있는 바, 동작시 채널의 형성에는 영향이 없다. 상기 제 2 절연층(140)도 역시 여러 종류의 다양한 절연막(SiO2, SiNx, SiOxNy, 고유전막 또는 유기 물질)으로 형성될 수 있으나, 상기 제 1 절연층(130)과의 접합 특성이 좋은 실리콘 질화막(SiOx)으로 형성됨이 바람직하다.
상기 게이트 전극(160)은 상기 제 1 절연층(130) 및 제 2 절연층(140)의 상부에 형성된다. 상기 게이트 전극(160)은 금속 또는 폴리 실리콘을 이용하여 형성될 수 있다. 상기 게이트 전극(160)은 상기 제 1 절연층(130)의 중앙 영역 상부에서 상기 제 1 절연층(130)과 접하고, 상기 제 1 절연층(130)의 가장자리 영역 상부에서 상기 제 2 절연층(140)과 접하도록 형성된다. 즉, 상기 게이트 전극(160)은 상기 제 1 절연층(130) 및 제 2 절연층(140)의 형상에 따라 중심 영역과 가장자리 영역에서 단차를 갖도록 형성된다. 또한, 상기 게이트 전극(160)은 후술할 바와 같이, 자기 정렬(self-align) 구조를 형성하여, 상기 반도체층(120)의 소스 드레인 영역(122) 및 LDD 영역(123)을 형성하기 위한 불순물 이온 주입시 베리어(barrier)로서 이용될 수 있다. 따라서, 상기 게이트 전극(160)의 구조에 의해 상기 반도체층(120)을 형성하기 위한 불순물 이온 주입 공정이 한번만 이루어지면 되기 때문에, LDD 영역(123)의 형성시 마스크(Mask)의 미스얼라인(Mis-Aling)이 제거되며, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 제조 공정 시간 및 비용이 감소될 수 있다.
상기와 같이 하여, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 반도체층(120)의 상부에 제 1 절연막(130)을 형성하여, 공기 노출을 줄임으로써, 계면 특성을 향상시킬 수 있고, 상기 게이트 전극(160)을 자기 정렬 구조로 이용하여, 한번의 불순물 주입 공정으로 반도체층(120)의 소스 드레인 영역(122)와 LDD 영역(123)을 형성함으로써, 미스얼라인 방지를 할 수 있고, 제조 공정 및 시간을 줄일 수 있다. 또한, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 LDD 영역에 대응되는 상부에 제 1 절연막(130) 이외에 제 2 절연막(140)을 형성하여 전기적 바이어스의 영향을 줄임으로써, 누설 전류를 효율적으로 줄일 수 있다.
이하에서는 본 발명의 다른 실시예에 따른 박막 트랜지스터(200)의 구성을 설명하도록 한다.
도 2는 본 발명의 다른 실시예에 따른 박막 트랜지스터(200)를 도시한 단면도이다. 앞서 설명한 실시예와 동일한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였으며, 이하에서는 앞선 실시예와의 차이점을 중심으로 설명하기로 한다.
도 2에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 박막 트랜지스터(200)는 기판(110), 반도체층(120), 제 1 절연층(130), 상기 제 1 절연층(130)의 상부에 형성되는 제 2 절연층(240), 상기 제 2 절연층(240)의 상부에 형성되는 게이트 전극(260)을 포함한다.
상기 제 2 절연층(240)은 상기 제 1 절연층(130)의 상부에 형성된다. 상기 제 2 절연층(240)은 상기 제 1 절연층(130)의 상면 전체를 감싸면서 형성된다. 또한, 상기 제 2 절연층(240)은 중앙 영역에 비해 가장자리 영역에서의 높이가 더 높도록 단차를 구비하여 형성된다. 따라서, 상기 제 2 절연층(240)은 상기 반도체층(120)의 LDD 영역(123)에 대응되는 가장자리 영역의 높이를 높게 형성함으로써, 누설 전류를 감소시킬 수 있다.
상기 게이트 전극(260)은 상기 제 2 절연층(240)의 상부에 형성된다. 상기 게이트 전극(260)은 상기 제 2 절연층(240)의 형상에 대응되어 하면에 단차를 구비하여 형성된다. 따라서, 상기 게이트 전극(260)의 중앙 영역은 상기 제 2 절연 층(240)의 내부로 인입되는 형상으로 형성되므로, 상기 반도체층(120)의 채널 영역(121)로부터 상기 게이트 전극(260)까지의 거리에 비해 상기 LDD 영역(123)로부터 상기 게이트 전극(260)까지의 거리가 더 멀도록 형성된다. 따라서, 앞서 설명한 실시예와 마찬가지로, 채널의 형성에는 영향을 거의 주지 않으면서도 누설 전류를효율적으로 감소시킬 수 있다.
상기한 바와 같이, 본 발명의 다른 실시예에 따른 박막 트랜지스터(200)는 단차를 갖도록 제 2 절연층(240)을 형성하여 반도체층(120)의 LDD 영역(123)으로부터 게이트 전극(260)까지의 거리를 증가시킴으로써, 누설 전류를 효율적으로 감소시킬 수 있다.
이하에서는 본 발명의 또다른 실시예에 따른 박막 트랜지스터(300)의 구성을 설명하도록 한다.
도 3은 본 발명의 또다른 실시예에 따른 박막 트랜지스터(300)를 도시한 단면도이다. 앞서 설명한 실시예와 동일한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였으며, 이하에서는 앞선 실시예와의 차이점을 중심으로 설명하기로 한다.
도 3에 도시된 바와 같이, 본 발명의 또다른 실시예에 따른 박막 트랜지스터(300)는 기판(110), 반도체층(120), 제 1 절연층(130), 제 2 절연층(140), 상기 제 2 절연층(140)의 상부에 형성되는 제 3 절연층(350), 상기 제 1 절연층 내지 제 3 절연층(130 내지 350)의 상부에 형성된 게이트 전극(360)을 포함한다.
상기 제 3 절연층(350)은 상기 제 2 절연층(140)의 상부에 형성된다. 상기 제 3 절연층(350)은 상기 제 2 절연층(140)과 동일한 평면 형상을 갖도록 형성된다. 즉, 상기 제 3 절연층(350)은 상기 반도체층(120)의 LDD 영역(123)에 대응되도록 상기 제 1 절연층(130)의 가장자리 영역 상부에 형성된다. 상기 제 3 절연층(350)에 의해 상기 반도체층(120)의 채널 영역(121)로부터 게이트 전극(360)까지의 거리는 기존과 동일하게 유지하면서도, 상기 LDD 영역(123)으로부터 게이트 전극(360)까지의 거리를 증가시킬 수 있다.
상기 게이트 전극(360)은 상기 제 1 절연층 내지 제 3 절연층(130 내지 350)의 상부에 형성된다. 상기 게이트 전극(360)은 상기 제 2 절연층(140) 및 제 3 절연층(350)의 높이에 해당하는 단차를 구비하여 형성된다. 결과적으로, 상기 게이트 전극(360)은 상기 제 1 절연층(130)의 중앙 영역의 상부에서는 상기 제 1 절연층(130)과 접하고, 가장자리 영역에서는 상기 제 3 절연층(350)과 접하도록 형성된다. 따라서, 상기 게이트 전극(360)은 상기 반도체층(120)의 채널 영역(121)의 상면과는 기존의 구조와 동일한 거리를 유지하나, 상기 LDD 영역(123)의 상면으로부터는 기존의 구조에 비해 이격된 구조를 형성한다.
상기와 같이 하여, 본 발명의 다른 실시예에 따른 박막 트랜지스터(200)는 제 1 절연층(130)의 가장자리 상부에 제 2 절연층(140) 및 제 3 절연층(350)을 형성하여, LDD 영역(123)으로부터 게이트 전극(360)까지의 거리를 증가시켜, 누설 전류를 효율적으로 감소시킬 수 있다.
이하에서는 본 발명의 또다른 실시예에 따른 박막 트랜지스터(400)의 구성을 설명하도록 한다.
도 4는 본 발명의 또다른 실시예에 따른 박막 트랜지스터(400)를 도시한 단면도이다. 앞서 설명한 실시예와 동일한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였으며, 이하에서는 앞선 실시예와의 차이점을 중심으로 설명하기로 한다.
도 4에 도시된 바와 같이, 본 발명의 또다른 실시예에 따른 박막 트랜지스터(400)는 기판(110), 반도체층(120), 제 1 절연층(130), 상기 제 1 절연층(130)의 상부에 형성된 제 2 절연층(440), 상기 제 2 절연층(440)의 상부에 형성되는 제 3 절연층(450), 상기 제 2 절연층(440) 및 제 3 절연층(450)의 상부에 형성된 게이트 전극(460)을 포함한다.
상기 제 2 절연층(440)은 상기 제 1 절연층(130)의 상부에 형성된다. 상기 제 2 절연층(440)은 상기 제 1 절연층(130)의 상면 전체를 감싸도록 형성된다. 상기 제 2 절연층(440)은 상기 반도체층(120)의 채널 영역(121)에 대응되는 중앙 영역의 높이보다 LDD 영역(123)에 대응되는 가장자리 영역의 높이가 더 높도록 단차 를 구비하여 형성된다.
상기 제 3 절연층(450)은 상기 제 2 절연층(440)의 상부에 형성된다. 상기 제 3 절연층(450)의 제 2 절연층(440)의 가장자리 영역의 상부에 형성된다. 상기 제 3 절연층(450)은 상기 LDD 영역(123)의 상면으로부터 상기 게이트 전극(460)까지의 거리를 증가시킨다.
상기 게이트 전극(460)은 상기 제 2 절연층(440) 및 제 3 절연층(450)의 상부에 형성된다. 상기 게이트 전극(460)은 중앙 영역에서 상기 제 2 절연층(440)과 접하고, 가장자리 영역에서 상기 제 3 절연층(450)과 접한다. 그리고 상기 제 2 절연층(440)은 그 중앙 영역보다 가장자리 영역의 높이가 더 높도록 단차를 갖도록 형성되므로, 상기 게이트 전극(460)의 가장자리 영역의 높이는 상기 제 2 절연층(440)의 단차와 제 3 절연층(450)의 높이를 합한 높이만큼 더 높도록 형성된다. 따라서, 상기 게이트 전극(460)은 채널 영역(121)과의 거리는 기존의 구조와 동일하게 유지하면서도, 상기 LDD 영역(123)과의 거리를 증가시킬 수 있다.
상기와 같이 하여, 본 발명의 또다른 실시예에 따른 박막 트랜지스터(400)는 제 2 절연막(440)의 가장자리 영역을 중앙 영역에 비해 높게 형성하고, 상기 제 2 절연막(440)의 가장자리 영역 상부에 제 3 절연층(450)을 형성함으로써, 반도체층(120)의 LDD 영역(123)으로부터 게이트 전극(460)까지의 거리를 증가시켜서 누설 전류를 효율적으로 감소시킬 수 있다.
이하에서는 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 일 제조 방법을 설명하도록 한다.
도 5는 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 일 제조 방법을 설명하기 위한 플로우챠트(flow-chart)이다. 도 6a 내지 도 6l은 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 일 제조 방법을 설명하기 위한 단면도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 실리콘 박막 형성 단계(S1), 제 1 절연막 형성 단계(S2), 제 1 에칭 단계(S4), 제 2 절연막 형성 단계(S5), 제 2 에칭 단계(S7), 게이트 물질층 형성 단계(S8), 제 3 에칭 단계(S10), 이온 주입 단계(S11)를 포함한다. 또한, 상기 제 1 절연막 형성 단계(S2)와 제 1 에칭 단계(S4)의 사이에는 제 1 포토레지스트 패턴 형성 단계(S3)가 더 이루어질 수 있고, 제 2 절연막 형성 단계(S5)와 제 2 에칭 단계(S7)의 사이에는 제 2 포토레지스트 패턴 형성 단계(S6)가 더 이루어질 수 있으며, 상기 게이트 물질층 형성 단계(S8)와 제 3 에칭 단계(S10)의 사이에는 제 3 포토레지스트 패턴 형성 단계(S9)가 더 형성될 수 있으며, 상기 이온 주입 단계(S11)의 이후에는 열처리 단계(S12)가 더 이루어질 수 있다. 이하에서는 도 5의 각 단계들을 도 6a 내지 도 6l을 함께 참조하여 설명하도록 한다.
도 5 및 도 6a를 참조하면, 상기 실리콘 박막 형성 단계(S1)는 기판(110)의 상부에 실리콘 박막(120')을 형성하는 단계이다. 상기 기판(110)은 통상의 박막 트랜지스터(Thin Film Transistor)에 이용되는 글래스(glass) 즉, 유리 기판, 플라스틱 기판, 메탈 기판, 폴리머 기판 및 그 등가물로 형성될 수 있다. 또한, 상기 실리콘 박막(120')은 비정질 실리콘으로 형성된 이후, ELA(Excimer Laser Annealing), SLS(Sequential Lateral Solidification), MIC(Metal Induced Crystallization) 또는 MILC(Metal Induced Lateral Crystallization), SPC(Solidification Phase Crystallization)법 등을 사용하여 결정화하고, 이를 패터닝하여 형성될 수 있다. 또한, 상기 실리콘 박막(120')은 이와 함께 화학 기상 증착 방법(Chemical Vapor Deposition: CVD)으로 증착한 미세 결정질 실리콘(Micro-,Nano-crystalline Silicon)층을 활성층 박막으로 사용할 수도 있다.
도 5 및 도 6b를 참조하면, 상기 제 1 절연막 형성 단계(S2)는 상기 실리콘 박막(120')의 상부에 제 1 절연막(130')을 형성하는 단계이다. 상기 제 1 절연막(130')은 여러 종류의 다양한 절연막(SiO2, SiNx, SiOxNy, 고유전막 또는 유기 물질)으로 형성될 수 있으나, 상기 반도체층(120)과 계면 특성이 좋은 실리콘 산화막(SiO2)으로 형성됨이 바람직하다.
도 5 및 도 6c를 참조하면, 상기 제 1 포토레지스트 패턴 형성 단계(S3)는 상기 제 2 절연막(130')의 상부에 제 1 포토레지스트 패턴(10)을 형성하는 단계이 다. 상기 제 1 포토레지스트 패턴(10)은 양감광제 또는 음감광제 중 어느 것으로 구성되어도 무방하다. 상기 제 1 포토레지스트 패턴(10)은 제 2 절연막(130')에 형성하고자 하는 패턴과 동일한 패턴으로 구비된다.
도 5 및 도 6d를 참조하면, 상기 제 1 에칭 단계(S4)는 상기 제 1 포토레지스트 패턴(10)을 베리어(barrier)로 이용하여, 에칭(etching)을 수행하는 단계이다. 상기 제 1 에칭 단계(S4)에서 상기 제 2 절연막(130')의 노출된 부분이 에칭되며, 그 하부의 실리콘 박막(120') 역시 동일한 형상으로 에칭된다.
도 5 및 도 6e를 참조하면, 상기 제 2 절연막 형성 단계(S5)는 상기 기판(110)의 상부 전체에 제 2 절연막(140')을 형성하는 단계이다. 상기 제 2 절연막(140')은 여러 종류의 다양한 절연막(SiO2, SiNx, SiOxNy, 고유전막 또는 유기 물질)으로 형성될 수 있으나, 상기 제 1 절연막(130')과의 접합 특성이 좋은 실리콘 질화막(SiOx)으로 형성됨이 바람직하다.
도 5 및 도 6f를 참조하면, 상기 제 2 포토레지스트 패턴 형성 단계(S6)는 상기 제 2 절연막(140')의 상부에 제 2 포토레지스트 패턴(20)을 형성하는 단계이다. 상기 제 2 포토레지스트 패턴(20)은 상기 제 2 절연막(140')의 중앙 영역을 제외한 영역을 덮도록 형성된다.
도 5 및 도 6g를 참조하면, 상기 제 2 에칭 단계(S7)는 상기 제 2 포토레지스트 패턴(20)을 베리어로 이용하여, 상기 제 2 절연막(140')을 에칭하는 단계이다. 상기 제 2 에칭 단계(S7)에 의해 상기 제 2 절연막(140')은 중앙 영역이 에칭되어, 상기 제 1 절연막(130')의 중앙 영역 상면이 노출된다.
도 5 및 도 6h를 참조하면, 상기 게이트 물질층 형성 단계(S8)는 상기 제 1 절연막(130') 및 제 2 절연막(140')의 상부 전체에 게이트 물질층(160')을 형성하는 단계이다. 상기 게이트 물질층(160')은 금속 또는 폴리 실리콘을 이용하여 형성될 수 있다.
도 5 및 도 6i를 참조하면, 상기 제 3 포토레지스트 패턴 형성 단계(S9)는 상기 게이트 물질층(160')의 상부에 제 3 포토레지스트 패턴(30)을 형성하는 단계이다. 상기 제 3 포토레지스트 패턴(30)은 상기 게이트 물질층(160')을 에칭하여 원하는 게이트 전극을 형성하기 위해 게이트 전극의 패턴과 동일하게 형성된다.
도 5 및 도 6j를 참조하면, 상기 제 3 에칭 단계(S10)는 상기 제 3 포토레지스트 패턴(30)을 베리어로 상기 제 1 절연막(130') 및 제 2 절연막(140') 및 게이트 물질층(160')을 에칭하는 단계이다. 상기 에칭에 의해, 제 1 절연막(130')은 제 1 절연층(130), 제 2 절연막(140')은 제 2 절연층(140), 게이트 물질층(160')은 게 이트 전극(160)을 형성하게 된다.
도 5 및 도 6k를 참조하면, 상기 이온 주입 단계(S11)는 상기 게이트 전극(160)을 베리어로 이용하여, 상기 실리콘 박막(120')에 불순물 이온을 주입하는 단계이다. 상기 불순물 이온은 붕소(Boron), 인(Phosphorus), 비소(Arsenic)일 수 있다. 또한, 상기 불순물 이온을 도핑하는 방법으로는 이온 샤워링 또는 이온 임플란테이션 방법이 가능하다. 상기 이온 주입 단계(S11)의 결과, 상기 실리콘 박막(120')의 가장자리 영역에 소스 드레인 영역(122)이 형성된다.
도 5 및 도 6l을 참조하면, 상기 열처리 단계(S12)는 상기 실리콘 박막(120')에 어닐링(annealing) 또는 열처리를 가하는 단계이다. 상기 열처리 단계(S12)에 의해 상기 소스 드레인 영역(122)로부터 내부로 불순물 이온이 확산(diffusion)되며, 그 결과로 상기 소스 드레인 영역(122)보다 낮은 도핑 농도를 갖는 LDD 영역(123)이 형성되어, 반도체층(120)을 형성한다.
이하에서는 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 다른 제조 방법을 설명하도록 한다.
도 7은 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 다른 제조 방법을 설명하기 위한 플로우챠트이다. 도 8a 내지 도 8j는 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 다른 제조 방법을 설명하기 위한 단면도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 실리콘 박막 형성 단계(S1), 제 1 절연막 형성 단계(S2), 제 2 절연막 형성 단계(S3), 제 1 에칭 단계(S5), 게이트 물질층 형성 단계(S6), 제 2 에칭 단계(S8), 이온 주입 단계(S9), 제 3 에칭 단계(S12)를 포함한다. 또한, 제 2 절연막 형성 단계(S3)와 제 1 에칭 단계(S5)의 사이에는 제 1 포토레지스트 패턴 형성 단계(S4)가 더 이루어질 수 있고, 상기 게이트 물질층 형성 단계(S6)와 제 2 에칭 단계(S8)의 사이에는 제 2 포토레지스트 패턴 형성 단계(S7)가 더 이루어질 수 있으며, 상기 이온 주입 단계(S9)와 제 3 에칭 단계(S12)의 사이에는 열처리 단계(S10) 및 제 3 포토레지스트 패턴 형성 단계(S11)가 더 이루어질 수 있다. 이하에서는 도 7의 각 단계들을 도 8a 내지 도 8j를 함께 참조하여 설명하도록 한다.
상기 실리콘 박막 형성 단계(S1)는 앞서 설명한 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 일 제조 방법에서의 실리콘 박막 형성 단계(S1)와 동일하다.
도 7 및 도 8a를 참조하면, 상기 제 1 절연막 형성 단계(S2)는 상기 실리콘 박막(120')의 상부에 제 1 절연막(130')을 형성하는 단계이고, 상기 제 2 절연막 형성 단계(S3)는 상기 제 1 절연막(130')의 상부에 제 2 절연막(140')을 형성하는 단계이다.
도 7 및 도 8b를 참조하면, 상기 제 1 포토레지스트 패턴 형성 단계(S4)는 상기 제 2 절연막(140')의 상부에 제 1 포토레지스트 패턴(10)을 형성하는 단계이다. 상기 제 1 포토레지스트 패턴(10)은 상기 제 2 절연막(140')의 중앙 영역을 제외한 나머지 영역에 형성된다.
도 7 및 도 8c를 참조하면, 상기 제 1 에칭 단계(S5)는 상기 제 1 포토레지스트 패턴(10)을 베리어로 이용하여, 상기 제 2 절연막(140')을 에칭하는 단계이다. 상기 제 1 에칭 단계(S5)에 의해 상기 제 2 절연막(140')의 중앙 영역이 에칭되어 상기 제 1 절연막(130')의 상면이 노출된다.
도 7 및 도 8d를 참조하면, 상기 게이트 물질층 형성 단계(S6)는 상기 제 1 절연막(130') 및 제 2 절연막(140')의 상부에 게이트 물질층(160')을 형성하는 단계이다. 상기 게이트 물질층(160')은 상기 제 2 절연막(140')의 단차 형상을 따라 형성된다.
도 7 및 도 8e를 참조하면, 상기 제 2 포토레지스트 패턴 형성 단계(S7)는 상기 게이트 물질층(160')의 상부에 제 2 포토레지스트 패턴(20)을 형성하는 단계이다. 상기 제 2 포토레지스트 패턴(20)은 원하는 게이트 전극의 패턴과 동일한 패턴을 갖는다.
도 7 및 도 8f를 참조하면, 상기 제 2 에칭 단계(S8)는 상기 제 2 포토레지스트 패턴(20)을 베리어로 에칭을 수행하는 단계이다. 상기 제 2 포토레지스트 패턴(20)의 하부층이 식각되어, 상기 제 1 절연막(130')은 제 1 절연층(130)을 형성하고, 상기 제 2 절연막(140')은 제 2 절연층(140)을 형성하며, 상기 게이트 물질층(160')은 게이트 전극(160)을 형성한다.
도 7 및 도 8g를 참조하면, 상기 이온 주입 단계(S9)는 상기 실리콘 박막(120')에 불순물 이온을 주입하는 단계이다. 상기 불순물 이온은 상기 제 2 포토레지스트 패턴(20) 또는 게이트 전극(160)을 베리어로 이용하여 수행된다.
도 7 및 도 8h를 참조하면, 상기 열처리 단계(S10)는 상기 실리콘 박막(120')에 어닐링 또는 열처리를 가하는 단계이다. 상기 열처리 단계(10)에 의해 상기 제 1 절연층(130)의 하부에 LDD 영역(123)이 형성된다.
도 7 및 도 8i를 참조하면, 상기 제 3 포토레지스트 패턴 형성 단계(S11)는 상기 실리콘 박막(120'), 제 1 절연층(130), 제 2 절연층(140), 게이트 전극(160)의 상부에 제 3 포토레지스트 패턴(30)을 형성하는 단계이다. 상기 제 3 포토레지스트 패턴(30)은 상기 실리콘 박막(120') 중에서 반도체층을 형성할 영역에 대응되어 형성된다.
도 7 및 도 8j를 참조하면, 상기 제 3 에칭 단계(S12)는 상기 제 3 포토레지스트 패턴(30)을 베리어로 상기 실리콘 박막(120')을 에칭하여, 반도체층(120)을 형성하는 단계이다. 상기 반도체층(120)은 채널 영역(121), 소스 드레인 영역(122) 및 상기 소스 드레인 영역(122)의 내부에 형성된 LDD 영역(123)을 구비하여, 누설 전류를 감소시키는 구성을 갖는다.
이하에서는 본 발명의 다른 실시예에 따른 박막 트랜지스터(200)의 제조 방법을 설명하도록 한다.
도 9a 내지 도 9h는 본 발명의 다른 실시예에 따른 박막 트랜지스터(200)의 다른 제조 방법을 설명하기 위한 단면도이다. 그리고 본 발명의 다른 실시예에 따른 박막 트랜지스터(200)의 제조 방법은 도 7의 플로우챠트와 동일한 순서로 이루어진다. 따라서, 이하에서는 도 7의 각 단계들을 도 9a 내지 도 9h를 함께 참조하여 설명하도록 한다.
도 7 및 도 9a를 참조하면, 상기 실리콘 박막 형성 단계(S1), 제 1 절연막 형성 단계(S2), 제 2 절연막 형성 단계(S3) 및 제 1 포토레지스트 패턴 형성 단계(S4)는 앞서 설명한 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 다른 제조 방법에서의 각 단계(S1 내지 S4)와 동일하다.
도 7 및 도 9a를 참조하면, 상기 제 1 에칭 단계(S5)는 제 1 포토레지스트 패턴을 베리어로 이용하여, 제 2 절연막(240')을 에칭하는 단계이다. 상기 제 1 에칭 단계(S5)에 의해 상기 제 2 절연막(240')의 중앙 영역이 부분 에칭(Partial Etching)되어 단차가 형성된다.
도 7 및 도 9b를 참조하면, 상기 게이트 물질층 형성 단계(S6)는 상기 제 1 절연막(130') 및 제 2 절연막(240')의 상부에 게이트 물질층(260')을 형성하는 단계이다. 상기 게이트 물질층(260')은 상기 제 2 절연막(240')의 단차 형상을 따라 형성된다.
도 7 및 도 9c를 참조하면, 상기 제 2 포토레지스트 패턴 형성 단계(S7)는 상기 게이트 물질층(260')의 상부에 제 2 포토레지스트 패턴(20)을 형성하는 단계이다. 상기 제 2 포토레지스트 패턴(20)은 원하는 게이트 전극의 패턴과 동일한 패턴을 갖는다.
도 7 및 도 9d를 참조하면, 상기 제 2 에칭 단계(S8)는 상기 제 2 포토레지스트 패턴(20)을 베리어로 에칭을 수행하는 단계이다. 상기 제 2 포토레지스트 패턴(20)의 하부층이 식각되어, 상기 제 1 절연막(130')은 제 1 절연층(130)을 형성하고, 상기 제 2 절연막(240')은 제 2 절연층(240)을 형성하며, 상기 게이트 물질층(260')은 게이트 전극(260)을 형성한다.
도 7 및 도 9e를 참조하면, 상기 불순물 이온 주입 단계(S9)는 상기 실리콘 박막(120')에 불순물 이온을 주입하는 단계이다. 상기 불순물 이온은 상기 제 3 포토레지스트 패턴(30) 또는 게이트 전극(260)을 베리어로 이용하여 수행된다.
도 7 및 도 9f를 참조하면, 상기 열처리 단계(S10)는 상기 실리콘 박막(120')에 어닐링 또는 열처리를 가하는 단계이다. 상기 열처리 단계(10)에 의해 상기 제 1 절연층(130)의 하부에 LDD 영역(123)이 형성된다.
도 7 및 도 9g를 참조하면, 상기 제 3 포토레지스트 패턴 형성 단계(S11)는 상기 실리콘 박막(120'), 제 1 절연층(130), 제 2 절연층(240), 게이트 전극(260)의 상부에 제 3 포토레지스트 패턴(30)을 형성하는 단계이다. 상기 제 3 포토레지스트 패턴(30)은 상기 실리콘 박막(120') 중에서 반도체층을 형성할 영역에 형성된다.
도 7 및 도 9h를 참조하면, 상기 제 3 에칭 단계(S12)는 상기 제 3 포토레지스트 패턴(30)을 베리어로 상기 실리콘 박막(120')을 에칭하여, 반도체층(120)을 형성하는 단계이다. 상기 반도체층(120)은 채널 영역(121), 소스 드레인 영역(122) 및 상기 소스 드레인 영역(122)의 내부에 형성된 LDD 영역(123)을 구비하여, 누설 전류를 감소시키는 구성을 갖는다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면도이다.
도 3은 본 발명의 또다른 실시예에 따른 박막 트랜지스터의 단면도이다.
도 4는 본 발명의 또다른 실시예에 따른 박막 트랜지스터의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 박막 트랜지스터의 일 제조 방법을 설명하기 위한 플로우 챠트이다.
도 6a 내지 도 6l은 본 발명의 일 실시예에 따른 박막 트랜지스터의 일 제조 방법을 설명하기 위한 단면도이다.
도 7은 본 발명의 일 실시예에 따른 박막 트랜지스터의 다른 제조 방법을 설명하기 위한 플로우 챠트이다.
도 8a 내지 도 8j는 본 발명의 일 실시예에 따른 박막 트랜지스터의 다른 제조 방법을 설명하기 위한 단면도이다.
도 9a 내지 도 9h는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200, 300, 400; 박막 트랜지스터
110; 기판 120; 반도체층
121; 채널 영역 122; 소스 드레인 영역
123; LDD 영역 130; 제 1 절연층
140, 240, 440; 제 2 절연층 350, 450; 제 3 절연층
160, 260, 360, 460; 게이트 전극
Claims (21)
- 기판의 상부에 형성된 소스 드레인 영역, 상기 소스 드레인 영역의 내측에 상기 소스 드레인 영역보다 낮은 농도로 도핑되어 형성된 LDD 영역 및 상기 LDD 영역의 내측에 형성된 채널 영역을 포함하는 반도체층;상기 반도체층의 상부에 형성되는 제 1 절연층;상기 제 1 절연층의 가장자리 상부에 형성되는 제 2 절연층; 및상기 제 1 절연층 및 제 2 절연층의 상부에 형성되는 게이트 전극을 포함하는 박막 트랜지스터.
- 제 1 항에 있어서,상기 제 2 절연층은 상기 반도체층의 LDD 영역에 대응하여 형성되는 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서,상기 게이트 전극은 상기 반도체층의 채널 영역에 대응되는 영역에서는 상기 제 1 절연층과 접하고, 상기 LDD 영역에 대응되는 영역에서는 상기 제 2 절연층과 접하여 단차를 이루면서 형성된 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서,상기 제 2 절연층과 게이트 전극의 사이에는 상기 제 2 절연층과 동일한 평면 형상을 갖는 제 3 절연층이 더 형성되는 것을 특징으로 하는 박막 트랜지스터.
- 제 3 항에 있어서,상기 게이트 전극은 상기 반도체층의 채널 영역에 대응되는 영역에서는 상기 제 1 절연층과 접하고, 상기 LDD 영역에 대응되는 영역에서는 상기 제 3 절연층과 접하여 단차를 이루면서 형성된 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서,상기 제 2 절연층은 상기 제 1 절연층의 상부를 덮으면서 형성되고, 상기 반도체층의 LDD 영역에 대응되는 영역의 높이가 상기 채널층에 대응되는 높이보다 높도록 단차를 구비하여 형성되는 것을 특징으로 하는 박막 트랜지스터.
- 제 6 항에 있어서,상기 게이트 전극은 상기 제 2 절연층의 상부에 상기 제 2 절연층의 단차를 따라서 형성된 것을 특징으로 하는 박막 트랜지스터.
- 제 6 항에 있어서,상기 제 2 절연층의 상부에는 상기 제 2 절연층의 가장자리를 따라 형성된 제 3 절연층이 더 형성되어 상기 가장자리의 높이가 상기 중앙의 높이에 비해 높도 록 형성된 것을 특징으로 하는 박막 트랜지스터.
- 제 8 항에 있어서,상기 게이트 전극은 상기 반도체층의 상기 채널층에 대응되는 영역은 상기 제 2 절연층에 접하고, LDD 영역에 대응되는 영역은 상기 제 3 절연층에 접하여 단차를 이루도록 형성된 것을 특징으로 하는 박막 트랜지스터.
- 기판의 상부에 실리콘 박막을 형성하는 실리콘 박막 형성 단계;상기 실리콘 박막의 상부에 제 1 절연막을 형성하는 제 1 절연막 형성 단계;상기 실리콘 박막을 에칭하여 반도체층을 형성하는 제 1 에칭 단계;상기 반도체층 및 제 1 절연막의 상부에 제 2 절연막을 형성하는 제 2 절연막 형성 단계;상기 제 2 절연막의 중심 영역을 에칭하는 제 2 에칭 단계;상기 제 1 절연막 및 제 2 절연막의 상부에 게이트 물질층을 형성하는 게이트 물질층 형성 단계;상기 제 1 절연막, 제 2 절연막 및 게이트 물질층을 에칭하여 상기 반도체층의 가장자리 영역을 노출시키도록 제 1 절연층, 제 2 절연층 및 게이트 전극을 형성하는 제 3 에칭 단계; 및상기 반도체층의 가장자리 영역에 불순물을 주입하여 소스 드레인 영역과 상기 소스 드레인 영역의 내부에 LDD 영역을 형성하는 이온 주입 단계를 포함하는 것 을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 10 항에 있어서,상기 이온 주입 단계의 이후에는 상기 반도체층에 열처리를 수행하여 상기 LDD 영역으로 상기 불순물을 확산하는 열처리 단계가 더 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 10 항에 있어서,상기 제 2 절연막 형성 단계와 제 2 에칭 단계의 사이에는 상기 제 2 절연막의 상부에 제 3 절연막을 형성하는 제 3 절연막 형성 단계가 더 이루어지는 것읕 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 10 항에 있어서,상기 제 2 에칭 단계는 상기 제 2 절연막의 중심 영역을 에칭하여, 상기 제 1 절연층의 중심 영역을 노출시키는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 10 항에 있어서,상기 제 2 에칭 단계는 상기 제 2 절연막을 에칭하여 상기 제 2 절연층이 중앙 영역에 비해 가장자리 영역의 두께가 더 두껍게 형성되도록 하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 상기 10 항에 있어서,상기 제 3 에칭 단계는 상기 게이트 전극이 상기 제 2 절연막의 상부에 잔존하도록 수행되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 기판의 상부에 실리콘 박막을 형성하는 실리콘 박막 형성 단계;상기 실리콘 박막의 상부에 제 1 절연막을 형성하는 제 1 절연막 형성 단계;상기 제 1 절연막의 상부에 제 2 절연막을 형성하는 제 2 절연막 형성 단계;상기 제 2 절연막의 중앙 영역을 에칭하는 제 1 에칭 단계;상기 제 1 절연막 및 제 2 절연막의 상부에 게이트 물질층을 형성하는 게이트 물질층 형성 단계;상기 제 1 절연막, 제 2 절연막 및 게이트 물질층을 에칭하여 제 1 절연층, 제 2 절연층 및 게이트 전극을 형성하고, 상기 실리콘 박막의 가장자리 영역을 노출하는 제 2 에칭 단계;상기 실리콘 박막의 가장자리 영역에 불순물을 주입하여 소스 드레인 영역 및 상기 소스 드레인 영역의 내부에 위치한 LDD 영역을 형성하는 이온 주입 단계; 및상기 실리콘 박막을 에칭하여 반도체층을 형성하는 제 3 에칭 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 16 항에 있어서,상기 이온 주입 단계 및 제 3 에칭 단계의 사이에는 상기 실리콘 박막에 열처리를 수행하여, 상기 불순물이 상기 LDD 영역으로 확산되도록 하는 열처리 단계가 더 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 16 항에 있어서,상기 제 2 절연막 형성 단계 및 제 1 에칭 단계의 사이에는 상기 제 2 절연막의 상부에 제 3 절연막을 형성하는 제 3 절연막 형성 단계가 더 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 16 항에 있어서,상기 제 1 에칭 단계는 상기 제 2 절연막의 중심 영역을 에칭하여, 상기 제 1 절연층의 중심 영역을 노출시키는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 16 항에 있어서,상기 제 1 에칭 단계는 상기 제 2 절연막을 에칭하여 상기 제 2 절연층이 중앙 영역에 비해 가장자리 영역의 두께가 더 두껍게 형성되도록 하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 16 항에 있어서,상기 제 2 에칭 단계는 상기 게이트 전극이 상기 제 2 절연막의 상부에 잔존하도록 수행되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
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