KR20100092519A - 저잡음 및 저입력 커패시턴스 차동 ｍｄｓ ｌｎａ - Google Patents

저잡음 및 저입력 커패시턴스 차동 ｍｄｓ ｌｎａ Download PDF

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Abstract

차동 저잡음 증폭기 (LNA) 는 포화에 바이어싱된 2개의 메인 증폭 트랜지스터들 및 서브-임계에 바이어싱된 2개의 소거 트랜지스터들을 포함한다. 일 예에서, 소거 트랜지스터들의 게이트들은 메인 트랜지스터들의 드레인들에 대칭적이고 크로스-커플링된 방식으로 커플링된다. 메인 트랜지스터들은 소스 디제너레이션된다. 소거 트랜지스터들의 게이트들이 LNA의 차동 입력 리드들에 커플링되지 않기 때문에, LNA의 입력 커패시턴스는 감소된다. 2개의 스테이지들이 존재하기 때문에, 서브-임계 영역에 바이어싱된 소거 트랜지스터들로 인해 LNA 출력으로 도입된 잡음은 감소된다. 제 1 스테이지는 메인 트랜지스터들을 포함하고, 제 2 스테이지는 소거 트랜지스터들을 포함한다. 제 1 스테이지의 이득을 증가시키고 제 2 스테이지의 이득을 감소시킴으로써, 서브-임계 바이어싱된 트랜지스터들이 LNA 출력에 기여하는 잡음을 감소시키면서 전체 LNA 이득이 유지된다.

Description

저잡음 및 저입력 커패시턴스 차동 ＭＤＳ ＬＮＡ{LOW NOISE AND LOW INPUT CAPACITANCE DIFFERENTIAL MDS LNA}
개시된 실시형태들은 저잡음 증폭기들에 관한 것이다.
일반적으로, 셀룰러 전화기의 수신기와 같은 무선 수신기에서의 제 1 증폭 스테이지는 저잡음 증폭기 (LNA) 로 지칭되는 증폭기 회로이다. LNA는 다음 스테이지들의 잡음 기여도를 감소시키고, 전체 수신기의 최저의 획득가능한 잡음 레벨을 셋팅한다. 따라서, 일반적으로 LNA는, 수용가능하지 않게 많은 양의 왜곡을 도입하지 않으면서 도입된 잡음 양을 감소시키기 위해 높은 이득을 갖도록 설계된다. 순수한 단일 주파수의 정현파 입력 신호가 선형 증폭기의 입력에 공급되면, 그 증폭기는 입력 신호의 증폭된 버전을 출력할 것이다. 그 출력 신호는 단일 주파수만을 가질 것이며, 이러한 주파수는 입력 신호의 주파수일 것이다. 그러나, 상당한 양의 비-선형성을 나타내는 증폭기의 입력에 동일한 정현파 입력 신호가 공급되면, 그 증폭기는 입력 신호의 주파수에서 입력 신호의 증폭된 버전을 출력할 것이지만, 또한, 그 증폭기는 다른 주파수들의 하나 이상의 다른 신호들을 출력할 것이다. 이들 다른 신호들은 "왜곡" 으로 지칭된다. 입력 신호 (또는 다수의 입력 신호들) 와 증폭기의 특정한 비-선형성 사이의 상호작용은 복잡할 수 있으며, 또한, 왜곡의 타입이 복잡할 수 있고, 증폭기 및 입력 신호의 많은 상이한 특성들에 의존한다.
더 상세하게, 종종, 비-선형 증폭기의 트랜스컨덕턴스는,
Figure pct00001
와 같은 형태의 수학식을 사용하여 기술된다. 수학식 1에서, x는 입력 신호를 나타내고, y는 결과적인 출력 신호를 나타낸다. 항들 g1x 및 g2x2 및 g3x3 은, 각각, 1차항 (또는 "선형항"), 2차항, 및 3차항으로 지칭된다. x (입력 신호) 가 전압이고 y (출력 신호) 가 전류이면, g1 은 "선형 트랜스컨덕턴스 계수" 로서 지칭되지만, 계수들 g2 및 g3 은, 각각, 2차 트랜스컨덕턴스 계수 및 3차 트랜스컨덕턴스로 지칭된다.
LNA의 출력 전력이 증가됨에 따라, 생성된 왜곡의 크기는 원하는 신호의 크기보다 더 신속하게 증가한다. 일부 출력 전력에서, 왜곡의 크기는 원하는 신호의 크기와 동일하다. 3차 왜곡의 크기가 원하는 신호의 출력 전력과 동일한 이러한 출력 전력은, 3차 인터셉트 포인트 IIP3로 지칭된다. 제 1 근사화에 있어서, IIP3에 대한 2차 기여도가 무시되면, IIP3는 다음과 같은 수학식 2에 의해 주어진다.
Figure pct00002
셀룰러 전화기에서의 수신기는, 수신될 원하는 신호에 부가하여 원치않는 신호들이 존재하는 상황에서 신호를 수신하기 위해 사용될 수도 있다. 이들 원치않는 신호들은 잼머들로 지칭되며, 그들은 매우 상이한 속성들을 가질 수 있다. 인접한 채널 신호들 및 송신기 신호들은 단지 몇몇 예의 잼머들이다. 잼머들은 별개의 톤들일 수 있거나 소정의 대역폭을 가질 수 있다. 분석을 위해, 비-이산 신호는 각각이 상이한 주파수를 갖는 2개의 사인파 신호들로서 모델링될 수 있으며, 여기서, 2개의 사인파 신호들의 주파수들에서의 차이는 비-이산 신호의 대역폭이다.
수신될 원하는 신호가 1GHz 의 주파수를 갖는 상황을 고려한다. 제 1 인접 채널 수신 잼머가 1.001GHz 의 주파수 ω1 을 갖고 제 2 인접 채널 수신 잼머가 1.002GHz 의 주파수 ω2 를 갖는다면, 그리고 이들 2개의 잼머 신호들의 합산이 상기 수학식 1로의 변수 x로서 공급되면, 결과적인 y 신호는, 항들의 제곱 및 세제곱으로 인해 많은 주파수들의 많은 컴포넌트들을 가질 것이다. 3차항 및 입력 신호들의 합산의 관련 세제곱으로 인해, (2ω1－ω2) 의 주파수를 갖는 출력 y의 일 컴포넌트가 존재할 것이다. 따라서, 이러한 컴포넌트는 원하는 신호와 동일한 1GHz 주파수에 존재한다. 이러한 왜곡 컴포넌트 및 원하는 신호가 동일한 1GHz 주파수를 갖기 때문에, 원하는 신호는 필터링에 의해 왜곡 컴포넌트로부터 분리될 수 없다. 따라서, 이러한 왜곡 컴포넌트의 크기를 감소시키기 위해, 더 선형인 수신기가 바람직하다. 종종, 이러한 왜곡 컴포넌트는 3차 "상호변조 왜곡" 으로 지칭된다.
또한, 코드 분할 다중 액세스 2000 (CDMA2000) 과 같은 CDMA 표준에 따라 동작하는 셀룰러 전화기에서, 셀룰러 전화기는, 셀룰러 전화기의 수신기가 수신하고 있는 때와 동시에 송신할 수도 있는 송신기를 갖는다. 수신되고 있는 원하는 신호와는 상이한 주파수 대역에서 송신 신호들이 송신되지만, 그 송신 신호들은 강할 수 있으며, 셀룰러 전화기의 매우 민감한 수신기에 매우 근접한 셀룰러 전화기 송신기로부터 출력된다. 따라서, 실질적인 양의 송신 신호들이 수신기에 역으로 누설될 수도 있고 왜곡 문제를 야기할 수도 있다. 송신 신호들이 일 대역에서 송신되므로, 상술된 바와 같이, 그 송신 신호들은 상이한 주파수들을 갖는 2개의 신호들로서 모델링될 수도 있으며, 여기서, 2개의 신호들의 주파수들에서의 차이는 채널의 폭이다.
또한, 그 후, 수신될 신호가 존재한다. 이러한 신호는 원하는 신호로 지칭된다. 수신될 원하는 신호가 1GHz 의 수신 주파수 ω3 를 갖는 상황을 고려한다. 제 1 송신 잼머가 900.0MHz 의 주파수 ω1 에 존재하고 제 2 송신 잼머가 900.4MHz 의 주파수 ω2 에 존재하면, 그리고 이 2개의 잼머 신호들의 합산 및 원하는 신호가 상기 수학식 1로의 변수 x로서 공급되면, 결과적인 y 신호는, 항들의 제곱 및 세제곱으로 인해 많은 주파수들의 많은 컴포넌트들을 가질 것이다. 3차항 및 결과적인 세제곱으로 인해, ω3－(ω2－ω1) 의 주파수를 갖는 출력 y의 일 컴포넌트가 존재할 것이다. 이러한 예에서, 이러한 주파수는 1.0006GHz 이며, 따라서, 1GHz 에 중심이 있는 일 메가헤르츠 폭의 수신 대역에 존재한다. 종종, 이러한 컴포넌트는 "트리플 비트 (triple beat)" 왜곡 컴포넌트 또는 3차 "크로스-변조" 컴포넌트로서 지칭된다. 크로스-변조 컴포넌트가 수신 대역에 존재하기 때문에, 통상적으로, 그 컴포넌트는 필터링에 의해 원하는 신호로부터 분리될 수 없다. 따라서, 이러한 크로스-변조 왜곡 컴포넌트의 크기를 감소시키기 위해, 더 선형인 수신기가 또한 바람직하다.
수용가능한 양의 왜곡만을 도입하는 것 이외에, 증폭기는 최소량의 잡음을 도입해야 한다. 열잡음은, 트랜지스터들이 제조된 반도체 재료의 저항성 컴포넌트와 같은 임의의 임피던스의 저항성 컴포넌트 내의 전자들 및 원자들의 랜덤 이동으로 인한 것이다. 따라서, 트랜지스터들을 이용하는 모든 증폭기들은 잡음을 도입한다. 이러한 잡음은 자연적으로 발생하며, 증폭기에서는 고유하다. LNA의 출력으로의 잡음 도입은 제거될 수 없지만, 불량한 설계는, 필요한 것보다 많이 잡음을 부가하고 필요한 것보다 많이 기-존재 잡음을 증폭시키는 LNA를 초래할 수 있다. 그 후, LNA에 의해 출력된 잡음은 수신기의 나머지를 통해 흐른다. 따라서, LNA는 LNA가 출력하는 잡음의 양을 감소 및 최소화시키도록 설계된다.
종래에는, 저잡음 및 왜곡 성능을 나타내는 LNA를 실현하기 위해 수개의 상이한 기술들 및 회로 토폴로지들이 적용되었다. 이들 기술들은, 피드백 소거, 프리-왜곡 (pre-distortion) 소거, 피드-포워드 소거, 및 포스트-왜곡 (post-distortion) 소거로 지칭되는 기술들을 포함한다. 포스트-왜곡 소거 기술들의 3개의 특정한 예들이 본 발명의 관심대상이며, 활성 포스트-왜곡 (APD) 기술, DS (Derivative Super-position) 기술, 및 MDS (modified Derivative Superposition) 기술로 지칭된다.
도 1 (종래 기술) 은, 활성 포스트-왜곡 기술을 이용하는 차동 LNA (1) 의 회로도이다. 이러한 기술은, 포화 영역에 바이어싱된 4개의 전계 효과 트랜지스터들 (FET) 의 사용을 포함한다. FET들 (2 및 3) 은 메인 FET들로 지칭된다. FET들 (4 및 5) 은 소거 FET들로 지칭된다. 메인 FET 및 소거 FET의 한 쌍은 다음과 같이 동작한다. (회로의 이득 및 잡음 지수를 정의하는) 메인 FET (2) 는 입력 리드 (5) 상의 입력 신호를 증폭시킨다. 입력 신호의 증폭된 버전은 노드 (6) 상에서 생성된다. 메인 FET (2) 가 공통 소스 증폭기로서 구성되기 때문에, 증폭된 신호는 입력 리드 (5) 상의 입력 신호에 관해 약 180도의 위상 시프트를 갖는다. 또한, 3차 왜곡 컴포넌트들은, 입력 신호의 원하는 증폭된 버전과 함께 노드 (6) 상의 신호에 존재한다. 노드 (6) 상의 위상-시프트된 신호는 소거 FET (4) 의 입력에 적용된다. 소거 FET (4) 는 포화 영역에 바이어싱되지만, 그럼에도 현저한 비-선형 증폭 특성을 갖는다. 소거 FET (4) 는, 실질적인 양의 3차 왜곡을 생성하지만 드레인에서 작은 양의 원하는 신호만을 증폭된 형태로 공급한다는 점에서 조악한 증폭기이도록 설계된다. FET (4) 에 의해 출력된 왜곡 신호의 크기는, 노드 (6) 상의 FET (2) 에 의해 출력된 왜곡 신호에 대한 크기와 동일하게 셋팅된다. 소거 FET (4) 가 포화 영역에 바이어싱되기 때문에, 그것이 출력하는 왜곡뿐만 아니라 그것이 출력하는 증폭된 원하는 신호 양자는 노드 (6) 상의 3차 왜곡 컴포넌트들에 관해 180도 위상반전 (out of phase) 된다. 메인 FET (2) 및 소거 FET (4) 로부터 출력된 전류 신호들은 노드 (7) 에서 합산된다. 이러한 합산은, 양자의 신호들에서의 3차 왜곡의 소거를 초래한다. 불운하게도, 원치않는 3차 왜곡을 소거하는 것 이외에, 이러한 기술은, FET들 (2 및 4) 에 의해 출력된 원하는 입력 신호의 증폭된 버전들이 서로 동위상 (in phase) 이기 때문에 원하는 신호의 일부 소거를 또한 초래한다. 따라서, LNA의 이득은 열화된다. 도 1의 차동 LNA에 대한 추가적인 세부사항에 대해서는, 2007년 10월 4일자로 공개된 미국 특허 공개 공보 제 2007/0229154 를 참조한다.
도 2 (종래 기술) 는, 유도성 수퍼-포지션 (DS) 기술을 이용하는 싱글-엔디드 LNA (10) 의 회로도이다. 이러한 예는, 도 1의 예의 차동 회로와는 대조적으로, 싱글 엔디드 회로이다. 도 2의 DS 회로에서, 2개의 FET들 (11 및 12) 이 사용된다. FET (12) 는 메인 FET로 지칭되며, 포화 상태에 바이어싱된다. FET (11) 는 소거 FET로 지칭되며, 서브-임계 영역에 바이어싱된다. 포화 영역에 바이어싱된 FET 증폭기에 대한 트랜스컨덕턴스 수학식이 서브-임계 영역에 바이어싱된 FET 증폭기에 대한 트랜스컨덕턴스 수학식과 비교될 경우, 2개의 트랜지스터들의 트랜스컨덕턴스 수학식들의 3차 계수들의 부호들이 서로 반대라는 것이 인식된다. 그러나, 1차 계수들의 부호들은 서로 반대가 아니다. 이것은, 포화 영역에 바이어싱된 트랜지스터와 비교하여, 서브-임계 영역에 트랜지스터를 바이어싱하는 것이 그 트랜지스터가 출력하는 3차 왜곡 신호의 위상에서 시프트를 초래하지만, 포화 영역에 바이어싱된 트랜지스터와 비교하여, 서브-임계 바이어싱된 트랜지스터에 의해 출력된 바와 같은 원하는 신호의 위상이 위상 시프트되지 않는다는 것을 의미한다. 따라서, FET들 (11 및 12) 에 의해 출력된 전류들은 노드 (13) 상에서 합산되며, 메인 FET (12) 에 의해 출력된 3차 왜곡을 소거시키는 소거 FET (11) 에 의해 출력된 왜곡 신호를 초래한다. 그러나, 원하는 입력 신호의 주파수이고 소거 FET (11) 가 출력하는 신호는, 메인 FET (12) 에 의해 출력된 바와 같은 원하는 신호의 증폭된 버전에 관해 180도 위상반전되지 않으며, 따라서, 노드 (13) 상의 원하는 신호의 일부는 도 1의 APS 예에서와 같이 소거되지는 않는다.
그러나, 도 2의 DS 기술을 이용하는 것은 문제를 갖는다. 소스 디제너레이션 (degeneration) 인덕턴스 (14) 는, 2차 트랜스컨덕턴스 계수로 하여금 3차 왜곡에 기여하게 하는 피드백 경로를 생성한다. 그 결과, DS 기술은 3차 인터셉트 포인트 IIP3 를 현저하게 증가시키지 않는다. DS 기술에서, 3차 왜곡의 2차 기여도는 바람직하지 않게 낮은 IIP3 를 초래한다.
도 3 (종래 기술) 은, 변형된 유도성 수퍼포지션 (MDS) 기술을 이용하는 LNA (15) 의 다이어그램이다. 그 후, DS 기술의 경우에서와 같이, 3차 상호변조 왜곡에 대한 2차 트랜스컨덕턴스 계수 g2MAIN 기여도를 스케일링 및 회전시키는 것 대신에, MDS 기술은 3차 상호변조 왜곡에 대한 3차 트랜스컨덕턴스 계수 g3MAIN 기여도에 대해 3차 상호변조 왜곡에 대한 3차 트랜스컨덕턴스 계수 g3CANCEL 기여도의 크기 및 위상을 변경시키므로, 그들의 합산 (g3CANCEL 기여도 및 g3MAIN 기여도) 은 3차 상호변조 왜곡에 대한 2차 계수 g2MAIN 기여도에 대해 위상반전된다. 2개의 인덕터들 (17 및 18) 의 공통 노드에 소거 FET (16) 의 소스를 접속시키는 목적은, 메인 FET (19) 의 g2MAIN 및 g3MAIN 기여도들에 대해 g3CANCEL 기여도의 크기 및 위상을 변경시키는 것이다. 따라서, 도 3의 MDS LNA (15) 는, 도 2의 DS LNA (10) 의 IIP3와 비교하여 개선된 IIP3 를 갖는다. 상술된 위상 관계들 및 트랜지스터 동작들의 설명은 간략화되어 있다고 이해될 것이다. 그것은 설명의 목적을 위해 여기에 제공된다. 변형된 유도성 수퍼포지션 (MDS) 기술을 이용하는 LNA의 동작의 더 상세한 설명에 대해서는 2005년 8월 11일에 공개된 미국 특허 공개 공보 제 2005/0176399호를 참고한다.
불운하게도, 서브-임계-바이어싱된 FET를 이용하는 증폭기는, 일반적으로, 포화 영역에 바이어싱된 FET를 이용하는 증폭기와 비교하여 잡음있는 증폭기이다. 도 3의 MDS LNA 회로 (15) 에서, 소거 FET (16) 는 바람직하지 않은 양의 잡음을 LNA 출력에 도입한다. 또한, 소거 FET (16) 의 게이트는 LNA (15) 의 입력 리드 (20) 에 커플링되며, 바람직하지 않게 큰 입력 커패시턴스를 갖는 LNA (15) 를 초래한다.
차동 MDS LNA는 포화 영역에 바이어싱된 제 1 트랜지스터 및 제 2 트랜지스터를 포함한다. 제 1 트랜지스터는 제 1 차동 입력 신호 노드로부터 제 1 입력 신호를 수신하고, 제 1 입력 신호의 증폭된 버전뿐만 아니라 제 1 왜곡 신호를 생성한다. 제 2 트랜지스터는 제 2 차동 입력 신호 노드로부터 제 2 입력 신호를 수신하고, 제 2 입력 신호의 증폭된 버전뿐만 아니라 제 2 왜곡 신호를 생성한다. 제 1 및 제 2 입력 신호 모두는, 차동 LNA의 2개의 차동 입력 신호 노드들에 차동 입력 신호로서 공급된 차동 입력 신호이다. 따라서, 제 2 입력 신호는, 제 1 입력 신호에 관해 약 180도 위상반전된다. 제 1 및 제 2 트랜지스터들이 유사한 회로 토폴로지들을 갖기 때문에, 제 2 트랜지스터로부터 출력된 바와 같은 신호들은, 제 1 트랜지스터로부터 출력된 바와 같은 대응하는 신호들에 관해 약 180도 위상반전된다.
또한, 차동 MDS LNA는, 서브-임계 영역에 바이어싱된 제 3 트랜지스터 및 제 4 트랜지스터를 포함한다. 제 3 트랜지스터는 제 2 입력 신호의 증폭된 버전에 커플링된다. 일 예에서, 제 2 입력 신호의 이러한 증폭된 버전은, 커패시터를 통해 제 2 트랜지스터의 드레인으로부터 제 3 트랜지스터의 게이트로 전달된다. 차례로, 제 3 트랜지스터는 제 2 입력 신호뿐만 아니라 제 3 왜곡 신호의 일 버전을 출력한다. 여기에서, 제 3 왜곡 신호는 제 1 소거 신호로 지칭된다.
제 3 트랜지스터에 의해 출력된 바와 같은 제 2 입력 신호의 버전은, 제 1 트랜지스터로부터 출력된 바와 같은 제 1 입력 신호의 증폭된 버전과 실질적으로 동위상이다. 제 3 트랜지스터로부터 출력된 바와 같은 제 2 입력 신호의 버전은, 제 1 트랜지스터로부터 출력된 바와 같은 제 1 입력 신호의 증폭된 버전에 부가되며, 결과적인 합산은 LNA의 제 1 차동 출력 신호 노드로 출력된다.
서브-임계 영역에 바이어싱된 제 3 트랜지스터로 인해, 제 3 트랜지스터로부터 출력된 바와 같은 제 1 소거 신호는, 제 1 트랜지스터로부터 출력된 바와 같은 제 1 왜곡 신호에 관해 약 180도 위상반전된다. 제 3 트랜지스터로부터 출력된 바와 같은 제 1 소거 신호는, 제 1 트랜지스터로부터 출력된 바와 같은 제 1 왜곡 신호의 적어도 일부를 소거시키며, 그에 의해, 증폭기의 제 1 차동 출력 신호 노드 상의 왜곡의 크기를 감소시킨다. 서브-임계 영역에 바이어싱된 제 4 트랜지스터는, 그 제 4 트랜지스터가 생성하는 제 2 소거 신호가 제 2 트랜지스터에 의해 생성된 제 2 왜곡 신호의 적어도 일부를 소거하도록 그 제 4 트랜지스터가 커플링된다는 것을 제외하고, 제 3 트랜지스터가 커플링되는 방식과 유사한 방식으로 커플링된다.
제 1 및 제 2 트랜지스터들의 소스들은 디제너레이션 인덕터들에 의해 디제너레이션된 소스이다. 디제너레이션 인덕터들의 인덕턴스, 제 1, 제 2, 제 3, 및 제 4 트랜지스터들이 바이어싱된 DC 바이어스 전압들 및 전류들, 및 제 1, 제 2, 제 3, 및 제 4 트랜지스터들의 사이즈는, 제 1 소거 신호의 위상 및 크기가 제 1 왜곡 신호를 최적으로 소거하고, 제 2 소거 신호의 위상 및 크기가 제 2 왜곡 신호를 최적으로 소거하도록 셋팅될 수도 있다.
소거 신호들을 생성하기 위해 사용되는 트랜지스터들 (제 3 및 제 4 트랜지스터들) 의 게이트들이 종래의 MDS LNA에서와 같이 LNA의 차동 입력 신호 노드들에 커플링되지 않기 때문에, 신규한 차동 MDS LNA의 입력 커패시턴스가 감소된다. 서브-임계 영역에 바이어싱된 트랜지스터로 인해 신규한 차동 MDS LNA의 출력에 도입된 잡음은, 신규한 LNA 토폴로지에서는 2개의 스테이지들이 존재하기 때문에 감소된다. 잡음있는 서브-임계 영역 바이어싱된 트랜지스터들을 갖는 제 2 스테이지 이전에 제 1 증폭 스테이지를 배치함으로써, 전체 회로 출력에 대한 서브-임계 영역 바이어싱된 트랜지스터들의 잡음 기여도가 감소된다.
전술한 것은 요약이며, 따라서, 필요에 의해 간략화, 일반화 및 세부사항들의 생략을 포함하며, 그 결과, 그 요약이 예시적일 뿐이고 임의의 방식으로 제한하려는 의미가 아니라는 것을 당업자는 인식할 것이다. 청구항들에 의해서만 정의된 바와 같이, 여기에 설명된 디바이스들 및/또는 프로세스들의 다른 양태들, 발명적 특성들 및 이점은, 여기에 개시된 비-제한적인 상세한 설명에서 명백해질 것이다.
도 1 (종래 기술) 은, 종래의 차동 활성 포스트-왜곡 LNA의 다이어그램이다.
도 2 (종래 기술) 는, 종래의 싱글-엔디드 DS LNA의 다이어그램이다.
도 3 (종래 기술) 은, 종래의 싱글-엔디드 MDS LNA의 다이어그램이다.
도 4는 신규한 일 양태에 따른 이동 통신 디바이스 (100) 의 특정한 일 타입의 고레벨 블록도이다.
도 5는 도 1의 RF 트랜시버 집적 회로 (103) 의 더 상세한 블록도이다.
도 6은 도 5의 신규한 LNA (110) 의 회로도이다.
도 7은 도 6의 신규한 LNA 회로 (110) 의 동작을 도시한다.
도 7a 내지 도 7f는, 도 6의 신규한 LNA 회로 (110) 에서의 다양한 노드들 상에 존재하는 신호들의 크기 및 위상을 설명한 차트이다.
도 8은, 도 6의 회로에서의 왜곡 소거가 최적화되도록, 바이어스 전압들 및 전류들 및 트랜지스터 사이즈 및 인덕터 인덕턴스가 세팅될 수도 있는 방법의 흐름도이다.
도 9는, 도 6의 신규한 LNA 회로 (110) 의 DC 바이어싱 회로 (202) 의 더 상세한 다이어그램이다.
도 10은, 도 6의 신규한 LNA 회로 (110) 의 DC 바이어싱 회로의 더 상세한 다이어그램이다.
도 11은 신규한 일 양태에 따른 방법 (300) 의 간략화된 흐름도이다.
도 12는 도 6에 개시된 신규한 LNA 토폴로지의 제 1 변형예 (400) 의 회로도이다.
도 13은 도 6에 개시된 신규한 LNA 토폴로지의 제 2 변형예 (500) 의 회로도이다.
상세한 설명
도 4는 신규한 일 양태에 따른 이동 통신 디바이스 (100) 의 특정한 일 타입의 매우 간략화된 고레벨 블록도이다. 이러한 예에서, 이동 통신 디바이스 (100) 는 CDMA2000 셀룰러 전화기 통신 프로토콜을 사용하는 3-D 셀룰러 전화기이다. 셀룰러 전화기는, (도시되지 않은 수 개의 다른 부분들 중에서) 안테나 (102) 및 2개의 집적 회로들 (103 및 104) 을 포함한다. 집적 회로 (104) 는 "디지털 기저대역 집적 회로" 또는 "기저대역 프로세서 집적 회로" 로 지칭된다. 집적 회로 (103) 는 RF 트랜시버 집적 회로이다. RF 트랜시버 집적 회로 (103) 는, 그것이 송신기뿐만 아니라 수신기를 포함하기 때문에 "트랜시버" 로 지칭된다.
도 5는, 도 1의 RF 트랜시버 집적 회로 (103) 의 더 상세한 블록도이다. 수신기는, "수신 체인" (105) 뿐만 아니라 로컬 오실레이터 (LO) (106) 로 지칭되는 것을 포함한다. 셀룰러 전화기가 수신중일 경우, 고주파수 RF 신호 (107) 는 안테나 (102) 를 통해 수신된다. 신호 (107) 로부터의 정보는, 듀플렉서 (108), 매칭 네트워크 (109), 및 수신 체인 (105) 을 통해 전달된다. 신호 (107) 는, 저잡음 증폭기 (LNA) (110) 에 의해 증폭되고, 믹서 (111) 에 의해 주파수에서 하향-변환된다. 결과적인 하향-변환된 신호는 기저대역 필터 (112) 에 의해 필터링되고, 디지털 기저대역 집적 회로 (104) 로 전달된다. 디지털 기저대역 집적 회로 (104) 에서의 아날로그-디지털 변환기 (113) 는 그 신호를 디지털 형태로 변환하며, 결과적인 디지털 정보는 디지털 기저대역 집적 회로 (104) 내의 디지털 회로에 의해 프로세싱된다. 디지털 기저대역 집적 회로 (104) 는, 로컬 오실레이터 (106) 에 의해 믹서 (111) 로 공급된 로컬 오실레이터 신호 (LO) (114) 의 주파수를 제어함으로써 수신기를 튜닝한다.
셀룰러 전화기가 송신 중이라면, 송신될 정보는, 디지털 기저대역 집적 회로 (104) 내의 디지털-아날로그 변환기 (115) 에 의해 아날로그 형태로 변환되며, "송신 체인" (116) 에 공급된다. 기저대역 필터 (117) 는 디지털-아날로그 변환 프로세스로 인한 잡음을 필터링한다. 그 후, 로컬 오실레이터 (119) 의 제어하의 믹서 블록 (118) 은, 그 신호를 고주파수 신호로 상향-변환한다. 드라이버 증폭기 (120) 및 외부 전력 증폭기 (121) 는, 고주파수 RF 신호 (122) 가 안테나 (102) 로부터 송신되도록 구동 안테나 (102) 로의 고주파수 신호를 증폭시킨다.
도 6은 LNA (110) 를 추가적으로 상세히 도시한 회로도이다. LNA (110) 는, 2개의 차동 입력 신호 단자들 (200 및 201), DC 바이어싱 회로 M (202), DC 바이어싱 회로 C (203), M1_main 전계 효과 트랜지스터 (FET) (204), M2_main FET (205), M1_cancel FET (206), M2_cancel FET (207), 2개의 FET들 (209 및 210) 을 포함하는 제 1 캐스코드 회로 (208), 2개의 FET들 (212 및 213) 을 포함하는 제 2 캐스코드 회로 (211), 2개의 커패시터들 (214 및 215), 제 1 디제너레이션 인덕터 L1 (216), 제 2 디제너레이션 인덕터 L2 (217), 2개의 인덕터들 (219 및 220) 및 커패시터 (221) 를 포함하는 LNA 로드 (218), 및 2개의 차동 출력 신호 노드들 (222 및 223) 을 포함한다. 모든 트랜지스터들 (204 내지 207, 209, 210, 212 및 213) 은 N-채널 FET들이다. 인덕터들 (216, 217, 219 및 220) 및 커패시터들 (214, 215 및 221) 은, 반도체 제조 프로세스들을 사용하여 RF 트랜시버 집적 회로 (103) 상에 형성된 집적 컴포넌트들이다.
바이어싱 회로 M (202) 은 캐스코드 FET들 (209 및 213) 의 게이트들 상에 DC 바이어스 전압 VBIAS1 을 공급한다. 또한, 도시된 바와 같이, 바이어싱 회로 M (202) 는, 메인 FET (204) 의 게이트 상에 DC 바이어스 전압 VBIAS3 를 공급하고, 메인 FET (205) 의 게이트 상에 DC 바이어스 전압 VBIAS4 를 공급한다. 이들 바이어스 전압들은, 메인 FET들 (204 및 205) 이 그들의 포화 동작 영역들에 바이어싱되도록 셋팅된다. 바이어싱 회로 C (203) 는, 캐스코드 FET들 (210 및 212) 의 게이트들 상에 DC 바이어스 전압 VBIAS2 를 공급한다. 또한, 바이어싱 회로 C (203) 는, 소거 FET (206) 의 게이트 상에 DC 바이어스 전압 VBIAS5 를 공급하고, 소거 FET (207) 의 게이트 상에 DC 바이어스 전압 VBIAS6 을 공급한다. 이들 바이어스 전압들은, 소거 FET들 (206 및 207) 이 그들의 서브-임계 동작 영역들에 바이어싱되도록 셋팅된다. 종종, 서브-임계 동작 영역은 약한 전환 동작 영역으로 지칭된다. 도 6의 예에서는 캐스코드 트랜지스터들 (209, 213, 210 및 212) 을 바이어싱하기 위해 사용된 2개의 바이어스 전압들이 존재하지만, 다른 실시형태들에서는 모든 캐스코드 트랜지스터들의 게이트들이 함께 접속되고 단일 DC 바이어스 전압이 모든 캐스코드 트랜지스터들을 바이어싱하기 위해 사용된다.
도 7은 도 6의 신규한 LNA 회로 (110) 의 동작을 도시한다. 그 회로는, 그것이 차동 입력 신호 노드들 (224 및 225) 상에서 차동 입력 전압 신호를 수신한다는 점에서 차동이라고 지칭된다. 전압 입력 신호 VIN＋ 는 매칭 네트워크 (109) 에 의해 출력되고 단자 (200) 및 입력 노드 (224) 상에 공급되지만, 전압 입력 신호 VIN－ 은 매칭 네트워크 (109) 에 의해 출력되고 단자 (201) 및 입력 노드 (225) 상에 공급된다. 여기에서 설명의 목적을 위해, VIN＋ 입력 신호가 단일 주파수를 갖는 순수한 정현파 신호라고 가정한다. 또한, 이러한 신호는 원하는 입력 신호로 지칭된다.
트랜지스터 M1_main (204) 는 그의 포화 영역에 바이어싱되며, 공통 소스 증폭기로서 구성된다. 따라서, 원하는 VIN＋ 입력 신호의 증폭된 버전은, 노드 N3 에서의 M1_main FET (204) 의 드레인 상에 나타난다. M1_main FET (204) 에서의 비-선형성으로 인해, 3차 왜곡 신호를 포함한 왜곡 신호들은 원하는 신호의 증폭된 버전과 함께 노드 N3 상에 나타난다. 노드 N3 상의 신호들은 합산 노드 N1 및 출력 노드 (222) 상에 캐스코드 FET (209) 를 통해 전달된다. 이러한 신호 경로는 제 1 신호 경로 (226) 로 지칭된다. 도 7의 화살표 (228) 는, 원하는 입력 신호 VIN＋ 의 증폭된 버전뿐만 아니라 M1_main 트랜지스터 (204) 에서의 비-선형성으로 인해 생성된 왜곡 신호를 나타낸다.
디제너레이션 인덕터 (216) 는 M1_main FET (204) 의 게이트-소스 전압 (Vgs) 을 감소시킨다. Vgs 가 더 작기 때문에, M1_main 은 그의 비-선형 Vgs-Id 트랜스컨덕턴스 곡선의 더 작은 부분에 걸쳐 동작한다. M1_main 트랜지스터가 그의 트랜스컨덕턴스 곡선의 더 작은 부분에 걸쳐 동작하고 있기 때문에, M1_main FET (204) 의 증폭된 출력은 더 선형적이다. 예를 들어, Vgs 는, 인덕터 L1 이 존재하지 않았다면 존재하는 것의 약 절반만큼 감소될 수도 있다. 선형성에서의 동일한 개선이 인덕터 (217) 를 포함하는 결과에 적용된다.
입력 노드 (224) 상의 원하는 VIN＋ 입력 신호의 위상에 관한 노드 N3 상의 원하는 신호 VIN＋ 의 버전의 위상에서의 근사적인 시프트는 다음과 같다.
Figure pct00003
항 Ldegen 은 동작 주파수에서의 제 1 디제너레이션 인덕터 (216) 의 인덕턴스이다. 항 gm 은 M1_main FET (204) 를 통한 전류 흐름의 크기 및 디바이스 사이즈의 함수이다. 항 gm 은 바이어스 전압 VBIAS3 를 변경시킴으로써 변경될 수 있다. gmjωLdegen 이 1보다 훨씬 더 작으면, 수학식 3에 따라 위상 시프트가 180에 접근한다. gmjωLdegen 이 1보다 훨씬 더 크면, 수학식 3에 따라 약 90도의 위상 시프트가 존재한다. 노드 N3 상의 원하는 신호 VIN＋ 의 버전의 위상 시프트 및 3차 왜곡 신호는, 바이어스 전압들 VBIAS3 및 VBIAS1 를 조정함으로써 조정될 수 있다.
입력 노드 (224) 로부터 노드 N1 으로의 제 1 신호 경로 (226) 에 부가하여, 입력 노드 (225) 로부터 노드 N1 으로의 제 2 신호 경로 (227) 가 존재한다. VIN－ 입력 신호는 입력 노드 (225) 상에 존재한다. VIN－ 입력 신호는, 입력 노드 (224) 상에 존재하는 VIN＋ 신호와는 반대의 극성을 갖는다. 즉, 신호 VIN－ 의 위상은 신호 VIN＋ 에 관해 180도 위상반전된다. 입력 노드 (225) 상의 입력 신호 VIN－ 는 M2_main FET (205) 의 게이트 상에 공급된다. M2_main FET (205) 는, 사이즈 및 바이어스 전류 및 동작 영역에서 M1_main FET (204) 와 동일하다. 따라서, 원하는 VIN－ 입력 신호는 M2_main 트랜지스터 (205) 에 의해 증폭되어, VIN－ 입력 신호의 증폭된 버전이, 3차 왜곡 신호를 포함하는 왜곡 신호와 함께 노드 N4 에서의 M2_main FET (205) 의 드레인 상에 나타난다. 노드 N4 상의 VIN－ 의 증폭된 버전 및 왜곡 신호의 위상들은, 노드 N3 상의 VIN＋ 에 대한 대응하는 증폭된 버전 및 왜곡 신호에 관해 180도 위상반전된다. 노드 N4 상의 신호들은, M1_cancel FET (206) 의 게이트 상에서의 임의의 위상 시프트없이 커패시터 (215) 를 통해 전달된다.
M1_cancel FET (206) 는 공통 소스 증폭기로서 구성된다. 따라서, VIN－ 원하는 신호의 증폭된 버전은, M1_cancel FET (206) 에 의해 180도 만큼 위상 시프트된다. 이러한 180도 위상 시프트는, VIN－ 신호와 VIN＋ 신호 사이의 180도 위상 시프트에 부가되어, 노드 N5 상의 원하는 신호의 버전이 노드 N3 상의 원하는 신호의 증폭된 버전과 동위상이게 한다. 노드 N5 상의 원하는 신호의 버전은, 합산 노드 N1 상으로 캐스코드 FET (210) 를 통해 전달된다. 노드들 N3 및 N5 상의 원하는 신호의 2개의 버전들이 서로 동위상이기 때문에, 2개의 신호들이 부가되며, 결과적인 신호는 제 1 차동 출력 신호 노드 (222) 상으로 출력된다.
그러나, M1_cancel FET (206) 는 동작의 서브-임계 영역에 바이어싱된다. 서브-임계 영역에 바이어싱된 FET의 트랜스컨덕턴스 수학식의 전력 확장 시리즈가 포화 영역에 바이어싱된 FET의 트랜스컨덕턴스의 전력 확장 시리즈와 비교될 경우, 3차 계수들이 반대 극성들을 갖는다는 것이 인식된다. 따라서, 제 1 근사화에 있어서, 노드 N5 상의 서브-임계 바이어싱된 M1_cancel FET (206) 에 의해 공급된 3차 왜곡 신호는, 노드 N3 상의 왜곡 신호에 관해 180도 위상반전된다. 도 7의 화살표 (229) 는, M1_cancel 트랜지스터 (206) 에 의해 생성된 이러한 왜곡 신호를 나타낸다. 또한, 이러한 왜곡 신호는 제 1 소거 신호로 지칭된다. 제 1 캐스코드 회로 (208) 는 합산 노드 N1 으로의 노드 N5 상의 소거 신호 (229) 를 커플링시키고, 그에 의해, M1_main FET (204) 에 의해 생성된 3차 왜곡 신호의 적어도 일부를 소거시킨다.
제 2 M2_cancel 트랜지스터 (207) 는 그 M2_cancel 트랜지스터 (207) 가 M2_main 트랜지스터 (205) 에 의해 생성된 제 2 왜곡 신호의 적어도 일부를 소거시키는 제 2 소거 신호를 생성한다는 점을 제외하고, 제 1 M1_cancel 트랜지스터 (206) 이 동작하는 방식과 유사한 방식으로 동작한다. 그러나, M2_cancel 트랜지스터 (207) 에 의해 출력된 바와 같은 원하는 신호의 버전은, M2_main 트랜지스터 (205) 에 의해 출력된 바와 같은 원하는 신호의 증폭된 버전과 동위상이다. 제 2 캐스코드 회로 (211) 는 2개의 버전의 원하는 신호들을 함께 결합하고, 결과적인 합산을 제 2 차동 출력 신호 노드 (223) 상으로 공급한다.
도 6의 LNA 회로 (110) 의 동작이 더 상세히 설명될 경우, 포화 영역에서 트랜지스터를 동작시키는 것과 서브-임계 영역에서 트랜지스터를 동작시키는 것 사이에 동작의 연속이 존재한다는 것이 인식된다. 이러한 연속의 결과는, 노드 N5 상의 3차 왜곡 신호가 M1_cancel 에 의해 시프트되는 위상 시프트의 양이 VBIAS2 및 VBIAS5 바이어스 전압들을 변경시킴으로써 다소 조정될 수 있다는 것이다. 따라서, 3차 왜곡 신호가 M1_cancel 에 의해 시프트되는 위상 시프트는, M1_cancel 에 의해 출력된 바와 같은 원하는 신호의 위상에 관해 정확히 180도 위상 반전되지 않을 수도 있다. 따라서, 소정의 VBIAS2 및 VBIAS5 에 있어서, 인덕터 (216) 의 인덕턴스는, 노드 N5 상의 3차 왜곡 신호의 위상이 노드 N3 상의 3차 왜곡 신호에 관해 180도 위상반전되도록 셋팅된다. 유사하게, 인덕터 (217) 의 인덕턴스는, 노드 N6 상의 3차 왜곡 신호의 위상이 노드 N4 상의 3차 왜곡 신호에 관해 180도 위상반전되도록 셋팅된다.
main 및 cancel 신호 경로 왜곡들을 위상 정렬시키기 위해 인덕터들 (216 및 217) 의 인덕턴스를 사용하는 것에 부가하여, 또한, main 및 cancel 신호 경로 왜곡들은, M1_cancel 트랜지스터 (206) 의 소스와 접지 노드 N7 사이에 제 3 인덕터를 부가하고, M2_cancel 트랜지스터 (207) 와 접지 노드 N7 사이에 제 4 인덕터를 부가함으로써 정렬될 수 있다. 그러나, 제 3 및 제 4 인덕터들을 제공하는 것은 다이 영역을 소비하며, LNA (110) 의 영역을 최소화시켰던 것이, 제 3 및 제 4 인덕터들을 부가함으로써 제공되는 튜닝 유연성을 제공하는 것보다 특정한 애플리케이션에서 더 중요하였기 때문에, 이러한 부가적인 정렬 기술은 도 6의 특정한 예에서는 사용되지 않는다.
LNA (110) 의 동작의 이러한 설명이 간략하며 따라서 특정한 관점에서는 정확하지 않다는 것이 인식된다. LNA (110) 의 실제 실현에서, 상이한 인커밍 신호들 및 다양한 잼머들로 상이하고 복잡한 방식에서 상호변조 및 크로스-변조할 수도 있는 많은 왜곡 컴포넌트들이 존재할 것이다. LNA의 다양한 트랜지스터들이 바이어싱되고 사이징된 방법에 의존하여, 다양한 동작 영역들에서 트랜지스터 동작을 설명하기 위해 일반적으로 이용되는 트랜스컨덕턴스 수학식들은 간략화되어 있고 다소 부정확하다. 또한, 왜곡 신호들의 다양한 타입들, 및 다양한 신호들 사이의 상대적인 위상들의 특성화에 일반적으로 주어진 텍스터 라벨들은, 일반적으로, 제 1 레벨의 분석에서만 유용하다. 실제 회로를 실현할 시에, 회로 동작의 정확한 설명이 가능하지 않으며, 텍스터 형태 또는 수학식 형태로 이를 시도하는 것은 제한된 유용성이다. 대신, 회로가 제조 및/또는 시뮬레이션되며, 그 후, 소정의 애플리케이션에서 만족할만한 (바람직하게는 최적의) 회로 동작을 초래하는 일 세트의 값들이 경험적으로 발견될 때까지, 다양한 회로 파라미터 값들 (VBIAS1 내지 VBIAS6, 인덕터들 (216 및 217) 의 인덕턴스, 트랜지스터들 M1_main 및 M2_main 의 사이즈, 트랜지스터들 M1_cancel 및 M2_cancel 의 사이즈, 및 캐스코드 트랜지스터들의 사이즈) 에 대한 조정이 다양한 변경으로 행해진다.
도 7a 내지 도 7f는, 도 6의 신규한 LNA 회로 (110) 에서의 수 개의 노드들 각각에 대해, 노드 상에 존재하는 스펙트럼 컴포넌트들 및 각각의 스펙트럼 컴포넌트의 위상을 설명한다. 도 7a 내지 도7f 의 데이터는 아래의 표 1에서 개시된 회로 파라미터들에 대한 것이다.
Figure pct00004
도 6의 특정한 실시형태들과 도 3에 도시된 종래의 싱글-엔디드 MDS LNA 사이에 수 개의 차이점들이 존재한다. 먼저, 도 3의 종래의 MDS 회로에서, LNA의 입력 리드 (20) 에 커플링된 2개의 트랜지스터 게이트들 (트랜지스터들 (16 및 19) 의 게이트) 이 존재한다. 따라서, 도 3의 회로는 바람직하지 않게 큰 입력 커패시턴스를 갖는다. 한편, 도 6의 신규한 LNA 회로에서, 소거 트랜지스터들 (206 및 207) 의 게이트들이 입력 노드들 (224 및 225) 에 커플링되지 않기 때문에 LNA의 입력 커패시턴스는 감소된다. 도 6의 신규한 LNA에서, 하나의 트랜지스터만의 게이트가 입력 노드들 (224 및 225) 각각에 커플링된다.
두번째로, 서브-임계 영역에 바이어싱된 소거 트랜지스터들에 의하여 출력된 LNA 출력으로의 잡음의 도입이 감소된다. 도 3의 종래의 MDS 회로에서, 서브-임계 바이어싱된 트랜지스터 (16) 는 메인 증폭 트랜지스터 (19) 와 병렬로 커플링된다. 통상적으로, 서브-임계 영역에 바이어싱된 트랜지스터는, 포화 영역에 바이어싱된 유사한 트랜지스터보다 더 많은 잡음을 생성한다. 따라서, 통상적으로, 서브-임계 바이어싱된 트랜지스터 (16) 는, LNA 출력으로 바람직하지 않게 큰 양의 잡음을 도입한다. 한편, 도 6의 신규한 LNA 회로는, 이용되는 소거 신호들을 생성하기 위해 신호가 통과하는 2개의 스테이지들을 포함한다. 제 1 스테이지는 메인 트랜지스터들을 포함한다. 제 2 스테이지는 소거 스테이지들을 포함한다. 2개의 스테이지 시스템에서, 동일한 전체 이득을 유지하면서, 제 1 스테이지의 이득은 증가될 수 있고 제 2 스테이지의 이득은 감소될 수 있다. 서브-임계 바이어싱된 트랜지스터들을 포함하는 스테이지가 이득 스테이지에 후속하기 때문에, 전체 LNA 잡음 지수에 대한 서브-임계 바이어싱된 트랜지스터들의 잡음 기여도는 감소된다.
세번째로, 소거 트랜지스터들 (206 및 207) 이 소스 디제너레이션되지 않기 때문에, 소거 트랜지스터들은, 높은 선형성을 요구하지 않는 동작 모드들에서 전류 효율적인 방식으로 LNA 이득을 부스트하기 위해 사용될 수 있다. 네번째로, 메인 캐스코드 트랜지스터들 (209 및 213) 이 적절히 사이징되면, 비율 Vin_cancel/Vin_main 은, 소거 트랜지스터들에 대해 더 큰 양의 원하는 왜곡을 초래하는 비율보다 더 크다. 다섯번째로, 도 6의 신규한 LNA의 토폴로지는 탭핑된 인덕터를 포함하지 않는다. 따라서, 인덕터 설계 및 인덕터 모델링이 간략화된다.
도 8은, 다양한 트랜지스터 사이즈들, 인덕터 값들, 및 DC 바이어스 전류 및 DC 바이어스 전압이 셋팅될 수 있는 적절한 일 방법 (200) 의 흐름도이다. 먼저 (단계 201), LNA 이득 및 잡음 지수에 대한 시스템 요건을 충족시키기 위해 메인 트랜지스터들 (204 및 205) 이 셋팅된다. 소거 트랜지스터들 (206 및 207) 의 사이즈는, 소거 트랜지스터들과 관련된 기생저항을 감소시키기 위해, 메인 트랜지스터들 (204 및 205) 의 사이즈의 약 절반이도록 셋팅된다. 다음으로 (단계 202), (DC 바이어스 전압들 VBIAS2, VBIAS5 및 VBIAS6 를 셋팅함으로써 초기에 셋팅된 바와 같은) 소거 트랜지스터들 (206 및 207) 을 통한 소정의 DC 바이어스 전류에 대해, 캐스코드 트랜지스터들 CT1_main (209) 및 CT2_main (213) 의 사이즈는 소형으로부터 대형으로 스윕 (sweep) 된다. 왜곡 측정치를 포함하는 회로 성능 데이터가 캐스코드 트랜지스터들 (209 및 213) 의 사이즈에서의 각각의 증분 변화에 대해 취해진다. 스윕 이후, 소거 트랜지스터들 (206 및 207) 을 통한 DC 바이어스 전류가 조정되고 (단계 203), 캐스코드 트랜지스터들 (209 및 213) 의 사이즈가 다시 소형으로부터 대형으로 스윕된다. 회로 성능 데이터가 다시 수집된다. 소형으로부터 대형으로 캐스코드 트랜지스터들의 사이즈를 스윕하는 이러한 프로세스는, 소거 트랜지스터 DC 바이어스 전류의 각각의 상이한 값에 대해 반복된다. 그 스윕이 소거 트랜지스터 DC 바이어스 전류의 모든 다양한 증분들에 대해 완료되었을 경우 (단계 204), LNA가 동작할 특정한 애플리케이션에 대한 최상의 회로 성능을 갖는 LNA를 생성했던 값들을 갖도록, 캐스코드 트랜지스터들의 사이즈 및 소거 트랜지스터 바이어스 전류가 셋팅된다 (단계 205). 상술된 바와 같이, 디제너레이션 인덕터의 인덕턴스는 최적화의 일부일 수 있다.
도 9는 도 6의 DC 바이어싱 회로 M (202) 를 실현하기 위한 하나의 가능한 방식의 간략화된 회로도이다. 도 10은 도 6의 DC 바이어싱 회로 C (203) 를 실현하기 위한 하나의 가능한 방식의 간략화된 회로도이다.
도 11은 신규한 방법 (300) 의 간략화된 흐름도이다. 제 1 차동 입력 노드 상에서 수신된 제 1 입력 신호를 증폭하기 위해 제 1 트랜지스터가 사용된다 (단계 301). 일 예에서, 제 1 트랜지스터는 도 6의 소스 디제너레이션된 M1_main 트랜지스터 (204) 이고, 제 1 차동 입력 노드는 도 6의 노드 (224) 이다. 제 1 트랜지스터는 제 1 입력 신호의 증폭된 버전 뿐만 아니라 제 1 왜곡 신호를 생성한다. 제 1 트랜지스터는 포화 영역에 바이어싱된다.
제 2 차동 입력 노드 상에서 수신된 제 2 입력 신호를 증폭하기 위해 제 2 트랜지스터가 사용된다 (단계 302). 일 예에서, 제 2 트랜지스터는 도 6의 소스 디제너레이션된 M2_main 트랜지스터 (205) 이고, 제 2 차동 입력 노드는 도 6의 노드 (225) 이다. 제 2 트랜지스터는 제 2 입력 신호의 증폭된 버전 뿐만 아니라 제 2 왜곡 신호를 생성한다. 제 2 트랜지스터는 포화 영역에 바이어싱된다.
제 2 입력 신호는 제 1 입력 신호에 관해 약 180도 위상반전되고, 제 1 및 제 2 입력 신호들 모두는, 제 1 및 제 2 트랜지스터가 일부인 LNA의 차동 입력 노드들 상에서 공급된 차동 입력 신호이다.
제 3 트랜지스터가 제 1 소거 신호를 생성하도록 제 2 입력 신호의 증폭된 버전이 제 3 트랜지스터에 공급된다 (단계 303). 일 예에서, 제 3 트랜지스터는 도 6의 M1_cancel 트랜지스터 (206) 이다. 제 3 트랜지스터는 서브-임계 영역에 바이어싱된다.
그 후, 제 1 왜곡 신호의 적어도 일부를 소거시키기 위해 제 1 소거 신호가 사용된다 (단계 304). 일 예에서, 제 1 소거 신호는 제 1 합산 노드 상으로 제 1 캐스코드 회로를 통해 공급되고, 제 1 왜곡 신호는 제 1 합산 노드 상으로 제 1 캐스코드 회로를 통해 공급된다. 제 1 소거 신호는 제 1 합산 노드 상에서 제 1 왜곡 신호를 소거시킨다. 일 예에서, 제 1 합산 노드는 도 6의 제 1 차동 출력 노드 (222) 이다.
제 4 트랜지스터가 제 2 소거 신호를 생성하도록 제 1 입력 신호의 증폭된 버전이 제 4 트랜지스터에 공급된다 (단계 305). 일 예에서, 제 4 트랜지스터는 도 6의 M2_cancel 트랜지스터 (207) 이다. 제 4 트랜지스터는 서브-임계 영역에 바이어싱된다.
그 후, 제 2 왜곡 신호의 적어도 일부를 소거시키기 위해 제 2 소거 신호가 사용된다 (단계 306). 일 예에서, 제 2 소거 신호는 제 2 합산 노드 상으로 제 2 캐스코드 회로를 통해 공급되고, 제 2 왜곡 신호는 제 2 합산 노드 상으로 제 2 캐스코드 회로를 통해 공급된다. 제 2 소거 신호는 제 2 합산 노드 상에서 제 2 왜곡 신호를 소거시킨다. 일 예에서, 제 2 합산 노드는 도 6의 제 2 차동 출력 노드 (223) 이다.
임의의 특정한 실시형태들이 설명의 목적을 위해 상술되었지만, 본 특허 명세서의 교시는 일반적인 응용가능성을 가지며, 상술된 특정한 실시형태들로 제한하지 않는다. 예를 들어, 트랜지스터들 (206 및 204) 로부터의 왜곡 신호들은, 트랜지스터 (210) 를 생략하고 M1_cancel 트랜지스터 (206) 의 드레인을 M1_main 트랜지스터의 드레인에 직접 접속시킴으로써 소거시킬 수도 있다. 유사하게, 트랜지스터 (212) 는 생략될 수도 있으며, M2_cancel 트랜지스터 (207) 의 드레인은 M1_main 트랜지스터 (205) 의 드레인에 직접 접속될 수도 있다.
도 12는 신규한 LNA 토폴로지의 제 1 변형예 (400) 의 회로도이다. 이상적으로, 메인 트랜지스터들 (204 및 205) 의 신호 경로에서의 캐스코드 트랜지스터들은 현저한 잡음을 도입하지 않는다. 불운하게도, 실제 회로에서, 이들 캐스코드 트랜지스터들은 잡음에 현저히 기여한다. 그 이유는, 각각의 캐스코드 트랜지스터 (도 12의 도면부호 (209 및 213)) 의 소스에서 관측되는 동작 주파수에서 유한한 임피던스가 존재하기 때문이다. 이들 캐스코드 트랜지스터들에 대해, 그의 소스로서 관측된 임피던스는, 관련 메인 트랜지스터의 출력 임피던스 (및 커패시턴스) 및 또한 관련 소거 트랜지스터들의 입력 임피던스 (주로 게이트-소스 커패시턴스) 에 의해 결정된다. 도 12의 회로에서, 소거 트랜지스터 (206) 의 드레인은 캐스코드 트랜지스터 (209) 의 소스에 접속된다. 이것은 캐스코드 트랜지스터 (209) 의 소스에 의해 관측된 임피던스를 감소시킨다. 이러한 임피던스를 더 낮출수록, 잡음 지수에 대한 캐스코드 트랜지스터의 기여도가 더 커진다 (그리고, LNA의 이득이 더 작아진다). 한편, 도 6의 LNA (110) 는, 캐스코드 트랜지스터 (209) 의 소스에 의해 관측된 임피던스에서의 감소를 방지하는 제 2 캐스코드 트랜지스터 (210) 를 포함한다. 도 6의 회로에서, 소거 트랜지스터 (210) 의 잡음 기여도는, M1_main 트랜지스터 (204) 및 M1_cancel 트랜지스터 (210) 양자의 이득에 의해 컷팅된다. 도 12의 회로의 경우에서, 소거 트랜지스터 (206) 의 잡음 기여도는 M1_main 트랜지스터 (204) 의 이득에 의해서만 컷팅된다.
또한, 도 6의 회로에서 M1_cancel 트랜지스터 (206) 이 충분한 왜곡을 생성하기 위해 캐스코드 트랜지스터 (209) 의 소스에서 현저한 전압 스윙 (swing)이 존재한다는 점에서, 도 12의 회로는 도 6의 회로와는 상이하다. 도 8의 방법과 관련하여 상술된 바와 같이, M1_main 트랜지스터 (204) 의 사이즈는 선형성을 달성하기 위해 튜닝 엘리먼트들 중 하나로서 사용될 수도 있다. 따라서, 노드 N3 에서의 임피던스를 낮추는 것은, 노드 N3 상에서 적절한 전압 스윙을 적절히 셋팅하는 것을 더 어렵게 한다. 또한, 도 12의 회로에 대해, 전압 스윙은 M1_cancel 트랜지스터 (206) 의 드레인과 소스 사이에 나타나며, 그 전압 스윙은 M1_cancel 트랜지스터 (206) 의 드레인-소스 전압 (Vds) 에 관련된 부가적인 비-선형 왜곡 컴포넌트들을 여기시킬 수도 있다.
도 13은 신규한 LNA 토폴로지의 제 2 변형예 (500) 의 회로도이다. 도 13의 회로에서, 도 6의 회로의 캐스코드 트랜지스터들 (210 및 212) 을 생략하는 것에 부가하여, 도 13의 회로에서 커패시터 (214) 가 M2_cancel 트랜지스터 (207) 의 게이트에 캐스코드 트랜지스터 (209) 의 드레인을 AC 커플링시키도록 커패시터 (214) 의 접속이 변경되고, 커패시터 (215) 가 M1_cancel 트랜지스터 (206) 의 게이트에 캐스코드 트랜지스터 (213) 의 드레인을 AC 커플링시키도록 커패시터 (215) 의 접속이 변경된다. 따라서, 설명된 특정한 실시형태들의 다양한 특성들의 다양한 변형들, 적용들, 및 결합들은, 아래에 개시되는 청구항의 범위를 벗어나지 않고도 수행될 수 있다.

Claims (20)

  1. 제 1 차동 입력 노드 및 제 2 차동 입력 노드를 갖는 증폭기로서,
    포화 영역에 바이어싱된 제 1 트랜지스터로서, 상기 제 1 트랜지스터의 게이트는 상기 제 1 차동 입력 노드에 커플링되는, 상기 제 1 트랜지스터;
    상기 포화 영역에 바이어싱된 제 2 트랜지스터로서, 상기 제 2 트랜지스터의 게이트는 상기 제 2 차동 입력 노드에 커플링되는, 상기 제 2 트랜지스터;
    서브-임계 영역에 바이어싱된 제 3 트랜지스터로서, 상기 제 3 트랜지스터는 상기 제 2 트랜지스터의 드레인에 용량적으로 커플링된 게이트를 갖고, 상기 제 3 트랜지스터의 드레인 상의 제 1 소거 신호는 상기 제 1 트랜지스터에 의해 생성된 제 1 왜곡 신호의 적어도 일부를 소거시키는, 상기 제 3 트랜지스터; 및
    상기 서브-임계 영역에 바이어싱된 제 4 트랜지스터로서, 상기 제 4 트랜지스터는 상기 제 1 트랜지스터의 드레인에 용량적으로 커플링된 게이트를 갖고, 상기 제 4 트랜지스터의 드레인 상의 제 2 소거 신호는 상기 제 2 트랜지스터에 의해 생성된 제 2 왜곡 신호의 적어도 일부를 소거시키는, 상기 제 4 트랜지스터를 포함하는, 증폭기.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터의 드레인을 제 1 차동 출력 노드에 커플링시키고, 상기 제 3 트랜지스터의 드레인을 상기 제 1 차동 출력 노드에 커플링시키는 제 1 캐스코드 회로; 및
    상기 제 2 트랜지스터의 드레인을 제 2 차동 출력 노드에 커플링시키고, 상기 제 4 트랜지스터의 드레인을 상기 제 2 차동 출력 노드에 커플링시키는 제 2 캐스코드 회로를 더 포함하는, 증폭기.
  3. 제 1 항에 있어서,
    상기 제 1 트랜지스터의 드레인은 상기 제 3 트랜지스터의 드레인에 직접 접속되고,
    상기 제 2 트랜지스터의 드레인은 상기 제 4 트랜지스터의 드레인에 직접 접속되는, 증폭기.
  4. 제 2 항에 있어서,
    상기 제 1 트랜지스터의 소스에 커플링되는 제 1 리드 및 공통 노드에 커플링되는 제 2 리드를 갖는 제 1 인덕터; 및
    상기 제 2 트랜지스터의 소스에 커플링되는 제 1 리드 및 상기 공통 노드에 커플링되는 제 2 리드를 갖는 제 2 인덕터를 더 포함하는, 증폭기.
  5. 제 4 항에 있어서,
    상기 제 3 트랜지스터의 소스는 상기 공통 노드에 커플링되고, 상기 제 4 트랜지스터의 소스는 상기 공통 노드에 커플링되는, 증폭기.
  6. 제 4 항에 있어서,
    상기 제 1 캐스코드 회로는,
    소스 및 드레인을 갖는 제 5 트랜지스터로서, 상기 제 5 트랜지스터의 소스는 상기 제 1 트랜지스터의 드레인에 커플링되고, 상기 제 5 트랜지스터의 드레인은 상기 제 1 차동 출력 노드에 커플링되는, 상기 제 5 트랜지스터; 및
    소스 및 드레인을 갖는 제 6 트랜지스터로서, 상기 제 6 트랜지스터의 소스는 상기 제 3 트랜지스터의 드레인에 커플링되고, 상기 제 6 트랜지스터의 드레인은 상기 제 1 차동 출력 노드에 커플링되는, 상기 제 6 트랜지스터를 포함하는, 증폭기.
  7. 제 6 항에 있어서,
    상기 제 1 트랜지스터의 게이트는 제 1 바이어스 전압에서 바이어싱되고, 상기 제 3 트랜지스터의 게이트는 제 2 바이어스 전압에서 바이어싱되는, 증폭기.
  8. 제 7 항에 있어서,
    상기 제 1 트랜지스터는 상기 제 3 트랜지스터보다 실질적으로 더 크고,
    상기 제 2 트랜지스터는 상기 제 4 트랜지스터보다 실질적으로 더 큰, 증폭기.
  9. 제 1 차동 입력 노드, 제 2 차동 입력 노드, 제 1 차동 출력 노드, 및 제 2 차동 출력 노드를 갖는 증폭기로서,
    포화 영역에 바이어싱된 제 1 트랜지스터로서, 상기 제 1 트랜지스터의 게이트는 상기 제 1 차동 입력 노드에 커플링되는, 상기 제 1 트랜지스터;
    상기 포화 영역에 바이어싱된 제 2 트랜지스터로서, 상기 제 2 트랜지스터의 게이트는 상기 제 2 차동 입력 노드에 커플링되는, 상기 제 2 트랜지스터;
    서브-임계 영역에 바이어싱된 제 3 트랜지스터로서, 상기 제 3 트랜지스터의 드레인 상의 제 1 소거 신호는 상기 제 1 트랜지스터에 의해 생성된 제 1 왜곡 신호의 적어도 일부를 소거시키는, 상기 제 3 트랜지스터;
    상기 서브-임계 영역에 바이어싱된 제 4 트랜지스터로서, 상기 제 4 트랜지스터의 드레인 상의 제 2 소거 신호는 상기 제 2 트랜지스터에 의해 생성된 제 2 왜곡 신호의 적어도 일부를 소거시키는, 상기 제 4 트랜지스터;
    소스 및 드레인을 갖는 제 5 트랜지스터로서, 상기 제 5 트랜지스터의 소스는 상기 제 1 트랜지스터의 드레인에 커플링되며, 상기 제 5 트랜지스터의 드레인은 상기 제 1 차동 출력 노드에 커플링되고 상기 제 4 트랜지스터의 게이트에 용량적으로 또한 커플링되는, 상기 제 5 트랜지스터; 및
    소스 및 드레인을 갖는 제 6 트랜지스터로서, 상기 제 6 트랜지스터의 소스는 상기 제 2 트랜지스터의 드레인에 커플링되며, 상기 제 6 트랜지스터의 드레인은 상기 제 2 차동 출력 노드에 커플링되고 상기 제 3 트랜지스터의 게이트에 용량적으로 또한 커플링되는, 상기 제 6 트랜지스터를 포함하는, 증폭기.
  10. 제 9 항에 있어서,
    상기 제 1 트랜지스터의 소스에 커플링되는 제 1 리드 및 접지 노드에 커플링되는 제 2 리드를 갖는 제 1 인덕터; 및
    상기 제 2 트랜지스터의 소스에 커플링되는 제 1 리드 및 접지 노드에 커플링되는 제 2 리드를 갖는 제 2 인덕터를 더 포함하는, 증폭기.
  11. 제 10 항에 있어서,
    상기 제 3 트랜지스터의 소스는 접지 노드에 커플링되고, 상기 제 4 트랜지스터의 소스는 접지 노드에 커플링되는, 증폭기
  12. (a) 제 1 차동 입력 노드 상에서 수신된 제 1 입력 신호를 증폭하고 상기 제 1 입력 신호의 증폭된 버전을 생성하기 위해, 포화 영역에 바이어싱된 제 1 트랜지스터를 사용하는 단계로서, 상기 제 1 트랜지스터는 제 1 왜곡 신호를 또한 생성하는, 상기 제 1 트랜지스터를 사용하는 단계;
    (b) 제 2 차동 입력 노드 상에서 수신된 제 2 입력 신호를 증폭하고 상기 제 2 입력 신호의 증폭된 버전을 생성하기 위해, 상기 포화 영역에 바이어싱된 제 2 트랜지스터를 사용하는 단계로서, 상기 제 2 트랜지스터는 제 2 왜곡 신호를 또한 생성하는, 상기 제 2 트랜지스터를 사용하는 단계;
    (c) 제 3 트랜지스터가 제 1 소거 신호를 생성하도록 상기 제 3 트랜지스터에 상기 제 2 입력 신호의 증폭된 버전을 공급하는 단계로서, 상기 제 3 트랜지스터는 서브-임계 영역에 바이어싱되는, 상기 제 2 입력 신호의 증폭된 버전을 공급하는 단계;
    (d) 상기 제 1 왜곡 신호의 적어도 일부를 소거시키기 위해 상기 제 1 소거 신호를 사용하는 단계;
    (e) 제 4 트랜지스터가 제 2 소거 신호를 생성하도록 상기 제 4 트랜지스터에 상기 제 1 입력 신호의 증폭된 버전을 공급하는 단계로서, 상기 제 4 트랜지스터는 상기 서브-임계 영역에 바이어싱되는, 상기 제 1 입력 신호의 증폭된 버전을 공급하는 단계; 및
    (f) 상기 제 2 왜곡 신호의 적어도 일부를 소거시키기 위해 상기 제 2 소거 신호를 사용하는 단계를 포함하는, 방법.
  13. 제 12 항에 있어서,
    상기 단계 (c) 는, 상기 제 2 트랜지스터의 드레인으로부터 제 1 커패시터를 통해 상기 제 3 트랜지스터의 게이트 상으로 상기 제 2 입력 신호의 증폭된 버전을 전달하는 단계를 포함하고,
    상기 단계 (e) 는, 상기 제 1 트랜지스터의 드레인으로부터 제 2 커패시터를 통해 상기 제 4 트랜지스터의 게이트 상으로 상기 제 1 입력 신호의 증폭된 버전을 전달하는 단계를 포함하는, 방법.
  14. 제 12 항에 있어서,
    상기 제 1 입력 신호 및 상기 제 2 입력 신호 모두는 차동 입력 신호이며,
    상기 제 2 입력 신호는 상기 제 1 입력 신호에 관해 약 180도 위상반전 (out of phase) 되는, 방법.
  15. 제 12 항에 있어서,
    상기 단계 (d) 는, 상기 제 1 트랜지스터의 드레인으로부터 제 1 합산 노드로 상기 제 1 왜곡 신호를 전달하기 위해 제 1 캐스코드 회로를 사용하는 단계, 및 상기 제 3 트랜지스터의 드레인으로부터 상기 제 1 합산 노드로 상기 제 1 소거 신호를 전달하기 위해 상기 제 1 캐스코드 회로를 사용하는 단계를 포함하고,
    상기 단계 (f) 는, 상기 제 2 트랜지스터의 드레인으로부터 제 2 합산 노드로 상기 제 2 왜곡 신호를 전달하기 위해 제 2 캐스코드 회로를 사용하는 단계, 및 상기 제 4 트랜지스터의 드레인으로부터 상기 제 2 합산 노드로 상기 제 2 소거 신호를 전달하기 위해 상기 제 2 캐스코드 회로를 사용하는 단계를 포함하는, 방법.
  16. 제 12 항에 있어서,
    상기 제 1 트랜지스터의 드레인은 상기 제 3 트랜지스터의 드레인에 직접 접속되고, 상기 제 2 트랜지스터의 드레인은 상기 제 4 트랜지스터의 드레인에 직접 접속되는, 방법.
  17. 제 1 차동 입력 신호 노드로부터 제 1 입력 신호를 수신하고, 상기 제 1 입력 신호의 증폭된 버전을 생성하며, 제 1 왜곡 신호를 또한 생성하는 제 1 증폭기 회로;
    제 2 차동 입력 신호 노드로부터 제 2 입력 신호를 수신하고, 상기 제 2 입력 신호의 증폭된 버전을 생성하며, 제 2 왜곡 신호를 또한 생성하는 제 2 증폭기 회로;
    상기 제 2 입력 신호의 증폭된 버전을 수신하고 제 1 소거 신호를 생성하며, 상기 제 1 소거 신호를 사용하여 상기 제 1 왜곡 신호의 적어도 일부를 소거시키는 제 1 수단; 및
    상기 제 1 입력 신호의 증폭된 버전을 수신하고 제 2 소거 신호를 생성하며, 상기 제 2 소거 신호를 사용하여 상기 제 2 왜곡 신호의 적어도 일부를 소거시키는 제 2 수단을 포함하는, 증폭기.
  18. 제 17 항에 있어서,
    상기 제 1 수단은 서브-임계 영역에 바이어싱된 제 1 트랜지스터를 포함하고,
    상기 제 2 수단은 상기 서브-임계 영역에 바이어싱된 제 2 트랜지스터를 포함하는, 증폭기.
  19. 제 18 항에 있어서,
    상기 제 1 수단은 제 1 캐스코드 회로를 더 포함하고,
    상기 제 2 수단은 제 2 캐스코드 회로를 더 포함하는, 증폭기.
  20. 제 17 항에 있어서,
    상기 제 1 증폭기 회로는, 제 1 소스 디제너레이션 (degeneration) 인덕터, 및 포화 영역에 바이어싱된 제 1 트랜지스터를 포함하고,
    상기 제 2 증폭기 회로는, 제 2 소스 디제너레이션 인덕터, 및 포화 영역에 바이어싱된 제 2 트랜지스터를 포함하는, 증폭기.
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