KR20100092239A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20100092239A
KR20100092239A KR1020090011525A KR20090011525A KR20100092239A KR 20100092239 A KR20100092239 A KR 20100092239A KR 1020090011525 A KR1020090011525 A KR 1020090011525A KR 20090011525 A KR20090011525 A KR 20090011525A KR 20100092239 A KR20100092239 A KR 20100092239A
Authority
KR
South Korea
Prior art keywords
pattern
region
insulating layer
forming
substrate
Prior art date
Application number
KR1020090011525A
Other languages
English (en)
Other versions
KR101554531B1 (ko
Inventor
오용철
김강욱
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090011525A priority Critical patent/KR101554531B1/ko
Priority to US12/704,233 priority patent/US8105904B2/en
Publication of KR20100092239A publication Critical patent/KR20100092239A/ko
Application granted granted Critical
Publication of KR101554531B1 publication Critical patent/KR101554531B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

수직 채널 트랜지스터 및 수평 채널 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법이 개시된다. 반도체 장치는, 기판 상에 형성되는 절연막, 절연막 상에 형성되는 배선, 배선 상에 형성되며 하부 패턴과 상부 패턴을 포함하는 액티브 구조물, 상부 패턴의 측벽 상에 형성되는 게이트 절연막, 게이트 절연막 상에 형성되는 게이트 전극, 배선에 전기적으로 연결되는 불순물 영역, 그리고 상부 패턴에 형성되는 제2 불순물 영역을 포함한다. 배선이 제1 불순물 영역과 전기적으로 연결되어 비트 라인으로 기능하는 제1 불순물 영역의 도전성을 향상시킬 수 있다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method of manufacturing the semiconductor device}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 수직 방향으로 유도되는 채널을 갖는 게이트 구조물과 수평 방향으로 유도되는 채널을 갖는 게이트 구조물을 구비하는 반도체 장치 및 이러한 반도체 장치의 제조 방법에 관한 것이다.
통상적인 반도체 메모리 장치의 트랜지스터는, 전자 또는 홀을 공급하는 소스 영역, 이러한 소스 영역으로부터 공급된 전자 또는 홀을 받아서 소모하는 드레인 영역 및 전자 또는 홀의 흐름을 제어하는 게이트 전극을 구비한다. 여기서, 상기 소스 영역으로부터 유입된 전자 또는 홀이 드레인 영역으로 지나가는 영역은 채널 영역에 해당된다. 상기 게이트 전극과 상기 채널 영역을 전기적으로 절연시키기 위하여 그 사이에 게이트 절연막이 구비된다.
종래의 트랜지스터의 게이트 구조물은 기판 상에 게이트 절연막 및 게이트 전극이 순차적으로 적층된 구조를 가지며, 소스/드레인 영역은 상기 게이트 구조물에 인접하는 기판의 부분들에 형성된다. 이러한 구조의 트랜지스터는 기판에 대해 대체로 평행한 방향을 따라 채널 영역이 형성된다.
근래 들어, 반도체 메모리 장치의 집적도가 크게 증가함에 따라 트랜지스터의 게이트 전극의 길이도 급격하게 감소하고 있다. 이와 같이 게이트 전극의 길이가 감소됨에 따라 상기 트랜지스터에 단채널 효과와 같은 문제점이 발생하게 된다. 통상적으로 단채널 효과는 여러 가지 문제점들을 통칭하는 것으로서, 대표적으로는 트랜지스터의 누설 전류의 증가, 항복 전압의 감소, 드레인 전압에 따른 전류의 지속적인 증가 등을 포함한다.
한편, 반도체 메모리 장치의 집적도가 기가 비트에 육박함에 따라서 현재 노광 한계치 이하의 디자인 룰을 갖는 트랜지스터의 개발이 요구되고 있다. 이러한 요구에 따라 사실상 트랜지스터의 소스 영역 및 드레인 영역을 동일 평면에 형성하는 수평 채널 트랜지스터를 초 고집적화되는 반도체 메모리 소자에 적용하는 것은 거의 한계에 이르렀다.
전술한 이유로 소스 영역 및 드레인 영역을 상하로 배치하여 기판에 대해 수직한 방향으로 형성되는 채널 영역을 포함하는 트랜지스터 구조가 제안되었다. 상기 수직 채널 영역을 포함하는 트랜지스터는, 하부 액티브 구조물, 상기 하부 액티브 구조물 상에 구비되는 상부 액티브 구조물, 상부 액티브 구조물을 감싸는 게이트 절연막, 게이트 절연막 상의 게이트 전극, 그리고 상기 게이트 전극의 상부 및 하부에 각기 구비되는 불순물 영역들을 포함한다. 여기서, 상기 게이트 전극의 하부에 구비되는 불순물 영역은 상기 하부 액티브 구조물의 상부에 위치한다. 즉, 상기 게이트 전극의 하부에 구비되는 불순물 영역은 상기 하부 액티브 구조물의 연장 방향과 동일한 방향을 따라 배치된다. 상기 게이트 전극 아래에 위치하는 불순물 영역은 비트 라인으로 기능할 수 있다. 이 경우, 비트 라인은 트랜지스터보다 아래에 구비되기 때문에 매립(buried) 비트 라인이라도 한다. 이와 같은 매립 비트 라인은 수평 채널 영역을 포함하는 트랜지스터를 포함하는 반도체 소자의 비트 라인보다 높은 전기 저항을 가지게 된다. 높은 전기 저항을 갖는 매립 비트 라인은 외부로부터 인가되는 전압을 용이하게 전달할 수 없기 때문에 결국, 매립 비트 라인을 포함하는 반도체 소자의 신뢰성을 저하시킬 수 있다.
한편, 반도체 메모리 장치는 메모리 영역 및 로직 영역으로 구분된다. 메모리 영역에는 상기 수직 채널 영역을 포함하는 트랜지스터가 배치되지만, 상기 로직 영역에는 여전히 수평 채널 영역을 포함하는 트랜지스터가 형성된다. 상기 로직 영역에 형성된 수평 채널 영역을 포함하는 트랜지스터는 통상적으로 PMOS 트랜지스터 또는 NMOS 트랜지스터이다. 그러나, 상기 반도체 메모리 장치의 집적도 향상에 따라, 상기 로직 영역에 형성되는 트랜지스터의 집적도도 크게 향상되고 있다. PMOS 또는 NMOS 트랜지스터와 각 트랜지스터의 웰 영역 사이의 간섭에 의해 P-N 정션(P-N junction)이 유도되며, 이로 인하여 상기 반도체 메모리 장치의 신뢰성이 저하될 수 있다.
상술한 문제점을 해결하기 위하여, 본 발명의 일 목적은 비트 라인의 도전성을 향상시키며, 인접한 불순물 영역들 사이의 불순물 이동을 방지할 수 있는 반도 체 소자를 제공하는 것이다.
본 발명의 다른 목적은 비트 라인의 도전성을 향상시키며, 인접한 불순물 영역들 사이의 불순물 이동을 방지할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 장치는, 제1 영역 및 제2 영역을 갖는 기판 상에 형성되는 절연막, 상기 제1 영역의 상기 절연막 상에 형성되는 제1 배선, 상기 제1 배선 상에 형성되며 제1 하부 패턴과 제1 상부 패턴을 포함하는 제1 액티브 구조물, 상기 제1 상부 패턴의 측벽 상에 형성되는 제1 게이트 절연막, 상기 제1 게이트 절연막 상에 형성되는 제1 게이트 전극, 상기 제1 배선에 전기적으로 연결되는 제1 불순물 영역, 그리고 상기 제1 상부 패턴에 형성되는 제2 불순물 영역을 포함한다. 상기 제1 배선은 상기 절연막 상에서 제1 방향을 따라 연장될 수 있다. 상기 제1 하부 패턴은 상기 제1 배선 상에서 상기 제1 방향으로 연장될 수 있으며, 상기 제1 상부 패턴은 상기 제1 하부 패턴으로부터 돌출된다. 상기 제1 게이트 전극은 상기 제1 방향과 상이한 제2 방향으로 연장될 수 있다. 상기 제1 불순물 영역은 상기 제1 하부 패턴에 형성되어 상기 제1 방향을 따라 연장될 수 있다.
본 발명의 실시예들에 있어서, 인접하는 상기 제1 액티브 구조물을 분리시키는 제1 필드 절연막 패턴이 구비될 수 있다. 상기 제1 필드 절연막 패턴은 상기 제1 하부 패턴 보다 높은 높이를 가질 수 있다. 또한, 상기 제1 필드 절연막 패턴, 상기 제1 게이트 전극 및 상기 제1 액티브 구조물을 커버하는 층간 절연막이 구비될 수 있다. 한편, 상기 층간 절연막을 관통하여 상기 제1 게이트 전극에 접속되는 제1 콘택과 상기 층간 절연막을 관통하여 상기 제1 불순물 영역 및 상기 제1 배선에 접속되는 제2 콘택이 추가적으로 구비될 수 있다.
본 발명의 실시예들에 있어서, 상기 반도체 장치는, 상기 제2 영역의 상기 절연막 상에 형성되는 제2 배선, 상기 제2 배선 상에 형성되는 제2 하부 패턴과 제2 상부 패턴을 포함하는 제2 액티브 구조물, 상기 제2 상부 패턴 상에 형성되는 제2 게이트 절연막, 상기 제2 게이트 절연막 상에 형성되는 제2 게이트 전극, 상기 제2 게이트 전극에 인접하여 상기 제2 상부 패턴에 형성되는 제3 불순물 영역 및 제4 불순물 영역, 그리고 상기 상부 패턴에 형성되는 웰 영역을 더 포함할 수 있다. 이 경우, 상기 층간 절연막은 상기 제2 필드 절연막 패턴, 상기 제2 게이트 전극 및 상기 제2 액티브 구조물을 커버할 수 있다. 상기 제2 하부 패턴은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 상부 패턴은 상기 제2 하부 패턴으로부터 돌출될 수 있다. 상기 웰 영역은 상기 제3 및 제4 불순물 영역과 다른 도전형을 가질 수 있다. 여기서, 상기 제2 하부 패턴은 상기 제1 하부 패턴 보다 넓은 폭을 가질 수 있고, 상기 제2 상부 패턴은 상기 제1 상부 패턴 보다 넓은 폭을 가질 수 있다. 또한, 상기 제2 상부 패턴을 노출시키면서 인접하는 상기 제2 액티브 구조물을 분리하는 제2 필드 절연막 패턴과 상기 제3 및 제4 불순물 영역에 접속되는 제3 콘택들이 추가적으로 구비될 수 있다. 한편, 상기 제2 필드 절연막 패턴은 상기 제1 필드 절연막 패턴 보다 높은 높이를 가질 수 있다.
전술한 본 발명의 다른 목적을 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 있어서, 제1 영역 및 제2 영역을 갖는 제1 기판 상에 절연막을 형성한 후, 상기 절연막 상에 도전막을 형성한다. 상기 도전막 상에 제2 기판을 형성한 다음, 상기 제1 영역의 상기 제2 기판을 식각하여 상기 제1 영역의 상기 도전막 상에 제1 방향으로 연장되는 제1 하부 패턴과 상기 제1 하부 패턴으로부터 돌출된 제1 상부 패턴을 구비하는 제1 액티브 구조물을 형성한다. 상기 도전막을 식각하여 상기 제1 액티브 구조물과 상기 절연막 사이에 상기 제1 방향으로 연장되는 제1 배선을 형성한 다음, 상기 제1 상부 패턴의 측벽 상에 제1 게이트 절연막을 형성한다. 상기 제1 게이트 절연막 상에 제2 방향을 따라 연장되는 제1 게이트 전극을 형성한 후, 상기 제1 하부 패턴에 상기 제1 방향으로 연장되며 상기 제1 배선에 전기적으로 연결되는 제1 불순물 영역을 형성한다. 이 후에, 상기 제1 상부 패턴에 제2 불순물 영역을 형성한다.
본 발명의 실시예들에 따른 상기 제1 액티브 구조물을 형성하는 과정에 있어서, 상기 제1 영역의 상기 제2 기판 상에 제1 마스크를 형성한 후, 상기 제1 마스크를 식각 마스크로 이용하여 상기 제2 기판을 부분적으로 식각함으로써, 상기 제1 상부 패턴을 형성한다. 상기 제1 상부 패턴의 측벽 상에 상기 제1 방향으로 연장되는 제2 마스크를 형성한 다음, 상기 제2 마스크를 식각 마스크로 이용하여 상기 제2 기판을 식각함으로써, 상기 제1 하부 패턴을 형성한다. 이 경우, 상기 제1 배선은 상기 제2 마스크를 식각 마스크로 이용하여 상기 도전막을 식각함으로써 형성될 수 있다. 한편, 상기 제2 마스크를 제거한 다음 상기 제1 영역의 절연막 상에 상기 제1 액티브 구조물을 커버하며, 상기 제1 하부 패턴보다 높은 높이를 갖는 제1 필드 절연막 패턴을 형성할 수 있다.
본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 있어서, 상기 제1 게이트 전극, 상기 제1 액티브 구조물 및 상기 제1 필드 절연막 패턴을 덮는 층간 절연막을 형성한 다음, 상기 층간 절연막을 관통하여 상기 제1 게이트 전극에 접속되는 제1 콘택을 형성한다. 이 후에, 상기 층간 절연막을 관통하여 상기 제1 불순물 영역 및 상기 제1 배선에 접촉되는 제2 콘택을 추가적으로 형성한다.
본 발명의 실시예들에 있어서, 상기 제1 상부 패턴을 형성한 후, 상기 제1 상부 패턴에 인접하는 상기 제2 기판에 불순물을 주입하여 예비 제1 불순물 영역을 형성할 수 있다. 이 경우, 상기 제1 불순물 영역은 상기 제1 하부 패턴을 형성하는 동안 상기 예비 제1 불순물 영역을 식각하여 형성될 수 있다.
본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 있어서, 상기 제2 영역의 상기 제2 기판을 식각하여 상기 제2 영역의 상기 도전막 상에 제2 액티브 구조물을 형성한 다음, 상기 제2 영역의 상기 도전막을 식각하여 제2 배선을 형성할 수 있다. 상기 제2 액티브 구조물을 형성하는 과정에 있어서, 상기 제2 영역의 상기 제2 기판 상에 제3 마스크를 형성한 후, 상기 제3 마스크를 식각 마스크로 이용하여 상기 제2 기판을 부분적으로 식각함으로써, 상기 제1 방향으로 연장되는 제2 상부 패턴을 형성한다. 상기 제2 상부 패턴의 측벽 상에 제4 마스크를 형성한 다음, 상기 제4 마스크를 식각 마스크로 이용하여 상기 제2 기판을 식각함으로써, 상기 제1 방향으로 연장되는 제2 하부 패턴을 형성한다. 또한, 상기 제2 상부 패턴의 상면을 노출시키면서 상기 제2 액티브 구조물을 매립하는 제2 필드 절연막 패턴을 추가적으로 형성할 수 있다. 한편, 상기 제2 상부 패턴 상에 제2 게이트 절연막을 형성한 후, 상기 제2 게이트 절연막 상에 제2 게이트 전극을 형성한다. 상기 제2 게이트 전극에 인접하는 상기 상부 패턴에 제3 불순물 영역 및 제4 불순물 영역을 형성한 다음, 상기 제2 상부 패턴에 상기 제3 및 제4 불순물 영역과 다른 도전형을 갖는 웰 영역을 형성한다.
본 발명의 실시예들에 따르면, 비트 라인으로 기능할 수 있는 상기 제1 불순물 영역이 상기 기판에 대해 실질적으로 수직한 방향으로 형성되는 채널 영역을 가지는 제1 트랜지스터 하부에 배치된 상기 제1 배선에 전기적으로 접속되기 때문에 상기 반도체 장치의 셀 영역인 상기 제1 영역에서 상기 비트 라인의 저항을 크게 감소시킬 수 있다. 또한, 인접하는 상기 제1 및 제2 액티브 구조물들이 각기 상기 제1 및 제2 필드 절연막 패턴에 매립되어 서로 안정적으로 분리되기 때문에 상기 반도체 장치의 셀 영역과 로직 영역인 제2 영역의 웰 영역들 사이의 P-N 정션 발생을 방지할 수 있다. 그 결과, 상기 반도체 장치의 전기적인 특성과 신뢰성을 현저하게 향상시킬 수 있다.
이하, 본 발명의 실시예들에 따른 반도체 장치 및 그 제조 방법에 대하여 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 의해 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
본 명세서에 있어서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예들을 설명하기 위한 목적으로 예시된 것이며, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되는 것으로 해석되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어"있다고 기재된 경우, 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 또 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어"있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 또는 "~에 인접하는"과 "~에 직접 인접하는" 등도 마찬가지로 해석될 수 있다.
본 명세서에서 사용되는 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도는 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이 나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지는 않는다.
제1, 제2, 제3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
도 1 및 도 2는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 1 및 도 2를 참조하면, 상기 반도체 장치는, 기판(100), 절연막(102), 제1 배선(136), 제2 배선(138), 제1 액티브 구조물(126), 제2 액티브 구조물(132), 제1 트랜지스터, 그리고 제2 트랜지스터를 포함한다.
기판(100)은 실리콘(silicon) 기판이나 게르마늄(germanium) 기판 등과 같은 반도체 기판에 해당될 수 있다. 기판(100)은 제1 영역(first area) 및 제2 영 역(second area)으로 구분된다. 기판(100)의 제1 영역은 셀 메모리 소자들이 구비되는 셀 영역에 해당될 수 있으며, 기판(100)의 제2 영역은 상기 셀 메모리 소자들을 제어하기 위한 로직 셀들이 마련되는 주변 회로 영역에 해당될 수 있다.
절연막(102)은 기판(100) 상에 배치된다. 절연막(102)은 인접하는 도전성 구조물들 사이에서 전자 또는 홀들이 이동하는 것을 억제하는 역할을 수행할 수 있다. 본 발명의 실시예들에 있어서, 절연막(102)은 산화물, 질화물 및/또는 산질화물로 이루어질 수 있다. 예를 들면, 절연막(102)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 구성될 수 있다.
제1 배선(136)은 기판(100)의 제1 영역에 배치된다. 제1 배선(136)은 절연막(102) 상에서 제1 방향을 따라 연장될 수 있다. 제1 배선(136)은 후속하는 공정 동안 그 특성이 열화되는 것을 방지하기 위하여 상대적으로 높은 녹는점(melting point)을 갖는 금속 및/또는 금속 질화물로 이루어질 수 있다. 예를 들면, 제1 배선(136)은 티타늄(Ti), 티타늄 질화물(TiNx), 탄탈륨(Ta), 탄탈륨 질화물(TaNx) 등으로 구성될 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다.
기판(100)의 제1 영역에 위치하는 제1 배선(136) 상에는 제1 액티브 구조물(126)이 배치된다. 제1 액티브 구조물(126)은 제1 상부 패턴(112) 및 제1 하부 패턴(124)을 포함한다. 제1 액티브 구조물(126)은 기판(100)과 실질적으로 동일한 물질을 포함할 수 있다. 예를 들면, 제1 액티브 구조물(126)은 실리콘 또는 게르마늄으로 구성될 수 있다.
제1 액티브 구조물(126)의 제1 하부 패턴(124)은 제1 폭을 가지며, 제1 배 선(136) 상에 위치한다. 제1 하부 패턴(124)은 제1 배선(136)과 실질적으로 동일한 방향을 따라 연장될 수 있다. 예를 들면, 제1 하부 패턴(124)은 상기 제1 방향에 대해 실질적으로 평행한 방향으로 따라 연장될 수 있다. 또한, 제1 액티브 구조물(126)의 제1 하부 패턴(124)의 제1 폭은 제1 배선(136)과 실질적으로 동일할 수 있다.
제1 액티브 구조물(126)의 제1 상부 패턴(112)은 제1 하부 패턴(124)으로부터 기판(100)에 대해 상방으로 돌출된다. 예를 들면, 제1 상부 패턴(112)은 원기둥, 다각 기둥 등의 형상을 가질 수 있다. 본 발명의 실시예들에 따르면, 하나의 제1 하부 패턴(124) 상에 두 개의 이상의 제1 상부 패턴(112)들이 제공될 수 있다. 제1 상부 패턴(112)은 제1 하부 패턴(124)의 제1 폭에 비하여 실질적으로 작은 제2 폭을 가질 수 있다.
인접하는 제1 액티브 구조물(126)들은 절연막(102) 상에 형성된 제1 필드 절연막 패턴(140)에 의해 서로 분리된다. 본 발명의 실시예들에 따르면, 제1 필드 절연막 패턴(140)은 제1 액티브 구조물(126)들을 부분적으로 매립하면서 상기 제1 영역의 절연막(102) 상에 제공된다. 이 경우, 제1 필드 절연막 패턴(140)은 제1 액티브 구조물(126)의 제1 하부 패턴(124) 보다는 실질적으로 높은 높이를 가지지만, 제1 상부 패턴(112)에 비해서는 실질적으로 낮은 높이를 가질 수 있다.
상기 제1 트랜지스터는 제1 액티브 구조물(126) 상에 배치된다. 상기 제1 트랜지스터는 제1 게이트 절연막(144), 제1 게이트 전극(146), 제1 불순물 영역(134) 및 제2 불순물 영역(148)을 포함한다. 따라서, 상기 제1 트랜지스터는 기판(100)에 대해 실질적으로 수직한 방향으로 형성되는 채널 영역을 구비할 수 있다.
제1 게이트 절연막(144)은 제1 액티브 구조물(126)의 제1 상부 패턴(112) 측벽 상에 배치된다. 예를 들면, 제1 게이트 절연막(144)은 제1 필드 절연막 패턴(140)으로부터 돌출되는 제1 상부 패턴(112)의 측벽을 감싸도록 형성될 수 있다. 제1 게이트 절연막(144)은 산화물 또는 금속 산화물을 포함할 수 있다. 예를 들면, 제1 게이트 절연막(144)은 실리콘 산화물, 하프늄 산화물(HfOx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 탄탈륨 산화물(TaOx) 등으로 이루어질 수 있다.
제1 게이트 전극(146)은 인접하는 제1 액티브 구조물(126)들 사이의 제1 필드 절연막 패턴(140) 상에 배치된다. 제1 게이트 전극(146)은 제1 게이트 절연막(144)이 형성된 제1 상부 패턴(112)을 감싸도록 형성될 수 있다. 제1 게이트 전극(146)은 불순물들이 도핑된 폴리실리콘, 금속 및/또는 금속 화합물을 포함할 수 있다. 예를 들면, 제1 게이트 전극(146)은 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 탄탈륨(Ta), 텅스텐 질화물(WNx), 알루미늄 질화물(AlNx), 티타늄 질화물(TiNx), 티타늄 알루미늄 질화물(TiAlxNy), 탄탈륨 질화물(TaNx), 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 코발트 실리사이드(CoSix) 등으로 이루어질 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다. 제1 게이트 전극(146)은 폴리실리콘막, 금속막 또는 금속 화합물막을 포함하는 단층 구조를 가질 수도 있으며, 폴리실리콘막, 금속막 및/또는 금속 화합물막으로 구성된 다층 구조를 가질 수도 있다.
본 발명의 실시예들에 있어서, 제1 게이트 전극(146)은 제1 액티브 구조 물(126) 보다 실질적으로 낮은 높이를 가질 수 있다. 즉, 제1 액티브 구조물(126)의 제1 상부 패턴(112)의 상부가 제1 게이트 전극(146)으로부터 돌출될 수 있다. 또한, 제1 게이트 전극(146)은 제1 배선(136)이 연장되는 상기 제1 방향과 다른 제2 방향을 따라 연장될 수 있다. 이 경우, 제1 게이트 전극(146)은 상기 반도체 장치의 워드 라인으로 기능할 수 있다. 예를 들면, 제1 게이트 전극(146)은 상기 제1 방향에 대해 실질적으로 직교하는 제2 방향을 따라 연장될 수 있다.
제1 불순물 영역(134)은 상기 제1 트랜지스터의 소스/드레인 영역에 해당될 수 있다. 제1 불순물 영역(134)은 제1 액티브 구조물(126)의 제1 하부 패턴(124)의 상부(upper portion)에 형성된다. 예를 들면, 제1 불순물 영역(134)은 제1 상부 패턴(112)에 연결되는 제2 하부 패턴(124)의 상부를 감싸도록 형성될 수 있다. 즉, 제1 불순물 영역(134)은 제1 상부 패턴(112)과 제1 하부 패턴(124)의 연결 부위에 형성될 수 있다.
본 발명의 실시예들에 있어서, 제1 불순물 영역(134)은 제1 하부 패턴(124)이 연장되는 방향과 실질적으로 동일한 방향을 따라 연장될 수 있다. 예를 들면, 제1 불순물 영역(134)은 상기 제1 방향에 대해 실질적으로 평행한 방향으로 연장될 수 있다. 여기서, 제1 불순물 영역(134)은 상기 반도체 장치의 비트 라인으로 기능할 수 있다. 또한, 제1 불순물 영역(134)은 추가적인 배선 또는 제2 콘택(172)을 통해 제1 배선(136)과 전기적으로 연결될 수 있다. 상기 비트 라인으로 기능하는 제1 불순물 영역(134)이 제1 배선(136)에 전기적으로 연결되는 경우, 이러한 비트 라인의 도전성을 향상시킴으로써 상기 반도체 장치의 전기특인 특성을 개선할 수 있다.
제2 불순물 영역(148)도 상기 제1 트랜지스터의 소스/드레인 영역에 해당될 수 있다. 제2 불순물 영역(148)은 제1 게이트 절연막(144)에 의해 둘러싸인 제1 액티브 구조물(126)의 제1 상부 패턴(112)의 상부(upper portion)에 형성된다. 제2 불순물 영역(148)은 제1 불순물 영역(134)의 불순물들과 실질적으로 동일한 불순물들을 포함할 수 있다. 본 발명의 실시예들에 있어서, 제1 불순물 영역(134)과 제1 게이트 전극(146)은 각기 제1 배선(136)에 전기적으로 연결될 수 있으며, 제2 불순물 영역(148)은 기판(100)의 제1 영역 상부에 배치되는 상기 반도체 장치의 캐패시터(도시되지 않음)에 전기적으로 연결될 수 있다.
제2 액티브 구조물(132)은 기판(100)의 제2 영역에 위치하는 제2 배선(138) 상에 배치된다. 제2 액티브 구조물(132)은 제2 상부 패턴(114)과 제2 하부 패턴(130)을 포함한다. 제2 액티브 구조물(132)은 기판(100)과 실질적으로 동일한 물질, 예를 들면, 실리콘 또는 게르마늄으로 이루어질 수 있다.
제2 배선(138)은 제1 배선(136)이 연장되는 방향인 상기 제1 방향과 실질적으로 평행한 방향을 따라 연장될 수 있다. 또한, 제2 배선(138)과 제2 액티브 구조물(132)의 제2 하부 패턴(130)은 실질적으로 동일한 폭을 가질 수 있다.
제1 액티브 구조물(132)의 제2 하부 패턴(130)은 제2 배선(138) 상에 위치한다. 제2 하부 패턴(130)은 제1 하부 패턴(124)의 제1 폭보다 실질적으로 넓은 제3 폭을 가질 수 있다. 또한, 제2 하부 패턴(130)은 제1 배선(138) 상에서 상기 제1 방향에 대해 실질적으로 평행한 방향을 따라 연장될 수 있다.
제2 액티브 구조물(132)의 제2 상부 패턴(114)은 제2 하부 패턴(130)으로부터 기판(100)에 대해 상방으로 돌출된다. 제2 상부 패턴(114)은 제2 하부 패턴(130)의 제3 폭보다 실질적으로 작은 제4 폭을 가질 수 있다. 제2 상부 패턴(114)도 상기 제1 방향을 따라 연장될 수 있다.
본 발명의 실시예들에 있어서, 제2 액티브 구조물(132)의 제2 상부 패턴(114)에는 웰 영역이 제공될 수 있다. 이러한 웰 영역에 포함되는 불순물들은 제2 액티브 구조물(132) 상에 위치하는 상기 제2 트랜지스터의 타입에 따라 달라질 수 있다. 예를 들면, 상기 제2 트랜지스터가 PMOS 트랜지스터에 해당되는 경우, 상기 웰 영역에는 N형 불순물들이 도핑될 수 있다. 반면, 상기 제2 트랜지스터가 NMOS 트랜지스터에 해당되는 경우에는 상기 웰 영역은 P형 불순물들을 포함할 수 있다. 인접하는 웰 영역들이 서로 다른 불순물들을 포함하는 경우, 도핑된 불순물들이 인접하는 웰 영역들 사이를 이동할 수 있다. 이 경우, 제2 액티브 구조물(132) 하부에 제2 배선(138)과 절연막(102)이 제공되기 때문에, 이와 같은 인접하는 웰 영역들 사이에서의 불순물들의 이동을 효과적으로 차단할 수 있다.
인접하는 제2 액티브 구조물(132)들은 제2 필드 절연막 패턴(143)에 의해 서로 분리된다. 제2 필드 절연막 패턴(143)은 제2 액티브 구조물(132) 사이를 매립하면서 제2 상부 패턴(114)의 상면보다 실질적으로 낮은 높이를 가지거나 실질적으로 동일한 높이를 가질 수 있다. 본 발명의 실시예들에 있어서, 제2 필드 절연막 패턴(143)에 의해 제2 액티브 구조물(132)의 제2 상부 패턴(114)의 상면이 노출될 수 있다.
상기 제2 트랜지스터는 제2 액티브 구조물(132) 상에 위치하며, 제2 게이트 절연막(150), 게이트 마스크(152), 제2 게이트 전극(154), 제3 불순물 영역(158) 및 제4 불순물 영역(160)을 포함한다. 또한, 게이트 마스크(152)와 제2 게이트 전극(154)의 측벽들 상에는 게이트 스페이서(156)가 추가적으로 제공될 수 있다. 이에 따라, 상기 제2 트랜지스터는 기판(100)에 대해 실질적으로 수평한 방향으로 형성되는 채널 영역을 가질 수 있다.
제2 게이트 절연막(150)은 제2 액티브 구조물(132)의 제2 상부 패턴(114) 상에 배치된다. 제2 게이트 절연막(150)은 산화물 또는 금속 산화물을 포함할 수 있다. 예를 들면, 제2 게이트 절연막(150)은 실리콘 산화물, 알루미늄 산화물, 하프늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등으로 이루어질 수 있다. 제2 게이트 절연막(150)은 제1 게이트 절연막(144)과 실질적으로 동일한 물질을 포함할 수도 있다.
제2 게이트 전극(154)은 제2 게이트 절연막(150) 상에 위치한다. 제2 게이트 전극(154)은 제2 게이트 전극(144)의 경우와 유사하게, 도핑된 폴리실리콘, 금속 및/또는 금속 화합물로 구성될 수 있다. 예를 들면, 제2 게이트 전극(154)은 텅스텐, 티타늄, 알루미늄, 탄탈륨, 텅스텐 질화물, 알루미늄 질화물, 티타늄 질화물, 티타늄 알루미늄 질화물, 탄탈륨 질화물, 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드 등으로 이루어질 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다. 제2 게이트 전극(154)도 폴리실리콘막, 금속막 또는 금속 화합물막을 포함하는 단층 구조나 폴리실리콘막, 금속막 및/또는 금속 화합물막으로 이루 어진 다층 구조를 가질 수 있다. 본 발명의 실시예들에 있어서, 제2 게이트 전극(154)은 상기 제1 방향에 대해 실질적으로 평행한 방향으로 연장될 수 있으며, 상기 반도체 장치의 워드 라인으로 기능할 수 있다.
게이트 마스크(152)는 제2 게이트 전극(154) 상에 배치되며, 게이트 스페이서(156)는 게이트 마스크(152)와 제2 게이트 전극(154)의 측벽등 상에 위치한다. 게이트 마스크(152)와 게이트 스페이서(156)는 각기 제2 액티브 구조물(132)과 층간 절연막(162)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 게이트 마스크(152) 및 게이트 스페이서(156)는 실리콘 질화물과 같은 질화물 또는 실리콘 산질화물 등의 산질화물로 이루어질 수 있다.
제3 및 제4 불순물 영역(158, 160)은 각기 제2 게이트 전극(154)에 인접하는 제2 상부 패턴(114)에 형성된다. 제3 및 제4 불순물 영역(158, 160)은 상기 제2 트랜지스터의 소스/드레인 영역으로 기능할 수 있다. 제3 및 제4 불순물 영역(158, 160)은 각기 제1 및 제3 불순물 영역(134, 148)과 실질적으로 동일한 불순물들을 포함할 수 있다.
층간 절연막(162)은 제1 액티브 구조물(126), 제2 액티브 구조물(132), 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 커버하며 기판(100)의 전체 영역 상에 형성된다. 층간 절연막(162)은 실리콘 산화물과 같은 산화물로 이루어질 수 있다. 예를 들면, 층간 절연막(162)은 BPSG, PSG, SOG, USG, FOX, FSG, TEOS, PE-TEOS, HDP-CVD 산화물 등을 포함할 수 있다. 또한, 층간 절연막(162)은 평탄화 공정을 통해 평탄한 상면을 구비할 수 있다.
층간 절연막(162)을 관통하여 다수의 콘택들이 제공된다. 제1 콘택(168)은 기판(100)의 제1 영역에서 제1 게이트 전극(146)에 접속되며, 제2 콘택(172)은 기판(100)의 제1 영역에서 제1 불순물 영역(134)과 제1 배선(136)에 접속된다. 또한, 제3 콘택(170)들은 각기 기판(100)의 제2 영역에서 제3 및 제4 불순물 영역(158, 160)에 접속된다.
본 발명의 실시예들에 따른 반도체 장치에 있어서, 비트 라인으로 기능할 수 있는 제1 불순물 영역(134)이 수직 채널을 가지는 상기 제1 트랜지스터 하부에 배치된 제1 배선(136)에 전기적으로 접속되기 때문에 상기 반도체 장치의 셀 영역에서 비트 라인의 저항을 크게 감소시킬 수 있다. 또한, 인접하는 제1 및 제2 액티브 구조물(126, 132)들이 각기 제1 및 제2 필드 절연막 패턴(140, 143)에 매립되어 서로 안정적으로 분리되기 때문에 상기 반도체 장치의 셀 영역과 로직 영역의 웰 영역들 사이의 P-N 정션(junction) 발생을 원천적으로 방지할 수 있다. 이에 따라, 상기 반도체 장치의 전기적인 특성과 신뢰성을 크게 향상시킬 수 있다.
도 3 내지 도 17은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 제1 기판(200) 상에 절연막(202)을 형성한다. 제1 기판(200)은 실리콘 기판이나 게르마늄 기판 등과 같은 반도체 기판에 해당될 수 있다. 제1 기판(200)은 제1 영역 및 제2 영역으로 구분되며, 절연막(202)은 제1 기판(200)의 전면 상에 형성된다. 여기서, 제1 기판(200)의 제1 영역에는 메모리 셀들이 형성될 수 있으며, 상기 제2 영역에는 이러한 메모리 셀들을 제어하기 위한 로직 셀들이 형성될 수 있다.
절연막(202)은 산화물, 질화물 또는 산질화물을 사용하여 형성될 수 있다. 예를 들면, 절연막(102)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 사용하여 형성될 수 있다. 또한, 절연막(202)은 화학 기상 증착(CVD) 공정, 열 산화 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 고밀도 플라즈마-화학 기상 증착(HDP-CVD) 공정 등을 이용하여 형성될 수 있다.
도 4를 참조하면, 절연막(202) 상에 제1 도전막(204)을 형성한다. 제1 도전막(204)은 후속하는 공정들 동안 그 특성이 변화되지 않도록 높은 녹는점을 갖는 금속 및/또는 금속 화합물을 사용하여 형성될 수 있다. 예를 들면, 제1 도전막(204)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN) 등을 이용하여 형성할 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다. 제1 도전막(204)은 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층(ALD) 공정, 진공 증착 공정, 펄스 레이저 증착(PLD) 등을 이용하여 절연막(102) 상에 형성될 수 있다. 제1 도전막(204)도 제1 및 제2 영역을 갖는 기판(200)의 전면 상부에 형성된다.
도 5를 참조하면, 제1 도전막(204) 상에 제2 기판(206)을 제공한다. 제2 기판(206)은 제1 기판(200)과 실질적으로 동일하거나 유사한 물질을 포함할 수 있다. 예를 들면, 제2 기판(206)은 실리콘 기판, 게르마늄 기판 등의 반도체 기판에 해당될 수 있다. 또한, 제2 기판(206)은 접착 공정을 통해 제1 도전막(204) 상에 형성될 수 있다. 본 발명의 실시예들에 있어서, 제2 기판(206)은 제3 영역 및 제4 영역 으로 구분될 수 있다. 이 경우, 제2 기판(206)의 제3 영역은 제1 기판(200)의 제1 영역의 상부에 위치할 수 있으며, 제2 기판(206)의 제4 영역은 제1 기판(200)의 제2 영역 상부에 위치할 수 있다.
도 6을 참조하면, 제2 기판(206)의 제3 영역 상에 제1 마스크(208)를 형성하고, 제2 기판(206)의 제4 영역 상에는 제2 마스크(210)를 형성한다. 제1 마스크(208) 및 제2 마스크(210)는 각기 제2 기판(206)에 대해 식각 선택비를 가진 물질을 사용하여 형성될 수 있다. 예를 들면, 제1 및 제2 마스크(208, 210)는 각기 산화물, 질화물 또는 산질화물을 사용하여 형성될 수 있다. 본 발명의 실시예들에 있어서, 제1 마스크(208)는 원기둥이나 다각 기둥의 구조를 가질 수 있으며, 제2 마스크(210)는 제2 기판(206) 상에서 제1 방향을 따라 연장되는 바(bar)의 구조를 가질 수 있다. 또한, 제1 마스크(208)는 원형이나 사각형 등과 같은 다각형의 단면 형상을 가질 수 있다.
도 7을 참조하면, 제1 및 제2 마스크(208, 210)를 식각 마스크들로 이용하여 제2 기판(206)을 부분적으로 식각함으로써, 제1 상부 패턴(212) 및 제2 상부 패턴(214)을 형성한다. 즉, 제2 기판(206)의 상부를 식각하여 제1 기판(200)의 제1 영역 상에는 제1 상부 패턴(212)을 형성하고, 제1 기판(200)의 제2 영역 상에는 제2 상부 패턴(214)을 형성한다. 예를 들면, 제1 및 제2 상부 패턴(212, 214)은 이방성 식각 공정을 이용하여 형성될 수 있다.
제1 상부 패턴(212)은 제1 마스크(208)의 형상에 따라 원기둥 또는 다각 기둥의 형상을 가질 수 있다. 또한, 제1 상부 패턴(212)은 원형이나 다각형의 단면 형상을 가질 수 있다. 한편, 제2 상부 패턴(114)은 제2 마스크(210)의 구조에 따라 상기 제1 방향과 실질적으로 평행한 방향으로 연장되는 바의 구조를 가질 수 있다.
도 8을 참조하면, 제1 상부 패턴(212)에 인접하는 제2 기판(206)에 제1 불순물들을 주입하여 예비 제1 불순물 영역(216)을 형성한다. 즉, 예비 제1 불순물 영역(216)은 제2 기판(206) 중에서 상기 제1 영역에서 인접하는 제1 상부 패턴(212)들 사이로 노출되는 부분에 형성된다. 상기 제1 불순물들은 P형 불순물들 또는 N형 불순물들을 포함할 수 있다. 예를 들면, 예비 제1 불순물 영역(216)은 붕소(B), 인듐(In) 등과 같은 P형 불순물 등을 포함하거나, 질소(N), 비소(As) 등과 같은 N형 불순물들을 포함할 수 있다. 또한, 예비 제1 불순물 영역(116)은 추가적인 배선 등을 통해 제1 도전막(204)에 전기적으로 연결될 수 있다.
제1 마스크(208)와 제1 상부 패턴(212)의 측벽들 상에 제3 마스크(208)를 형성하고, 제2 마스크(210)와 제2 상부 패턴(214) 측벽들에 상에 제4 마스크(220)를 형성한다. 제3 및 제4 마스크(218, 220)도 제2 기판(206)에 대해 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다. 예를 들면, 제3 및 제4 마스크(218, 220)는 실리콘 질화물이나 실리콘 산질화물을 사용하여 형성될 수 있다. 여기서, 제3 및 제4 마스크(218, 220)는 각기 제1 및 제2 상부 패턴(212, 214)의 측벽을 감싸는 스페이서와 같은 구조로 형성될 수 있다. 본 발명의 실시예들에 따르면, 제1 기판(200)의 제1 영역에 위치하는 인접하는 제3 마스크(218)들은 상기 제1 방향과 실질적으로 평행한 방향을 따라 서로 연결될 수 있다.
도 9를 참조하면, 제3 및 제4 마스크(218, 220)를 식각 마스크들로 이용하여 제2 기판(206)의 하부를 식각함으로써, 제1 하부 패턴(224) 및 제2 하부 패턴(230)을 형성한다. 제1 하부 패턴(224)은 제1 상부 패턴(212) 아래에 위치하며, 제2 하부 패턴(230)은 제2 상부 패턴(214) 아래에 형성된다. 제1 및 제2 하부 패턴(224, 230)을 형성하기 위한 식각 공정 동안, 예비 제1 불순물 영역(234)도 부분적으로 식각되어 제1 하부 패턴(224)의 상부에는 제1 불순물 영역(234)이 형성된다. 이에 따라, 상기 제1 및 제2 영역에는 각기 제1 액티브 구조물(226) 및 제2 액티브 구조물(232)이 형성된다. 제1 액티브 구조물(226)은 제1 상부 패턴(212)과 제1 하부 패턴(224)을 포함하며, 제2 액티브 구조물(232)은 제2 상부 패턴(214)과 제2 하부 패턴(230)을 구비한다.
제1 불순물 영역(234)은 제1 상부 패턴(212)에 연결되는 부분의 제1 하부 패턴(224)에 형성된다. 제1 불순물 영역(234)은 후속하여 형성되는 제1 트랜지스터의 소스/드레인 영역으로 기능할 수 있다. 또한, 인접하는 제1 불순물 영역(234)들은 제1 하부 패턴(224)이 연장되는 방향과 실질적으로 평행한 방향을 따라 서로 연결되어, 상기 반도체 장치의 비트 라인의 역할을 수행할 수 있다. 이 경우, 제1 불순물 영역(234)은 제1 도전막(204)에 전기적으로 연결되기 때문에, 제1 불순물 영역(234)의 저항을 감소시켜 상기 비트 라인의 도전성을 향상시킬 수 있다.
본 발명의 실시예들에 있어서, 제1 하부 패턴(224)은 제3 마스크(218)의 구조에 따라 상기 제1 방향과 실질적으로 평행한 방향을 따라 연장되는 구조를 가질 수 있다. 이 경우, 하나의 제1 하부 패턴(224) 상에는 두 개 이상의 제1 상부 패턴(212)들이 형성될 수 있다. 즉, 제1 액티브 구조물(226)은 하나의 제1 하부 패 턴(224)과 2개 이상의 제1 상부 패턴(212)들로 이루어질 수 있다. 한편, 제2 하부 패턴(230)은 제2 및 제4 마스크(210, 220)의 형상에 따라 상기 제1 방향과 실질적으로 평행한 방향으로 연장되는 구조를 가질 수 있다.
전술한 바와 같이 제1 및 제2 액티브 구조물(226, 232)을 형성한 후, 제3 및 제4 마스크(218, 220)를 제1 및 제2 액티브 구조물(226, 232)로부터 제거한다. 본 발명의 실시예들에 따르면, 제1 하부 패턴(224)의 제1 폭은 제1 상부 패턴(212)의 제2 폭보다 넓게 형성되며, 제2 하부 패턴(230)의 제3 폭도 제2 상부 패턴(214)의 제4 폭보다 넓게 형성된다. 또한, 제2 하부 패턴(230)의 제3 폭은 제1 하부 패턴(224)의 제1 폭보다 크게 형성된다. 따라서, 제1 및 제2 액티브 구조물(226, 232)은 각기 계단과 유사한 형태의 구조를 가질 수 있다.
도 10을 참조하면, 제1 및 제2 액티브 구조물(226, 232)을 식각 마스크들로 이용하여 제1 도전막(204)을 패터닝함으로써, 절연막(102) 상에 제1 배선(236)과 제2 배선(238)을 형성한다. 제1 및 제2 배선(236, 238)은 각기 제1 및 제2 액티브 구조물(226, 232) 아래에 위치한다. 즉, 제1 배선(236)은 제1 하부 패턴(224)과 상기 제1 영역의 절연막(202)의 제1 부분 사이에 위치하며, 제2 배선(238)은 제2 하부 패턴(230)과 상기 제2 영역의 절연막(202)의 제2 부분 사이에 위치한다.
본 발명의 실시예들에 따르면, 제1 배선(236)은 제1 하부 패턴(224)과 실질적으로 동일한 폭을 가질 수 있으며, 상기 제1 방향과 실질적으로 평행한 방향을 따라 연장될 수 있다. 전술한 바와 같이, 제1 배선(236)은 비트 라인으로 기능하는 제1 불순물 영역(234)에 전기적으로 연결되어, 이러한 비트 라인의 저항을 감소 시킬 수 있다. 제2 배선(238)은 제2 액티브 구조물(232)의 제2 하부 패턴(230)과 실질적으로 동일한 폭을 가질 수 있으며, 상기 제1 방향과 실질적으로 평행한 방향을 따라 연장될 수 있다.
도 11을 참조하면, 절연막(102) 상에 제1 필드 절연막 패턴(240)과 예비 제2 필드 절연막 패턴(242)을 형성한다. 제1 필드 절연막 패턴(240)은 제1 기판(200)의 제1 영역에 형성되며, 예비 제2 필드 절연막 패턴(242)은 제1 기판(200)의 제2 영역에 위치한다.
제1 필드 절연막 패턴(240)은 상기 제1 영역에서 제1 액티브 구조물(126)들 사이를 부분적으로 매립하도록 형성된다. 예를 들면, 제1 필드 절연막 패턴(240)은 제1 액티브 구조물(226)의 제1 하부 패턴(224) 전체와 제1 상부 패턴(212)의 하부를 커버한다. 제1 불순물 영역(234)도 제1 필드 절연막 패턴(240)으로 덮여진다. 따라서, 제1 필드 절연막 패턴(240)은 제1 하부 패턴(224) 보다는 높지만 제1 상부 패턴(212) 보다는 낮은 높이를 가진다. 제1 필드 절연막 패턴(240)이 형성되면, 제1 상부 패턴(212)의 상부는 제1 필드 절연막 패턴(240)으로부터 제1 기판(200)에 대해 상방으로 돌출된다.
예비 제2 필드 절연막 패턴(242)은 상기 제2 영역의 제2 액티브 구조물(232)을 완전히 커버하도록 형성된다. 여기서, 제2 액티브 구조물(232) 상의 제2 마스크(210)의 상면은 예비 제2 필드 절연막 패턴(242)으로부터 노출될 수 있다. 즉, 예비 제2 필드 절연막 패턴(242)의 상면은 제2 마스크(210)의 상면과 실질적으로 동일한 높이에 위치할 수 있다. 본 발명의 다른 실시예에 따르면, 예비 제2 필드 절연막 패턴(242)은 제2 액티브 구조물(232)과 실질적으로 동일한 높이로 형성될 수 있다. 이 경우, 제2 마스크(210)는 예비 제2 필드 절연막 패턴(242)으로부터 상방으로 돌출될 수 있다.
본 발명의 실시예들에 따른 제1 및 예비 제2 필드 절연막 패턴(240, 242)을 형성하는 공정에 있어서, 먼저 절연막(202) 상에 제1 및 제2 마스크(208, 210) 상에 제1 및 제2 액티브 구조물(226, 232)을 덮는 필드 절연막을 형성한다. 상기 필드 절연막은 실리콘 산화물과 같은 산화물을 이용하여 형성할 수 있다. 예를 들면, 상기 필드 절연막은 USG(undoped silicate glass), BPSG(boro-phosphor silicate glass), PSG(phosphor silicate glass), FOX(flowable oxide), TEOS(tetraethyl ortho silicate), PE-TEOS(plasma enhanced-tetraethyl ortho silicate), SOG(spin on glass), TOSZ(tonen silazene), FSG(fluoride silicate glass) 등을 사용하여 형성될 수 있다. 이어서, 제1 및 제2 마스크(208, 210)의 상면들이 노출될 때까지 상기 필드 절연막을 제거하여, 제1 기판(200)의 제2 영역 상부에 예비 제2 필드 절연막 패턴(242)을 먼저 형성할 수 있다. 다음에, 제1 기판(200)의 제1 영역 상부에 형성된 상기 필드 절연막을 부분적으로 식각하여, 제1 액티브 구조물(226)의 제1 상부 패턴(212)의 부분적으로 노출시키는 제1 필드 절연막 패턴(240)을 형성할 수 있다.
도 12를 참조하면, 제1 필드 절연막 패턴(240)에 의해 노출된 제1 상부 패턴(212)의 상부 측벽 상에 제1 게이트 절연막(244)을 형성한다. 제1 게이트 절연막(244)은 제1 상부 패턴(212)과 후속하여 형성되는 제1 게이트 전극(246)(도 13 참조) 사이를 절연시키는 기능을 수행한다. 예를 들면, 제1 게이트 절연막(244)은 제1 상부 패턴(212)의 상부 측벽을 감싸도록 형성될 수 있다.
제1 게이트 절연막(244)은 실리콘 산화물이나 금속 산화물을 사용하여 형성될 수 있다. 예를 들면, 제1 게이트 절연막(244)은 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등을 이용하여 형성할 수 있다. 또한, 제1 게이트 절연막(244)은 열 산화 공정, 화학 기상 증착 공정, 원자층 적층 공정, 스퍼터링 공정 등을 통해 형성될 수 있다.
도 13을 참조하면, 제1 필드 절연막 패턴(240) 상에 제1 액티브 구조물(226)을 덮는 제2 도전막(도시되지 않음)을 형성한다. 이와 같은 제2 도전막은 불순물들이 도핑된 폴리실리콘, 금속 및/또는 금속 화합물을 사용하여 형성될 수 있다. 예컨대, 상기 제2 도전막은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 알루미늄 질화물(AlNx), 텅스텐 질화물(WNx), 티타늄 질화물(TiNx), 티타늄 알루미늄 질화물(TiAlNx), 탄탈륨 질화물(TaNx)등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다.
상기 제2 도전막 상에 제5 마스크(도시되지 않음)를 형성한 후, 상기 제5 마스크를 식각 마스크로 이용하여, 상기 제2 도전막을 식각함으로써 제1 필드 절연막 패턴(240) 상에 제1 게이트 전극(246)을 형성한다. 제1 게이트 전극(246)은 상기 제2 방향과는 상이한 제2 방향을 따라 연장될 수 있다. 예를 들면, 제1 게이트 전극(246)은 상기 제1 방향에 대해 실질적으로 직교하는 방향으로 연장될 수 있다. 본 발명의 실시예들에 있어서, 제1 게이트 전극(246)은 제1 상부 패턴(212)의 상부 측벽을 감싸도록 형성될 수 있다. 또한, 제1 게이트 전극(246)은 제1 액티브 구조물(226)의 제1 상부 패턴(212)보다 실질적으로 낮을 높이로 형성될 수 있다. 따라서, 제1 상부 패턴(212)의 상부는 제1 게이트 전극(246)으로부터 부분적으로 노출될 수 있다.
도 14를 참조하면, 제1 기판(200)의 제1 영역에서 제1 마스크(208)를 제거함으로써 제1 액티브 구조물(226)의 제1 상부 패턴(212) 상부를 부분적으로 노출시킨다. 이 경우, 제1 기판(200)의 제2 영역에 위치하는 제2 마스크(210)는 제거되지 않을 수 있다.
노출된 제1 상부 패턴(212)의 상부에 제2 불순물들을 주입하여 제2 불순물 영역(248)을 형성한다. 제2 불순물 영역(248)도 상기 제1 트랜지스터의 소스/드레인 영역으로 기능할 수 있다. 예를 들면, 상기 제2 불순물들은 P형 불순물들 또는 N형 불순물들을 포함할 수 있다. 또한, 제2 불순물 영역(248)의 제2 불순물은 제1 불순물 영역(234)의 제1 불순물들과 실질적으로 동일할 수 있다.
제2 불순물 영역(248)이 형성되면, 제1 기판(200)의 제1 영역에는 제1 액티브 구조물(226)과 상기 제1 트랜지스터가 마련된다. 상기 제1 트랜지스터는 제1 게이트 절연막(244), 제1 게이트 전극(246), 제1 불순물 영역(234) 및 제2 불순물 영역(248)을 포함한다. 상기 제1 트랜지스터는 제1 게이트 전극(246)의 상부 및 하부에 각기 인접하는 제1 불순물 영역(234) 및 제2 불순물 영역(248)을 구비하기 때문에, 제1 기판(200)으로부터 실질적으로 수직한 방향을 따라 채널 영역이 형성될 수 있다. 따라서, 이러한 제1 트랜지스터는 수직 채널 트랜지스터에 해당될 수 있다.
도 15를 참조하면, 제1 기판(200)의 제2 영역에서 제2 마스크(210)를 제거한 후, 예비 제2 필드 절연막 패턴(242)을 부분적으로 제거하여 제2 필드 절연막 패턴(243)을 형성한다. 제2 필드 절연막 패턴(243)은 제1 액티브 구조물(226)의 제1 상부 패턴(212)과 실질적으로 동일한 높이로 형성될 수 있다. 이와 같이 제2 필드 절연막 패턴(243)이 형성되면, 제2 액티브 구조물(232)의 제2 상부 패턴(2140의 상면이 노출된다.
노출된 제2 액티브 구조물(232)의 제2 상부 패턴(214) 상에 제2 게이트 절연막(250)을 형성한다. 제2 게이트 절연막(250)은 제1 게이트 절연막(244)의 경우와 마찬가지로 실리콘 산화물 또는 금속 산화물을 사용하여 형성할 수 있다. 또한, 제2 게이트 절연막(250)은 열 산화 공정, 화학 기상 증착 공정, 원자층 적층 공정, 스퍼터링 공정 등을 이용하여 형성될 수 있다. 본 발명의 일 실시예에 있어서, 제2 게이트 절연막(250)과 제1 게이트 절연막(244)은 실질적으로 동일한 물질을 사용하여 형성될 수 있다.
제2 게이트 절연막(250) 상에는 제3 도전막(도시되지 않음)이 형성된다. 상기 제3 도전막은 불순물들이 도핑된 폴리실리콘, 금속 및/또는 금속 화합물을 사용하여 형성될 수 있다. 예를 들면, 상기 제3 도전막은 텅스텐, 티타늄, 탄탈륨, 알루미늄, 텅스텐 질화물, 티타늄 질화물, 알루미늄 질화물, 탄탈륨 질화물 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다.
상기 제3 도전막 상에 게이트 마스크(252)를 형성한 다음, 게이트 마스크(252)를 식각 마스크로 이용하여 상기 제3 도전막을 패터닝함으로써, 제2 게이트 절연막(250) 상에 제2 게이트 전극(254)을 형성한다. 여기서, 제2 게이트 전극(254)은 상기 제1 방향에 대해 실질적으로 평행한 방향을 따라 연장될 수 있다.게이트 마스크(252)는 실리콘 질화물, 실리콘 산질화물 등과 같이 제2 필드 절연막 패턴(243) 및 제2 액티브 구조물(232)에 대해 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다.
도 16을 참조하면, 게이트 마스크(252)와 제2 게이트 전극(254)의 측벽들 상에 게이트 스페이서(256)를 형성한다. 게이트 스페이서(256)는 실리콘 질화물과 같은 질화물이나 실리콘 산질화물 등의 산질화물을 사용하여 형성될 수 있다.
제2 게이트 전극(254)과 게이트 스페이서(256)를 마스크들로 이용하여 제2 게이트 전극(254)에 인접하는 제2 상부 패턴(214)에 제3 불순물들을 주입함으로써 제3 불순물 영역(258) 및 제4 불순물 영역(260)을 형성한다. 제3 및 제4 불순물 영역(258, 260)은 각기 제2 게이트 전극(254)의 일측 및 타측에 인접하는 제2 상부 패턴(214)의 부분들에 형성될 수 있다. 이에 따라, 제1 기판(200)의 제2 영역에는 제2 게이트 절연막(250), 제2 게이트 전극(254), 제3 불순물 영역(258) 및 제4 불순물 영역(260)을 포함하는 제2 트랜지스터가 제공될 수 있다.
본 발명의 실시예들에 있어서, 상기 웰 영역이 P형 웰 영역에 해당되는 경우에는 상기 제3 불순물들은 N형 불순물들 포함할 수 있다. 이 때, 상기 P형 웰 영역 상에 형성되는 상기 제2 트랜지스터는 NMOS 트랜지스터에 해당될 수 있다. 본 발명의 다른 실시예들에 따르면, 상기 웰 영역이 N형 웰 영역일 경우, 상기 제3 불순물들은 P형 불순물들을 포함할 수 있으며, 이러한 N형 웰 영역 상에 형성되는 상기 제2 트랜지스터는 PMOS 트랜지스터에 해당될 수 있다.
도 17을 참조하면, 제1 및 제2 액티브 구조물(226, 232)과 상기 제1 및 제2 트랜지스터들을 덮는 층간 절연막(262)을 형성한다. 층간 절연막(262)은 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있다. 예를 들면, 층간 절연막(162)은 USG, BPSG, PSG, SOG, FOX, TEOS, PE-TEOS, TOSZ, FSG 등을 사용하여 형성될 수 있다. 층간 절연막(262)은 제1 및 제2 필드 절연막 패턴(240, 243)과 실질적으로 동일한 물질을 사용하여 형성할 수도 있다.
층간 절연막(262)의 상부를 연마하여 평탄화시킨 다음, 층간 절연막(262)을 부분적으로 식각하여 층간 절연막(262)에 제1 콘택 홀(264) 및 제3 콘택 홀(266)들을 형성한다. 층간 절연막(262)은 화학 기계적 연마(CMP) 공정, 에치 백 공정, 화학 기계적 연마와 에치 백을 조합한 공정 등을 통해 평탄화될 수 있다. 제1 콘택 홀(264)은 제1 게이트 전극(246)을 부분적으로 노출시키며, 제3 콘택 홀들(266)은 제3 불순물 영역(258)과 제4 불순물 영역(260)을 노출시킨다.
제1 콘택 홀(264) 및 제3 콘택 홀(266)들을 형성하는 동안, 층간 절연막(262)과 제1 액티브 구조물(226)이 부분적으로 식각되어 제1 불순물 영역(234)과 제1 배선(236)을 부분적으로 노출시키는 제2 콘택 홀(도시되지 않음)이 형성된다.
제1 콘택 홀(264), 제3 콘택 홀(266) 및 상기 제2 콘택 홀을 매립하면서 층간 절연막(262) 상에 제4 도전막(도시되지 않음)을 형성한다. 상기 제4 도전막은 불순물들이 도핑된 폴리실리콘, 금속 및/또는 금속 질화물을 사용하여 형성될 수 있다. 예를 들면, 상기 제4 도전막은 텅스텐, 티타늄, 탄탈륨, 알루미늄, 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물, 알루미늄 질화물, 티타늄 알루미늄 질화물 등을 사용하여 형성할 수 있다.
층간 절연막(262)이 노출될 때까지 상기 제4 도전막을 제거하여 제1 콘택 홀(264), 제3 콘택 홀(266) 및 상기 제2 콘택 홀 내에 각기 제1 콘택(268), 제3 콘택(270)들 및 제2 콘택(272)을 형성한다.
본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 있어서, 반도체 장치의 비트 라인의 역할을 수행하는 제1 불순물 영역(234)을 구비하는 상기 제1 트랜지스터 아래의 제1 기판(200)의 제1 영역에 제1 배선(236)을 배치하여 제1 불순물 영역(234)을 제1 배선(236)에 전기적으로 연결시킨다. 따라서, 상기 반도체 장치의 셀 영역인 제1 영역에서 비트 라인의 저항을 크게 감소시킬 수 있다. 한편, 제1 및 제2 필드 절연막 패턴(140, 143)이 각기 제1 기판(200)의 제1 영역 및 제2 영역에서 인접하는 제1 및 제2 액티브 구조물(126, 132)들을 매립하도록 형성된다. 또한, 절연막(202)이 제1 및 제2 액티브 구조물(126, 132) 아래에 형성된다. 이로 인하여, 인접하는 제1 및 제2 액티브 구조물(126, 132)들이 서로 안정적으로 분리되기 때문에, 인접하는 불순물 영역들 사이에서 불순물들의 이동을 효과적으로 방지할 수 있으며, 상기 반도체 장치의 셀 영역과 로직 영역의 웰 영역들 사이의 P-N 정션이 발생하는 현상을 차단할 수 있다. 그 결과, 상술한 구조를 갖는 반도체 장치의 전기적인 특성과 신뢰성이 현저하게 향상될 수 있다.
본 발명에 따르면, 액티브 구조물들 아래에 비트 라인으로 기능하는 불순물 영역에 전기적으로 연결되는 배선을 형성하여, 상기 비트 라인의 저을 감소시킬 수 있다. 또한, 상기 액티브 구조물들을 매립하는 필드 절연막 패턴들과 액티브 구조물들 아래에 절연막을 형성함으로써, 인접한 불순물 영역들 사이로 불순물들이 이동하는 것을 방지할 수 있다. 이에 따라, 수직 채널 영역을 갖는 트랜지스터와 수평 채널 영역을 갖는 트랜지스터를 포함하는 반도체 장치의 신뢰성과 전기적인 특성을 크게 개선할 수 있으며, 이러한 반도체 장치가 적용되는 각종 기기들의 동작 안정성과 노이즈 개선을 도모할 수 있다.
상술한 바에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 다음 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1 및 도 2는 본 발명의 실시예들에 따른 반도체 장치를 나타내는 단면도들이다.
도 3 내지 도 17은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100：기판 200：제1 기판
102, 202：절연막 204：제1 도전막
206：제2 기판 208：제1 마스크
210：제2 마스크 112, 212：제1 상부 패턴
114, 214：제2 상부 패턴 216：예비 제1 불순물 영역
218：제3 마스크 220：제4 마스크
124, 224：제1 하부 패턴 126, 226：제1 액티브 구조물
130, 230：제2 하부 패턴 132, 232：제2 액티브 구조물
134, 234：제1 불순물 영역 136, 236：제1 배선
138, 238：제2 배선 140, 240：제1 필드 절연막 패턴
242：예비 제2 필드 절연막 패턴 143, 243：제2 필드 절연막 패턴
144, 244：제1 게이트 절연막 146, 246：제1 게이트 전극
148, 248：제2 불순물 영역 150, 250：제2 게이트 절연막
152, 252：게이트 마스크 154, 254：제2 게이트 전극
156, 256：게이트 스페이서 158, 258：제3 불순물 영역
160, 260：제4 불순물 영역 168, 268：제1 콘택
172, 272：제2 콘택 170, 270：제2 콘택들

Claims (20)

  1. 제1 영역 및 제2 영역을 갖는 기판 상에 형성되는 절연막;
    상기 제1 영역의 상기 절연막 상에 형성되며, 제1 방향으로 연장되는 제1 배선;
    상기 제1 배선 상에 형성되며, 상기 제1 방향으로 연장되는 제1 하부 패턴과 상기 제1 하부 패턴으로부터 돌출되는 제1 상부 패턴을 구비하는 제1 액티브 구조물;
    상기 제1 상부 패턴의 측벽 상에 형성되는 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 형성되며, 제2 방향으로 연장되는 제1 게이트 전극;
    상기 제1 하부 패턴에 형성되며, 상기 제1 방향을 따라 연장되고, 상기 제1 배선에 전기적으로 연결되는 제1 불순물 영역; 및
    상기 제1 상부 패턴에 형성되는 제2 불순물 영역을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 배선은 티타늄, 탄탈륨, 티타늄 질화물 및 탄탈륨 질화물로 이루어진 그룹으로부터 선택된 하나 이상을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1 액티브 구조물은 상기 기판과 동일한 물질을 포함 하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 제1 하부 패턴 보다 높은 높이를 가지며, 인접하는 상기 제1 액티브 구조물을 분리시키는 제1 필드 절연막 패턴;
    상기 제1 필드 절연막 패턴, 상기 제1 게이트 전극 및 상기 제1 액티브 구조물을 커버하는 층간 절연막;
    상기 층간 절연막을 관통하여 상기 제1 게이트 전극에 접속되는 제1 콘택; 및
    상기 층간 절연막을 관통하여 상기 제1 불순물 영역 및 상기 제1 배선에 접속되는 제2 콘택을 더 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 제2 영역의 상기 절연막 상에 형성되는 제2 배선;
    상기 제2 배선 상에 형성되며, 상기 제1 방향으로 연장되는 제2 하부 패턴과 상기 제2 하부 패턴으로부터 돌출되는 제2 상부 패턴을 구비하는 제2 액티브 구조물;
    상기 제2 상부 패턴 상에 형성되는 제2 게이트 절연막;
    상기 제2 게이트 절연막 상에 형성되는 제2 게이트 전극;
    상기 제2 게이트 전극에 인접하여 상기 제2 상부 패턴에 형성되는 제3 불순물 영역 및 제4 불순물 영역; 및
    상기 상부 패턴에 형성되며, 상기 제3 및 제4 불순물 영역과 다른 도전형을 갖는 웰 영역을 더 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 제2 하부 패턴은 상기 제1 하부 패턴 보다 넓은 폭을 가지며, 상기 제2 상부 패턴은 상기 제1 상부 패턴 보다 넓은 폭을 가지는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서, 상기 제2 상부 패턴을 노출시키며, 인접하는 상기 제2 액티브 구조물을 분리하는 제2 필드 절연막 패턴; 및
    상기 제3 및 제4 불순물 영역에 접속되는 제3 콘택들을 더 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 층간 절연막은 상기 제2 필드 절연막 패턴, 상기 제2 게이트 전극 및 상기 제2 액티브 구조물을 커버하는 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서, 상기 제2 필드 절연막 패턴은 상기 제1 필드 절연막 패턴 보다 높은 높이를 가지는 것을 특징으로 하는 반도체 장치.
  10. 제1 영역 및 제2 영역을 갖는 제1 기판 상에 절연막을 형성하는 단계;
    상기 절연막 상에 도전막을 형성하는 단계;
    상기 도전막 상에 제2 기판을 형성하는 단계;
    상기 제1 영역의 상기 제2 기판을 식각하여 상기 제1 영역의 상기 도전막 상에 제1 방향으로 연장되는 제1 하부 패턴과 상기 제1 하부 패턴으로부터 돌출된 제1 상부 패턴을 구비하는 제1 액티브 구조물을 형성하는 단계;
    상기 도전막을 식각하여 상기 제1 액티브 구조물과 상기 절연막 사이에 상기 제1 방향으로 연장되는 제1 배선을 형성하는 단계;
    상기 제1 상부 패턴의 측벽 상에 제1 게이트 절연막을 형성하는 단계;
    상기 제1 게이트 절연막 상에 제2 방향을 따라 연장되는 제1 게이트 전극을 형성하는 단계;
    상기 제1 하부 패턴에 상기 제1 방향으로 연장되며, 상기 제1 배선에 전기적으로 연결되는 제1 불순물 영역을 형성하는 단계; 및
    상기 제1 상부 패턴에 제2 불순물 영역을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서, 상기 제1 액티브 구조물을 형성하는 단계는,
    상기 제1 영역의 상기 제2 기판 상에 제1 마스크를 형성하는 단계;
    상기 제1 마스크를 식각 마스크로 이용하여 상기 제2 기판을 부분적으로 식각하여 상기 제1 상부 패턴을 형성하는 단계;
    상기 제1 상부 패턴의 측벽 상에 상기 제1 방향으로 연장되는 제2 마스크를 형성하는 단계; 및
    상기 제2 마스크를 식각 마스크로 이용하여 상기 제2 기판을 식각하여 상기 제1 하부 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서, 상기 제1 배선은 상기 제2 마스크를 식각 마스크로 이용하여 상기 도전막을 식각하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제11항에 있어서, 상기 제2 마스크를 제거하는 단계; 및
    상기 제1 영역의 절연막 상에 상기 제1 액티브 구조물을 커버하며, 상기 제1 하부 패턴보다 높은 높이를 갖는 제1 필드 절연막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서, 상기 제1 게이트 전극, 상기 제1 액티브 구조물 및 상기 제1 필드 절연막 패턴을 덮는 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 관통하여 상기 제1 게이트 전극에 접속되는 제1 콘택을 형성하는 단계; 및
    상기 층간 절연막을 관통하여 상기 제1 불순물 영역 및 상기 제1 배선에 접촉되는 제2 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제10항에 있어서, 상기 제1 상부 패턴을 형성한 후, 상기 제1 상부 패턴에 인접하는 상기 제2 기판에 불순물을 주입하여 예비 제1 불순물 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서, 상기 제1 불순물 영역은 상기 제1 하부 패턴을 형성하는 동안 상기 예비 제1 불순물 영역을 식각하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제11항에 있어서, 상기 제2 영역의 상기 제2 기판을 식각하여 상기 제2 영역의 상기 도전막 상에 제2 액티브 구조물을 형성하는 단계; 및
    상기 제2 영역의 상기 도전막을 식각하여 제2 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서, 상기 제2 액티브 구조물을 형성하는 단계는,
    상기 제2 영역의 상기 제2 기판 상에 제3 마스크를 형성하는 단계;
    상기 제3 마스크를 식각 마스크로 이용하여 상기 제2 기판을 부분적으로 식각하여, 상기 제1 방향으로 연장되는 제2 상부 패턴을 형성하는 단계;
    상기 제2 상부 패턴의 측벽 상에 제4 마스크를 형성하는 단계;
    상기 제4 마스크를 식각 마스크로 이용하여 상기 제2 기판을 식각하여, 상기 제1 방향으로 연장되는 제2 하부 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제18항에 있어서, 상기 제2 상부 패턴의 상면을 노출시키면서 상기 제2 액티브 구조물을 매립하는 제2 필드 절연막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서, 상기 제2 상부 패턴 상에 제2 게이트 절연막을 형성하는 단계;
    상기 제2 게이트 절연막 상에 제2 게이트 전극을 형성하는 단계;
    상기 제2 게이트 전극에 인접하는 상기 상부 패턴에 제3 불순물 영역 및 제4 불순물 영역을 형성하는 단계; 및
    상기 제2 상부 패턴에 상기 제3 및 제4 불순물 영역과 다른 도전형을 갖는 웰 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020090011525A 2009-02-12 2009-02-12 반도체 장치 및 그 제조 방법 KR101554531B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090011525A KR101554531B1 (ko) 2009-02-12 2009-02-12 반도체 장치 및 그 제조 방법
US12/704,233 US8105904B2 (en) 2009-02-12 2010-02-11 Method of manufacturing semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090011525A KR101554531B1 (ko) 2009-02-12 2009-02-12 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20100092239A true KR20100092239A (ko) 2010-08-20
KR101554531B1 KR101554531B1 (ko) 2015-09-21

Family

ID=42540757

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090011525A KR101554531B1 (ko) 2009-02-12 2009-02-12 반도체 장치 및 그 제조 방법

Country Status (2)

Country Link
US (1) US8105904B2 (ko)
KR (1) KR101554531B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012081802A1 (ko) * 2010-12-16 2012-06-21 Yoon Jae Man 반도체 소자 및 그의 제조 방법
KR20140111841A (ko) * 2013-03-12 2014-09-22 삼성전자주식회사 비휘발성 메모리 소자 및 이의 제조 방법
KR20150020933A (ko) * 2013-08-19 2015-02-27 삼성전자주식회사 반도체 장치 및 그 제조방법
US9087922B2 (en) 2011-06-16 2015-07-21 Samsung Electronics Co., Ltd. Semiconductor devices having vertical device and non-vertical device and methods of forming the same

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8388851B2 (en) 2008-01-08 2013-03-05 Micron Technology, Inc. Capacitor forming methods
US9646869B2 (en) 2010-03-02 2017-05-09 Micron Technology, Inc. Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices
US8507966B2 (en) 2010-03-02 2013-08-13 Micron Technology, Inc. Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same
US8288795B2 (en) 2010-03-02 2012-10-16 Micron Technology, Inc. Thyristor based memory cells, devices and systems including the same and methods for forming the same
US9608119B2 (en) 2010-03-02 2017-03-28 Micron Technology, Inc. Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures
KR101670451B1 (ko) * 2010-03-12 2016-10-31 삼성전자주식회사 도전막 매립형 기판, 그 형성 방법, 반도체 소자 및 그 제조 방법
US8518788B2 (en) 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8598621B2 (en) 2011-02-11 2013-12-03 Micron Technology, Inc. Memory cells, memory arrays, methods of forming memory cells, and methods of forming a shared doped semiconductor region of a vertically oriented thyristor and a vertically oriented access transistor
US8952418B2 (en) 2011-03-01 2015-02-10 Micron Technology, Inc. Gated bipolar junction transistors
US8519431B2 (en) 2011-03-08 2013-08-27 Micron Technology, Inc. Thyristors
US8772848B2 (en) * 2011-07-26 2014-07-08 Micron Technology, Inc. Circuit structures, memory circuitry, and methods
US9076680B2 (en) * 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
US8946043B2 (en) 2011-12-21 2015-02-03 Micron Technology, Inc. Methods of forming capacitors
US8652926B1 (en) 2012-07-26 2014-02-18 Micron Technology, Inc. Methods of forming capacitors
EP3158588A4 (en) * 2014-06-23 2018-01-17 Intel Corporation Techniques for forming vertical transistor architectures
US9496256B2 (en) * 2014-07-18 2016-11-15 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device including a vertical gate-all-around transistor and a planar transistor
KR102265271B1 (ko) * 2015-01-14 2021-06-17 삼성전자주식회사 반도체 소자 및 그 제조방법
US9502407B1 (en) 2015-12-16 2016-11-22 International Business Machines Corporation Integrating a planar field effect transistor (FET) with a vertical FET
EP3719847A1 (en) * 2019-04-01 2020-10-07 IMEC vzw A method for forming vertical nanowire or nanosheet field-effect transistors simultaneous with horizontal field-effect transistors
DE102020112203A1 (de) * 2020-03-13 2021-09-16 Taiwan Semiconductor Manufacturing Co. Ltd. Verfahren zum einbetten planarer fets mit finfets

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3270250B2 (ja) 1994-08-17 2002-04-02 株式会社東芝 半導体記憶装置及びその製造方法
JP5007006B2 (ja) 2001-09-28 2012-08-22 一般財団法人ファインセラミックスセンター Ｓｏｉ基板およびその製造方法
KR20070047069A (ko) 2005-11-01 2007-05-04 삼성전자주식회사 수직 트랜지스터를 구비한 반도체 소자 및 그 제조방법
KR100983693B1 (ko) * 2008-04-10 2010-09-24 주식회사 하이닉스반도체 고집적 반도체 장치 내 수직형 트랜지스터의 제조 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012081802A1 (ko) * 2010-12-16 2012-06-21 Yoon Jae Man 반도체 소자 및 그의 제조 방법
US9087922B2 (en) 2011-06-16 2015-07-21 Samsung Electronics Co., Ltd. Semiconductor devices having vertical device and non-vertical device and methods of forming the same
US9461054B2 (en) 2011-06-16 2016-10-04 Samsung Electronics Co., Ltd. Semiconductor devices having vertical device and non-vertical device and methods of forming the same
KR20140111841A (ko) * 2013-03-12 2014-09-22 삼성전자주식회사 비휘발성 메모리 소자 및 이의 제조 방법
KR20150020933A (ko) * 2013-08-19 2015-02-27 삼성전자주식회사 반도체 장치 및 그 제조방법

Also Published As

Publication number Publication date
US20100203695A1 (en) 2010-08-12
US8105904B2 (en) 2012-01-31
KR101554531B1 (ko) 2015-09-21

Similar Documents

Publication Publication Date Title
KR101554531B1 (ko) 반도체 장치 및 그 제조 방법
US10163894B2 (en) FinFET-based ESD devices and methods for forming the same
US6724085B2 (en) Semiconductor device with reduced resistance plug wire for interconnection
TWI717410B (zh) 半導體結構、製造其的方法及製造密封環結構的方法
US7872302B2 (en) Semiconductor device having vertical transistor formed on an active pattern protruding from a substrate
CN111081757B (zh) 半导体装置与其制作方法
US20090095989A1 (en) Multi-finger transistors including partially enclosing conductive lines
US8878306B2 (en) Semiconductor device
KR20040051069A (ko) ＭＩＭ(Ｍｅｔａｌ-Ｉｎｓｕｌａｔｏｒ-Ｍｅｔａｌ)커패시터를 갖는 반도체 소자
KR20120041642A (ko) 반도체 소자
US20110169061A1 (en) Semiconductor device and method for manufacturing the same
US8343831B2 (en) Semiconductor device and method of manufacturing the semiconductor device
US20060228852A1 (en) Method of forming contact plugs
US20120070950A1 (en) Method of Manufacturing a Semiconductor Device
US7829925B2 (en) Semiconductor device and method for manufacturing same
US11677022B2 (en) Semiconductor structure and method of forming thereof
KR101217030B1 (ko) 반도체 소자 및 그 제조 방법
CN110473880B (zh) 半导体器件及其制造方法
US20080067692A1 (en) Semiconductor devices having contact pad protection for reduced electrical failures and methods of fabricating the same
KR20220116637A (ko) 반도체 메모리 장치
KR101650018B1 (ko) 매립 배선을 구비하는 기판 구조체, 이의 제조 방법, 이를 포함하는 반도체 장치 및 그 제조 방법
KR20210040708A (ko) 집적회로 장치 및 그 제조 방법
US20210057640A1 (en) Semiconductor device and method of fabricating the same
US20240014252A1 (en) Semiconductor device
US20240047350A1 (en) Metal structure having funnel-shaped interconnect and method of manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180831

Year of fee payment: 4