KR20100091481A - 타이밍 제어방법, 이를 수행하기 위한 타이밍 제어장치 및 이를 갖는 표시장치 - Google Patents

타이밍 제어방법, 이를 수행하기 위한 타이밍 제어장치 및 이를 갖는 표시장치 Download PDF

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Abstract

전원 공급부는 전원을 출력한다. 메모리부는 마스터 제어 데이터 및 슬레이브 제어 데이터를 포함하는 제어 데이터를 저장한다. 타이밍 제어부는 외부로부터 제공되는 리셋 신호에 응답하여 메모리부로부터 제어 데이터를 읽고, 전원의 출력 타이밍을 제어한다. 스위칭부는 외부로부터 제공되는 라이트 인에이블신호라이트 인에이블신호에 기초로, 마스터 제어 데이터 및 슬레이브 제어 데이터를 메모리부에 제공하거나 마스터 제어 데이터 및 슬레이브 제어 데이터가 메모리부에 제공되는 것을 차단한다. 표시장치의 신뢰성이 향상된다.
마스터 메모리, 슬레이브 메모리, 타이밍 제어부, 마스터 스위치, 슬레이브 스위치

Description

타이밍 제어방법, 이를 수행하기 위한 타이밍 제어장치 및 이를 갖는 표시장치{TIMING CONTROL METHOD, TIMING CONTROL APPARATUS FOR PERFORMING THE SAME AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 타이밍 제어방법, 이를 수행하기 위한 타이밍 제어장치 및 이를 갖는 표시장치에 관한 것으로, 보다 상세하게는 표시장치의 신뢰성을 향상시키기 위한 타이밍 제어방법, 이를 수행하기 위한 타이밍 제어장치 및 이를 갖는 표시장치에 관한 것이다.
일반적으로, 표시장치는 정보 처리 장치에서 처리된 데이터를 사용자가 인식할 수 있는 영상으로 표시하는 장치이다. 표시장치 중 소형화와 경량화가 가능하고 고해상도 구현이 용이한 평판 패널형 표시장치가 널리 사용된다.
평판 패널형 표시장치로는 예를 들어, 액정 표시장치(Liquid Crystal Display; LCD), 플라즈마 디스플레이 패널(Plasma Display Panel; PDP) 등이 있다.
일반적으로 액정 표시장치는 두께가 얇고 무게가 가벼우며 전력소모가 낮은 장점이 있으므로, 모니터, 노트북, 휴대폰 등에 주로 사용된다. 이러한 액정 표시장치는 액정의 광투과율의 변화를 이용하여 영상을 표시하는 액정 표시패널 및 상 기 액정 표시패널과 전기적으로 연결되어 상기 액정 표시패널을 제어하는 구동부를 포함한다.
상기 구동부는 타이밍 제어부, 데이터 구동부 및 게이트 구동부를 포함한다. 상기 타이밍 제어부는 외부로부터 입력된 외부제어신호에 응답하여, 데이터 제어신호 및 게이트 제어신호를 출력한다. 상기 데이터 구동부는 상기 데이터 제어신호에 응답하여 데이터 신호를 상기 액정 표시패널로 출력하고, 상기 게이트 구동부는 상기 게이트 제어신호에 응답하여 게이트 신호를 상기 액정 표시패널로 출력한다.
상기 구동부는 초기 구동 신호인 제어 데이터를 제공하는 메모리부를 포함한다. 상기 메모리부는 일례로, 이이피롬(electrically erasable programmable read only memory; EEPROM)이 사용되며, 이디아이디(extended display identification data; EDID) 신호 등의 제어 데이터가 미리 저장된다.
표시장치의 고해상도 구현을 위하여, 상용 주파수보다 높은 주파수의 구동이 요구된다. 예를 들어, 표시장치의 240Hz 구동 시에, 일반적으로 타이밍 제어부 및 메모리부가 각각 두 개씩 요구된다.
그러나, 상기 두 개의 타이밍 제어부가 각각에 대응하는 두 개의 메모리부에 저장된 상기 제어 데이터를 읽어오지 못하는 데이터 충돌 불량이 발생되어 표시장치의 신뢰성이 저하되었다.
이에 본 발명의 기술적 과제는 이러한 점을 해결하기 위한 것으로, 본 발명 의 목적은 표시장치의 신뢰성을 향상시키기 위한 타이밍 제어방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 타이밍 제어방법을 수행하기 위한 타이밍 제어장치를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 타이밍 제어장치를 갖는 표시장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 타이밍 제어방법에서, 외부로부터 제공되는 라이트 인에이블신호를 기초로 제어 데이터에 포함되는 마스터 제어 데이터 및 슬레이브 제어 데이터가 메모리부로 제공되는 것이 차단된다. 외부로부터 제공되는 리셋 신호에 응답하여 상기 메모리부에 기저장된 제어 데이터가 읽힌다. 상기 기저장된 제어 데이터에 기초하여 전원의 출력 타이밍이 제어된다.
본 발명의 실시예에서, 상기 전원의 출력 타이밍을 제어하는 단계는, 마스터 전원제어신호 및 슬레이브 전원제어신호를 제공하는 단계를 더 포함할 수 있다. 여기서, 상기 마스터 전원제어신호 및 상기 슬레이브 전원제어신호가 동시에 하이 레벨인 경우, 상기 전원의 출력이 개시될 수 있다. 또한, 상기 마스터 제어 데이터 및 상기 슬레이브 제어 데이터는 상기 메모리부에 독립적으로 제공될 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 타이밍 제어장치는 전원을 출력하는 전원 공급부와, 마스터 제어 데이터 및 슬레이브 제어 데 이터를 포함하는 제어 데이터를 저장하는 메모리부와, 외부로부터 제공되는 리셋 신호에 응답하여 상기 메모리부로부터 상기 제어 데이터를 읽고, 상기 전원의 출력 타이밍을 제어하는 타이밍 제어부와, 외부로부터 제공되는 라이트 인에이블신호에 기초로, 상기 마스터 제어 데이터 및 상기 슬레이브 제어 데이터를 상기 메모리부에 제공하거나 상기 마스터 제어 데이터 및 상기 슬레이브 제어 데이터가 상기 메모리부에 제공되는 것을 차단하는 스위칭부를 포함한다.
본 발명의 실시예에서, 상기 스위칭부는, 상기 라이트 인에이블신호에 응답하여 상기 제어 데이터 중 상기 마스터 제어 데이터를 출력하는 마스터 스위치와, 상기 라이트 인에이블신호에 응답하여 상기 제어 데이터 중 상기 제어 슬레이브 데이터를 출력하는 슬레이브 스위치를 포함할 수 있다.
본 발명의 실시예에서, 상기 메모리부는, 상기 라이트 인에이블신호에 응답하여 상기 마스터 제어 데이터를 저장하는 마스터 메모리와, 상기 라이트 인에이블신호에 응답하여 상기 슬레이브 제어 데이터를 저장하는 슬레이브 메모리를 포함할 수 있다.
본 발명의 실시예에서, 상기 라이트 인에이블신호가 로우 레벨인 경우, 상기 타이밍 제어부는 상기 리셋 신호에 응답하여 저장된 상기 마스터 제어 데이터 및 상기 슬레이브 제어 데이터를 각각 리드하고, 상기 마스터 제어 데이터 및 상기 슬레이브 제어 데이터가 정상적으로 리드되면, 마스터 전원제어신호 및 슬레이브 전원제어신호를 상기 전원 공급부에 제공할 수 있다.
본 발명의 실시예에서, 상기 타이밍 제어부는 상기 마스터 전원제어신호 및 상기 슬레이브 전원제어신호에 기초하여 전원제어신호를 상기 전원 공급부에 제공하는 논리합 소자를 더 포함할 수 있다.
본 발명의 실시예에서, 상기 마스터 타이밍 제어기 및 상기 슬레이브 타이밍 제어기 각각은 상기 메모리부와 양방향 직렬 버스 통신(I2C)을 할 수 있고, 상기 메모리부는 이이피롬(EEPROM; Electrically Erasable and Programmable Read Only Memory)일 수 있다.
본 발명의 실시예에서, 상기 스위칭부는 상기 마스터 제어 데이터 및 상기 슬레이브 제어 데이터가 상기 메모리부에 독립적으로 제공되는 것을 차단할 수 있다.
본 발명의 실시예에서, 상기 전원은 아날로그 구동전압(AVDD), 게이트 온 전압(VON), 게이트 오프 전압(VOFF) 및 공통전압(VCOM)을 포함할 수 있다.
본 발명의 실시예에서, 상기 메모리부와 상기 타이밍 제어부는 일체로 형성될 수 있고, 상기 메모리부, 상기 타이밍 제어부 및 상기 전원 공급부는 일체로 형성될 수 있다.
상기한 본 발명의 또 다른 목적을 실현하기 위한 일 실시예에 따른 표시장치는 타이밍 제어장치, 게이트 구동부, 데이터 구동부 및 표시패널을 포함한다. 타이밍 제어장치는 전원을 출력하는 전원 공급부와, 마스터 제어 데이터 및 슬레이브 제어 데이터를 포함하는 제어 데이터를 저장하는 메모리부와, 외부로부터 제공되는 리셋 신호에 응답하여 상기 메모리부로부터 상기 제어 데이터를 읽고, 상기 전원의 출력 타이밍을 제어하는 타이밍 제어부와, 외부로부터 제공되는 라이트 인에이블신 호에 기초로, 상기 마스터 제어 데이터 및 상기 슬레이브 제어 데이터를 상기 메모리부에 제공하거나 상기 마스터 제어 데이터 및 상기 슬레이브 제어 데이터가 상기 메모리부에 제공되는 것을 차단하는 스위칭부를 포함한다. 상기 게이트 구동부는 상기 전원 공급부로부터 전원을 제공받고, 상기 타이밍 제어장치에서 제공되는 게이트 제어신호에 응답하여 게이트 신호를 출력한다. 상기 데이터 구동부는 상기 전원 공급부로부터 전원을 제공받고, 상기 타이밍 제어장치에서 제공되는 데이터 제어신호에 응답하여 데이터 신호를 출력한다. 상기 표시패널은 상기 게이트 신호 및 상기 데이터 신호를 기초로 영상을 표시한다.
본 발명의 실시예에서, 상기 라이트 인에이블신호가 로우 레벨인 경우, 상기 타이밍 제어부는 상기 리셋 신호에 응답하여 저장된 상기 마스터 제어 데이터 및 상기 슬레이브 제어 데이터를 각각 리드하여 상기 게이트 제어신호 및 상기 데이터 제어신호를 출력할 수 있다.
본 발명의 실시예에서, 상기 표시패널의 구동주파수는 240Hz일 수 있고, 상기 마스터 타이밍 제어기 및 상기 슬레이브 타이밍 제어기의 구동주파수는 각각 120Hz일 수 있다.
본 발명의 실시예에서, 상기 전원 중 아날로그 구동전압(AVDD)을 기준전압으로 하여, 계조전압을 발생하여 상기 데이터 구동부에 출력하는 계조전압 발생부를 더 포함할 수 있다.
이러한 타이밍 제어방법, 이를 수행하기 위한 타이밍 제어장치 및 이를 갖는 표시장치에 의하면, 두 개의 메모리를 두 개의 타이밍 제어기가 선택적으로 접근할 수 있으므로, 데이터 충돌이 방지될 수 있어 표시장치의 신뢰성이 향상될 수 있다.
이하, 도면들을 참조하여 본 발명의 표시장치의 바람직한 실시예들을 보다 상세하게 설명하기로 한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 고안의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요 소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 경우, 이는 다른 부분 바로 위에 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 아래에 있다고 할 경우, 이는 다른 부분 바로 아래에 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 표시장치(100)를 설명하는 블록도이다.
도 1를 참조하면, 표시장치(100)는 표시패널(110), 게이트 구동부(130), 데이터 구동부(150), 타이밍 제어장치(170) 및 계조전압 발생부(190)를 포함한다.
상기 표시패널(110)은 상기 게이트 구동부(130)가 출력하는 게이트 신호 및 상기 데이터 구동부(150)가 출력하는 데이터 신호를 기초로 영상을 표시한다.
상기 표시패널(110)은 2개의 기판과, 상기 기판들간에 게재된 액정층을 포함하여 영상을 표시하는 액정표시패널일 수 있다. 상기 액정표시패널은 영상을 표시하는 복수의 화소들을 포함한다. 각 화소는 게이트 라인 및 데이터 라인에 연결된 스위칭 소자, 상기 스위칭 소자에 전기적으로 연결된 액정 캐패시터 및 스토리지 캐패시터를 포함한다.
상기 표시장치(100)는 상기 액정표시패널의 배면에 배치되어 상기 액정표시패널에 광을 제공하는 백라이트 어셈블리(미도시)를 더 포함할 수 있다.
상기 게이트 구동부(130)는 상기 타이밍 제어장치(170)가 제공하는 전원들 및 게이트 제어신호(GCON)에 따라 게이트 신호를 상기 표시패널(110)에 출력한다. 여기서, 상기 전원들은 아날로그 구동전압(AVDD), 공통전압(VCOM), 게이트 온 전압(VON), 게이트 오프 전압(VOFF) 등 일 수 있다. 상기 게이트 구동부(130)는 하나 이상의 게이트 구동유닛을 포함할 수 있다.
상기 데이터 구동부(150)는 상기 타이밍 제어장치(170)가 제공하는 데이터 제어신호(DCON)에 따라 데이터 신호를 상기 표시패널(110)에 출력한다. 도시되지는 않았지만, 상기 데이터 구동부(150)는 상기 전원들에 기초하여 구동될 수 있다. 또한, 상기 데이터 구동부(150)는 하나 이상의 데이터 구동유닛을 포함할 수 있다.
상기 타이밍 제어장치(170)는 외부로부터 리셋 신호(RST), 시리얼 클록 신호(SCLI), 시리얼 데이터 신호(SDAI), 라이트 인에이블신호(WE), 라이트 방지신호(WP) 및 영상을 표시하기 위한 제1 데이터 신호(DATA1)를 제공받고, 상기 제1 데이터 신호(DATA1)가 타이밍 제어된 제2 데이터 신호(DATA2), 데이터 제어신호(DCON), 게이트 제어신호(GCON) 및 상기 전원들을 출력한다.
상기 타이밍 제어장치(170)는 외부로부터 수직동기신호(Vsync), 수평동기신호(Hsync), 데이터 인에이블 신호(DE)와 같은 동기신호들을 더 제공받을 수 있다. 상기 수직동기신호(Vsync)는 1 프레임이 표시되는데 소요되는 시간을 나타낸다. 상기 수평동기신호(Hsync)는 1 라인이 표시되는데 소요되는 시간을 나타낸다. 따라서, 상기 수평동기신호(Hsync)는 1 라인에 포함된 픽셀들의 수에 대응하는 펄스들을 포함한다. 상기 데이터 인에이블 신호(DE)는 픽셀에 데이터가 공급되는데 소요되는 시간을 나타낸다.
상기 데이터 제어신호(DCON)는 클럭신호, 수평개시신호(STH) 등을 포함할 수 있다. 상기 게이트 제어신호(GCON)는 수직개시신호(STV)를 포함할 수 있다.
상기 타이밍 제어장치(170)는 메모리부(171), 전원 공급부(173), 타이밍 제어부(175) 및 스위칭부(177)를 포함한다. 상기 메모리부(171), 상기 타이밍 제어부(175) 및 상기 스위칭부(177)는 하나의 기판에 일체로 탑재될 수 있다. 다른 한편으로, 상기 메모리부(171), 상기 타이밍 제어부(175), 상기 스위칭부(177) 및 상기 전원 공급부(173)는 하나의 기판에 일체로 탑재될 수도 있다.
상기 메모리부(171)는 외부로부터 제공되는 상기 라이트 방지신호(WP)를 인가받아 상기 타이밍 제어부(175)에 제어 데이터를 제공한다. 상기 제어 데이터는 영상표시 제어를 위한 제어 데이터일 수 있다.
상기 전원 공급부(173)는 상기 타이밍 제어부(175)에 논리회로 구동을 위한 논리 구동전압(LV)을 제공하고, 상기 게이트 구동부(130)에 전원들을 출력한다. 예를 들어, 상기 전원들은 아날로그 구동전압(AVDD), 상기 공통전압(VCOM), 상기 게이트 온 전압(VON), 상기 게이트 오프 전압(VOFF) 등 일 수 있다.
상기 타이밍 제어부(175)는 상기 메모리부(171)로부터 상기 제어 데이터를 제공받고, 상기 전원 공급부(173)으로부터 상기 논리 구동전압(LV)을 제공받으며, 외부로부터 상기 리셋 신호(RST), 상기 제1 데이터 신호(DATA1)를 제공받는다.
이에 따라, 상기 타이밍 제어부(175)는 상기 게이트 구동부(130)를 제어하는 게이트 제어신호(GCON)를 상기 게이트 구동부(130)에 출력하고, 상기 데이터 구동부(150)를 제어하는 데이터 제어신호(DCON) 및 상기 제1 데이터 신호(DATA1)를 타이밍 제어한 제2 데이터 신호(DATA2)를 상기 데이터 구동부(150)에 출력한다. 또 한, 상기 타이밍 제어부(175)는 상기 전원 공급부(173)의 상기 전원들의 출력 타이밍을 제어하는 전원제어신호(TRDY)를 출력한다.
상기 스위칭부(177)는 상기 시리얼 클록 신호(SCLI), 상기 시리얼 데이터 신호(SDAI) 및 상기 라이트 인에이블신호(WE)를 외부로부터 인가받는다. 상기 스위칭부(177)는 상기 라이트 인에이블신호(WE)에 응답하여 상기 시리얼 클록 신호(SCLI) 및 상기 시리얼 데이터 신호(SDAI)를 상기 메모리부(171)에 제공한다. 여기서, 상기 제어 데이터는 상기 시리얼 클록 신호(SCLI) 및 상기 시리얼 데이터 신호(SDAI)를 포함할 수 있다.
상기 계조전압 발생부(190)는 상기 타이밍 제어장치(170)가 출력하는 상기 전원들 중 상기 아날로그 구동전압(AVDD)을 기준전압으로 하여 계조전압을 발생하여 상기 데이터 구동부(150)에 제공한다.
도 2는 도 1의 타이밍 제어장치를 설명하는 블록도이다.
도 1 및 도 2를 참조하면, 상기 메모리부(171)는 상기 제어 데이터를 저장한다. 상기 제어 데이터는 영상표시 제어를 위한 제어 데이터일 수 있다. 일례로, 상기 영상표시 제어를 위한 데이터는 클럭신호(CLK), 수평개시신호(STH), 수직개시신호(STV) 및 감마 기준전압 등을 포함할 수 있다.
또한, 상기 제어 데이터는 상기 시리얼 클록 신호(SCLI), 상기 시리얼 데이터 신호(SDAI)를 포함할 수 있다.
상기 메모리부(171)는 저장한 상기 제어 데이터를 상기 타이밍 제어부(175)에 제공한다. 상기 메모리부(171)는 전기적 기록과 지움이 가능한 프로그램형 이이 피롬(EEPROM; Electrically Erasable and Programmable Read Only Memory)일 수 있다. 상기 EEPROM은 상기 표시장치(100)의 완제품 완성 전에 외부의 메모리 라이터(미도시)와 연결되어 쓰기(write) 기능을 수행한 후, 상기 표시장치(100)의 완제품 완성 이후에는 읽기(read) 기능만을 수행할 수 있다.
상기 메모리부(171)는 마스터 메모리(171a) 및 슬레이브 메모리(171b)를 포함한다.
본 실시예에서, 상기 표시패널(110)의 화소들은 상기 마스터 메모리(171a)에 저장된 마스터 제어 데이터와, 상기 슬레이브 메모리(171b)에 저장된 슬레이브 제어 데이터에 따라 영상을 표시한다.
이때, 상기 마스터 메모리(171a)에 저장된 상기 제어 데이터에 의해 영상을 표시하는 화소들의 영역인 마스터 영역과 상기 슬레이브 메모리(171b)에 저장된 상기 제어 데이터에 의해 영상을 표시하는 화소들의 영역인 슬레이브 영역이 합쳐져 상기 표시패널(110)의 전체 화소 영역이 된다.
상기 라이트 방지신호(WP)에 응답하여, 상기 마스터 메모리(171a) 및 상기 슬레이브 메모리(171b)는 각각 상기 마스터 영역에 대응하는 상기 제어 데이터 및 상기 슬레이브 영역에 대응하는 상기 제어 데이터를 상기 스위칭부(177)로부터 읽어와 저장하거나, 상기 타이밍 제어부(175)가 상기 제어 데이터를 이용할 수 있도록 제공한다.
상기 라이트 방지신호(WP)는 상기 라이트 인에이블신호(WE)의 반전된 신호이다.
즉, 표시장치(100)의 완제품 완성 전에 하이 레벨의 상기 라이트 인에이블신호(WE)에 의해 상기 메모리부(171)는 상기 제어 데이터를 저장하고, 표시장치(100)의 완제품 완성 후에 하이 레벨의 상기 라이트 방지신호(WP)에 의해 상기 메모리부(171)는 상기 타이밍 제어부(175)가 제어 데이터를 이용할 수 있도록 제공한다.
상기 전원 공급부(173)는 디씨디씨(DC-DC) 컨버터일 수 있다. 상기 전원 공급부(173)는 상기 전원들을 출력한다. 예를 들어, 상기 전원들은 상기 아날로그 구동전압(AVDD), 상기 공통전압(VCOM), 상기 게이트 온 전압(VON), 상기 게이트 오프 전압(VOFF), 논리 구동전압(LV) 등 일 수 있다.
상기 아날로그 구동전압(AVDD) 및 상기 공통전압(VCOM)은 상기 표시패널(110)의 화소에 계조(그레이) 전압 또는 공통 전압을 공급하는 아날로그 전압 소스들을 나타낸다.
상기 게이트 온 전압(VON) 및 게이트 오프 전압(VOFF)은 논리 회로에 인가되는 디지털 전압 소스를 나타낸다. 즉, 상기 게이트 온/오프 전압들(VON, VOFF)을 바탕으로 상기 표시패널(110)의 상기 게이트 라인에 연결된 스위칭 소자(미도시)를 턴-온/턴-오프시키기 위한 상기 게이트 신호들이 발생된다. 상기 스위칭 소자는 박막 트랜지스터를 포함할 수 있다.
상기 논리 구동전압(LV)은 상기 타이밍 제어부(175)의 로직들을 동작시키기 위한 전압이다. 도시되지는 않았지만, 상기 논리 구동전압(LV)은 상기 게이트 구동부(130), 상기 데이터 구동부(150), 상기 타이밍 제어장치(170)의 상기 메모리부(171) 및 상기 스위칭부(177), 및 상기 계조전압 발생부(90)에 구비되는 로직 회 로들을 동작시킬 수 있다.
상기 타이밍 제어부(175)는 마스터 타이밍 제어기(175a) 및 슬레이브 타이밍 제어기(175b)를 포함한다.
상기 마스터 타이밍 제어기(175a) 및 상기 슬레이브 타이밍 제어기(175b) 각각은 상기 마스터 메모리(171a) 및 상기 슬레이브 메모리(171b) 각각에서 독립적으로 상기 제어 데이터를 읽어 들인다.
상기 마스터 타이밍 제어기(175a) 및 상기 슬레이브 타이밍 제어기(175b) 각각의 구동주파수는 120Hz일 수 있다. 따라서, 상기 타이밍 제어부(175)에 의해 240Hz의 상기 표시장치(100)가 구동될 수 있다.
상기 마스터 타이밍 제어기(175a) 및 상기 슬레이브 타이밍 제어기(175b)는 각각 상기 로직 구동전압(LV), 상기 리셋 신호(RST) 및 제1 데이터 신호(DATA1)를 제공받고, 상기 마스터 타이밍 제어기(175a) 및 상기 슬레이브 타이밍 제어기(175b) 각각은 마스터 구동 신호(MDS) 및 마스터 전원제어신호(MTRDY)와, 슬레이브 구동 신호(SDS) 및 슬레이브 전원제어신호(STRDY)를 출력한다.
여기서, 상기 마스터 구동 신호(MDS) 및 상기 슬레이브 구동 신호(SDS)는 구동 신호(미도시)로 정의된다. 상기 구동 신호는 상기 타이밍 제어부(175)가 상기 제어 데이터에 기초하여 생성하는 신호이다.
상기 구동 신호는 상기 게이트 구동부(130) 및 상기 데이터 구동부(150)에 제공될 수 있다. 구체적으로, 상기 구동 신호는 상기 제2 데이터 신호(DATA2), 상기 데이터 제어신호(DCON) 및 상기 게이트 제어신호(GCON)를 포함할 수 있다. 여기 서, 상기 마스터 구동 신호(MDS) 및 상기 슬레이브 구동 신호(SDS) 각각은 상기 게이트 제어신호(GCON)을 포함할 수 있으나, 상기 표시장치(100)는 상기 게이트 구동부(150)가 상기 마스터 구동 신호(MDS)에 포함된 상기 게이트 제어신호(GCON) 만을 사용하도록 설계될 수 있다.
또한, 상기 데이터 제어신호(DCON)는 클럭신호, 수평개시신호(STH)등을 더 포함할 수 있다.
상기 리셋 신호(RST)는 상기 타이밍 제어부(175)에 인가되어 상기 메모리부(171)에 저장된 상기 제어 데이터를 읽어들여 새로운 데이터로 세팅한다. 예를 들어, 상기 메모리부(171)에 저장된 상기 시리얼 클록 신호(SCLI) 및 상기 시리얼 데이터 신호(SDAI)를 읽어들여 상기 게이트 구동부(130) 및 상기 데이터 구동부(150)가 사용할 수 있는 형태의 제어 신호들 및 전원들로 변환하여 출력한다.
상기 스위칭부(177)는 마스터 스위치(177a) 및 슬레이브 스위치(177b)를 포함한다. 상기 마스터 스위치(177a) 및 상기 슬레이브 스위치(177b) 각각은 상기 시리얼 클록 신호(SCLI), 상기 시리얼 데이터 신호(SDAI) 및 상기 라이트 인에이블신호(WE)를 인가받는다.
여기서, 상기 시리얼 클록 신호(SCLI) 및 상기 시리얼 데이터 신호(SDAI) 각각은 데이터를 전달하기 위한 동기용 클럭신호 및 전달하고자 하는 데이터의 비트 정보를 포함하는 신호로서 상기 타이밍 제어부(175)에 제공되어 상기 표시패널(110)의 표시 제어를 한다.
상기 마스터 스위치(177a)는 상기 라이트 인에이블신호(WE)에 응답하여 상기 시리얼 클록 신호(SCLI)을 입력한다.
상기 슬레이브 스위치(177b)는 상기 라이트 인에이블신호(WE)에 응답하여 상기 시리얼 클록 신호(SCLI)을 입력한다.
여기서, 입력된 상기 시리얼 클록 신호(SCLI) 중 상기 마스터 메모리(171a) 및 상기 슬레이브 메모리(171b)에 대응하는 상기 마스터 시리얼 클럭 신호(MSCL) 및 상기 슬레이브 시리얼 클럭 신호(SSCL)는 상기 마스터 메모리(171a) 및 상기 슬레이브 메모리(171b)의 각각의 주소에 기초하여, 상기 마스터 메모리(171a) 및 상기 슬레이브 메모리(171b)에 저장될 수 있다.
만약, 표시장치(100)의 완제품 완성 이후에는 상기 표시장치(100)는 읽기(read) 기능만을 수행하므로 상기 라이트 인에이블신호(WE)가 로우 레벨이 되고, 이에 따라, 라이트 방지신호(WP)가 하이 레벨이 된다.
상기 라이트 방지신호(WP)가 하이 레벨이라면, 상기 타이밍 제어부(175)는 상기 메모리부(171)에 기록된 상기 제어 데이터를 사용할 수 있다.
예를 들어, 상기 라이트 방지신호(WP)가 하이 레벨인 경우, 상기 리셋 신호(RST)가 상기 타이밍 제어부(175)에 인가되면, 상기 타이밍 제어부(175)는 상기 메모리부(171)에 기록된 상기 제어 데이터를 새롭게 세팅하여 사용할 수 있다.
여기서, 상기 제어 데이터는 상기 스위칭부(177)에 의해 상기 마스터 메모리(171a) 및 상기 슬레이브 메모리(171b)에 선택적으로 기록된 상태이기 때문에 상기 마스터 타이밍 제어기(175a) 및 상기 슬레이브 타이밍 제어기(175b) 각각은 상기 마스터 구동 신호(MDS) 및 상기 마스터 전원제어신호(MTRDY)와, 상기 슬레이브 구동 신호(SDS) 및 상기 슬레이브 전원제어신호(STRDY)를 출력할 수 있다.
상기 타이밍 제어장치(170)는 논리합 소자를 포함하는 전원제어신호 생성부(178)를 더 포함할 수 있다. 이에 따라, 상기 마스터 전원제어신호(MTRDY)와 상기 슬레이브 전원제어신호(STRDY)가 동시에 하이 레벨이 되었을 때, 상기 전원제어신호 생성부(178)는 하이 레벨의 전원제어신호(TRDY)를 출력한다.
상기 하이 레벨의 상기 전원제어신호(TRDY)는 상기 마스터 메모리(171a) 및 상기 슬레이브 메모리(171b)로부터 상기 마스터 영역 및 상기 슬레이브 영역에 대응하는 상기 제어 데이터를 정상적으로 읽어왔다는 것을 의미한다. 따라서, 상기 하이 레벨의 상기 전원제어신호(TRDY)는 상기 전원 공급부(173)를 활성화시켜, 상기 게이트 구동부(130), 상기 데이터 구동부(150) 및 상기 계조전압 발생부(90)을 정상적으로 동작시킬 수 있다.
도 3은 도 2의 마스터 스위치를 설명하는 회로도이다. 도 4는 도 2의 마스터 메모리를 설명하는 회로도이다.
도 2 내지 도 4를 참조하면, 상기 마스터 스위치(177a), 상기 마스터 메모리(171a) 및 상기 마스터 타이밍 제어기(175a)는 두 가닥의 신호선을 이용하는 양방향 직렬 버스 통신(I2C)을 한다. 도시되지 않았지만, 상기 신호선은 시리얼 데이터(Serial DAta; SDA) 라인 및 시리얼 클록(Serial CLock; SCL) 라인일 수 있다.
상기 마스터 스위치(177a)는 스위칭칩인 제1 칩(CH1)을 포함한다.상기 제1 칩(CH1)은 총 8개의 단자를 포함한다.
제1 단자(1A) 및 제2 단자(1B)는 각각 상기 시리얼 클록 신호(SCLI)를 인가 받고, 상기 마스터 시리얼 클럭 신호(MSCL)를 출력하는 단자들이다. 제3 단자(WEP1)는 상기 라이트 인에이블신호(WE)를 인가받는 단자로서, 상기 라이트 인에이블신호(WE)에 응답하여 상기 마스터 시리얼 클럭 신호(MSCL)가 출력될 수 있다. 제4 단자(GND)는 상기 마스터 스위치(177a)의 접지 단자이다.
제5 단자(2A) 및 제6 단자(2B)는 각각 상기 시리얼 데이터 신호(SDAI)를 인가받고, 상기 마스터 시리얼 데이터 신호(MSDA)를 출력하는 단자들이다. 제7 단자(WEP2)는 상기 라이트 인에이블신호(WE)를 인가받는 단자로서, 상기 라이트 인에이블신호(WE)에 응답하여 상기 마스터 시리얼 데이터 신호(MSDA)가 출력될 수 있다. 제8 단자(VCC)는 상기 마스터 스위치(177a)의 전원 단자로서 외부로부터 전원전압(VCC)을 인가받는다.
여기서, 상기 시리얼 클록(SCL) 라인을 통해 데이터를 전달하기 위한 동기용 클럭인 상기 시리얼 클록 신호(SCLI)가 전달되고, 상기 시리얼 데이터(SDA) 라인을 통해 전달하고자 하는 데이터의 비트 정보를 포함하는 데이터인 상기 시리얼 데이터 신호(SDAI)가 전달된다.
또한, 상기 제1 단자(1A) 및 상기 제2 단자(1B) 사이에 제1 저항(R11)이 배치되고, 상기 제5 단자(2A) 및 상기 제6 단자(2B) 사이에 제2 저항(R12)가 배치될 수 있다. 상기 제1 저항(R11) 및 상기 제2 저항(R12)은 매우 큰 전항값들을 갖는다. 따라서, 상기 제1 단자(1A) 및 상기 제2 단자(1B)의 사이와, 상기 제5 단자(2A) 및 상기 제6 단자(2B)의 사이가 오픈될 수 있다.
상기 제3 단자(WEP1)에 제3 저항(R13)의 일단이 연결될 수 있다. 상기 제3 저항(R13)의 타단은 접지된다.
상기 마스터 메모리(171a)는 이이피롬(EEPROM)일 수 있다. 상기 마스터 메모리(171a)는 메모리칩인 제2 칩(CH2)을 포함한다. 상기 제2 칩(CH2)은 총 8개의 단자를 포함한다.
제1 단자(A0), 제2 단자(A1) 및 제3 단자(A2)는 상기 마스터 메모리(171a)의 주소를 나타낸다. 본 실시예에서는 상기 마스터 메모리(171a)의 주소가 000인 것을 예로 들었다. 따라서, 상기 제1 단자(A0), 상기 제2 단자(A1) 및 상기 제3 단자(A2)는 접지 단자인 제4 단자(GND)와 전기적으로 연결된다.
제5 단자(SCL) 및 제6 단자(SDA)는 각각 상기 마스터 스위치(177a)로부터 출력된 상기 마스터 시리얼 클럭 신호(MSCL) 및 상기 마스터 시리얼 데이터 신호(MSDA)가 인가되는 단자이다. 제7 단자(WPP)는 상기 라이트 방지신호(WP)가 인가되는 단자이고, 제8 단자(VCC)는 전원 단자로서 외부로부터 전원전압(VCC)을 인가받는다.
여기서, 상기 제5 단자(SCL), 상기 제6 단자(SDA) 및 상기 제7 단자(WPP)에 제4 저항(R14), 제5 저항(R15) 및 제6 저항(R16)이 연결되어 상기 전원전압(VCC)을 인가받을 수 있다.
또한, 상기 제7 단자(WPP)에 제7 저항(R17)의 일단이 연결되고, 상기 제7 저항(R17)의 타단은 접지될 수 있다. 여기서, 상기 제7 저항(R17)은 매우 큰 저항값을 갖는다. 따라서, 상기 제7 단자(WPP)는 접지와 오픈될 수 있다.
따라서, 하이 레벨의 상기 라이트 인에이블신호(WE)가 인가되면, 상기 마스 터 스위치(177a)가 상기 마스터 시리얼 클럭 신호(MSCL) 및 상기 마스터 시리얼 데이터 신호(MSDA)를 통과시켜 상기 마스터 메모리(171a)에 제공한다.
이때, 상기 마스터 메모리(171a)의 주소는 000을 나타내므로, 즉, 제1 단자(A0), 상기 제2 단자(A1) 및 상기 제3 단자(A2)가 접지되어 있으므로, 상기 마스터 시리얼 클럭 신호(MSCL) 및 상기 마스터 시리얼 데이터 신호(MSDA)가 상기 마스터 메모리(171a)에 기록될 수 있는 것이다.
상기 라이트 인에이블신호(WE)가 로우 레벨이 되고, 이에 따라, 상기 라이트 방지신호(WP)가 하이 레벨이 되면, 상기 마스터 메모리(171a)는 상기 마스터 시리얼 클럭 신호(MSCL) 및 상기 마스터 시리얼 데이터 신호(MSDA)를 상기 마스터 타이밍 제어기(175a)에 제공할 수 있다.
도 5는 도 2의 슬레이브 스위치를 설명하는 회로도이다. 도 6은 도 2의 슬레이브 메모리를 설명하는 회로도이다.
도 2 내지 도 6을 참조하면, 상기 슬레이브 스위치(177b), 상기 슬레이브 메모리(171b) 및 상기 슬레이브 타이밍 제어기(175b)는 두 가닥의 신호선을 이용하는 양방향 직렬 버스 통신(I2C)을 한다. 도시되지 않았지만, 상기 신호선은 시리얼 데이터(Serial DAta; SDA) 라인 및 시리얼 클록(Serial CLock; SCL) 라인일 수 있다.
상기 슬레이브 스위치(177b)는 스위칭칩인 제3 칩(CH3)을 포함한다. 상기 제3 칩(CH3)은 총 8개의 단자를 포함한다.
제1 단자(1A) 및 제2 단자(1B)는 각각 상기 시리얼 클록 신호(SCLI)를 인가받고, 상기 슬레이브 시리얼 클럭 신호(SSCL)를 출력하는 단자들이다. 제3 단 자(WEP1)는 상기 라이트 인에이블신호(WE)를 인가받는 단자로서, 상기 라이트 인에이블신호(WE)에 응답하여 상기 슬레이브 시리얼 클럭 신호(SSCL)가 출력될 수 있다. 제4 단자(GND)는 상기 슬레이브 스위치(177b)의 접지 단자이다.
제5 단자(2A) 및 제6 단자(2B)는 각각 상기 시리얼 데이터 신호(SDAI)를 인가받고, 상기 슬레이브 시리얼 데이터 신호(SSDA)를 출력하는 단자들이다. 제7 단자(WEP2)는 상기 라이트 인에이블신호(WE)를 인가받는 단자로서, 상기 라이트 인에이블신호(WE)에 응답하여 상기 슬레이브 시리얼 데이터 신호(SSDA)가 출력될 수 있다. 제8 단자(VCC)는 상기 슬레이브 스위치(177b)의 전원 단자로서 외부로부터 전원전압(VCC)을 인가받는다.
여기서, 상기 제1 단자(1A) 및 상기 제2 단자(1B) 사이에 제1 저항(R21)이 배치되고, 상기 제5 단자(2A) 및 상기 제6 단자(2B) 사이에 제2 저항(R22)가 배치될 수 있다. 상기 제1 저항(R21) 및 상기 제2 저항(R22)은 매우 큰 전항값들을 갖는다. 따라서, 상기 제1 단자(1A) 및 상기 제2 단자(1B)의 사이와, 상기 제5 단자(2A) 및 상기 제6 단자(2B)의 사이가 오픈될 수 있다.
상기 제3 단자(WEP1)에 제3 저항(R23)의 일단이 연결될 수 있다. 상기 제3 저항(R23)의 타단은 접지된다.
상기 슬레이브 메모리(171b)는 이이피롬(EEPROM)일 수 있다. 상기 슬레이브 메모리(171b)는 메모리칩인 제4 칩(CH4)을 포함한다. 상기 제4 칩(CH4)은 총 8개의 단자를 포함한다.
제1 단자(A0), 제2 단자(A1) 및 제3 단자(A2)는 상기 슬레이브 메모리(171b) 의 주소를 나타낸다. 본 실시예에서는 상기 슬레이브 메모리(171b)의 주소가 111인 것을 예로 들었다.
제4 단자(GND)는 접지 단자이다. 제5 단자(SCL) 및 제6 단자(SDA)는 각각 상기 슬레이브 스위치(177b)로부터 출력된 상기 슬레이브 시리얼 클럭 신호(SSCL) 및 상기 슬레이브 시리얼 데이터 신호(SSDA)가 인가되는 단자이다. 제7 단자(WPP)는 상기 라이트 방지신호(WP)가 인가되는 단자이고, 제8 단자(VCC)는 전원 단자로서 외부로부터 전원전압(VCC)을 인가받는다.
여기서, 상기 제5 단자(SCL), 상기 제6 단자(SDA) 및 상기 제7 단자(WPP)에 제4 저항(R24), 제5 저항(R25) 및 제6 저항(R26)이 연결되어 상기 전원전압(VCC)을 인가받을 수 있다.
또한, 상기 제7 단자(WPP)에 제7 저항(R27)의 일단이 연결되고, 상기 제7 저항(R27)의 타단은 접지될 수 있다. 여기서, 상기 제7 저항(R27)은 매우 큰 저항값을 갖는다. 따라서, 상기 제7 단자(WPP)는 접지와 오픈될 수 있다.
따라서, 하이 레벨의 상기 라이트 인에이블신호(WE)가 인가되면, 상기 슬레이브 스위치(177b)가 상기 슬레이브 시리얼 클럭 신호(SSCL) 및 상기 슬레이브 시리얼 데이터 신호(SSDA)를 통과시켜 상기 슬레이브 메모리(171b)에 제공한다.
이때, 상기 슬레이브 메모리(171b)의 주소는 111을 나타내므로, 즉, 제1 단자(A0), 상기 제2 단자(A1) 및 상기 제3 단자(A2)에 하이 레벨의 신호가 인가될 때 상기 슬레이브 메모리(171b)가 선택되므로, 상기 슬레이브 시리얼 클럭 신호(SSCL) 및 상기 슬레이브 시리얼 데이터 신호(SSDA)가 상기 슬레이브 메모리(171b)에 기록 될 수 있는 것이다.
상기 라이트 인에이블신호(WE)가 로우 레벨이 되고, 이에 따라, 상기 라이트 방지신호(WP)가 하이 레벨이 되면, 상기 슬레이브 메모리(171a)는 상기 슬레이브 시리얼 클럭 신호(SSCL) 및 상기 슬레이브 시리얼 데이터 신호(SSDA)를 상기 슬레이브 타이밍 제어기(175b)에 제공할 수 있다.
도 7은 도 1에 도시된 타이밍 제어장치의 제어방법을 설명하기 위해 도시한 흐름도이다.
도 1, 도 2 및 도 7을 참조하면, 외부로부터 제공되는 상기 라이트 인에이블신호(WE)를 기초로 새로운 제어 데이터에 포함되는 마스터 제어 데이터 및 슬레이브 제어 데이터가 상기 메모리부(171)로 제공되는 것이 차단된다(단계 S110).
이어서, 상기 타이밍 제어부(175)는 상기 리셋 신호(RST)에 응답하여 기저장된 상기 제어 데이터를 읽는다(단계 S120).
이어서, 상기 타이밍 제어부(175)는 상기 전원 공급부(173)에서 출력된 상기 전원들의 출력 타이밍을 상기 기저장된 제어 데이터에 기초하여 제어한다(단계 S130). 여기서, 상기 제어는 상기 타이밍 제어부(175)가 상기 전원 공급부(173)에 상기 전원제어신호(TRDY)를 제공함으로써 수행된다.
본 실시예에 따라, 상기 라이트 인에이블신호(WE)에 응답하여 상기 마스터 스위치(177a) 및 상기 슬레이브 스위치(177b)는 상기 마스터 시리얼 클록 신호(MSCL) 및 상기 슬레이브 시리얼 클록 신호(SSCL)를 출력할 수 있다.
마찬가지로, 상기 라이트 인에이블신호(WE)에 응답하여 상기 마스터 스위 치(177a) 및 상기 슬레이브 스위치(177b)는 상기 마스터 시리얼 데이터 신호(MSDA) 및 상기 슬레이브 시리얼 데이터 신호(SSDA)를 출력할 수 있다.
또한, 상기 마스터 메모리(171a)의 주소 및 상기 슬레이브 메모리(171b)의 주소에 따라, 상기 마스터 메모리(171a) 및 상기 슬레이브 메모리(171b)는 상기 마스터 시리얼 클록 신호(MSCL) 및 상기 마스터 시리얼 데이터 신호(MSDA)와, 상기 슬레이브 시리얼 클록 신호(SSCL) 및 상기 슬레이브 시리얼 데이터 신호(SSDA)를 선택적으로 저장할 수 있다. 따라서, 상기 데이터 제어장치(170)는 상기 라이트 인에이블신호(WE)에 응답하여 상기 마스터 영역에 대응하는 상기 제어 데이터를 상기 마스터 메모리(171a) 및 상기 슬레이브 메모리(171b)에 독립적으로 저장할 수 있다.
또한, 상기 데이터 제어장치(170)는 상기 라이트 방지신호(WP)에 응답하여 저장된 상기 제어 데이터를 이용할 뿐, 상기 마스터 스위치(177a) 및 상기 슬레이브 스위치(177b)가 차단될 수 있다. 이에 따라, 상기 마스터 타이밍 제어기(175a) 및 상기 슬레이브 타이밍 제어기(175b)가 상기 마스터 메모리(171a) 및 상기 슬레이브 메모리(171b)로부터 상기 제어 데이터를 읽어 올 때 데이터의 충돌 없이 독립적으로 접근할 수 있으므로, 상기 표시장치(100)의 신뢰성이 향상될 수 있다.
이상에서 설명한 바와 같이, 본 발명의 실시예에 따르면, 두 개의 스위치들에 의해 두 개의 메모리들을 두 개의 타이밍 제어기가 선택적으로 접근할 수 있으므로, 데이터 충돌이 방지될 수 있어 표시장치의 신뢰성이 향상될 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 설명하는 블록도이다.
도 2는 도 1의 타이밍 제어장치를 설명하는 블록도이다.
도 3은 도 2의 마스터 스위치를 설명하는 회로도이다.
도 4는 도 2의 마스터 메모리를 설명하는 회로도이다.
도 5는 도 2의 슬레이브 스위치를 설명하는 회로도이다.
도 6은 도 2의 슬레이브 메모리를 설명하는 회로도이다.
도 7은 도 1에 도시된 타이밍 제어장치의 제어방법을 설명하기 위해 도시한 흐름도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 표시장치 10: 표시패널
30: 게이트 구동부 50: 데이터 구동부
70: 타이밍 제어장치 71 : 메모리부
73 : 전원 공급부 75 : 타이밍 제어부
77 : 스위칭부 90: 계조전압 발생부

Claims (20)

  1. 외부로부터 제공되는 라이트 인에이블신호를 기초로 제어 데이터에 포함되는 마스터 제어 데이터 및 슬레이브 제어 데이터가 메모리부로 제공되는 것을 차단시키는 단계;
    외부로부터 제공되는 리셋 신호에 응답하여 상기 메모리부에 기저장된 제어 데이터를 읽는 단계; 및
    상기 기저장된 제어 데이터에 기초하여 전원의 출력 타이밍을 제어하는 단계를 포함하는 타이밍 제어방법.
  2. 제1항에 있어서, 상기 전원의 출력 타이밍을 제어하는 단계는,
    마스터 전원제어신호 및 슬레이브 전원제어신호를 제공하는 단계를 더 포함하는 것을 특징으로 하는 타이밍 제어방법.
  3. 제2항에 있어서, 상기 마스터 전원제어신호 및 상기 슬레이브 전원제어신호가 동시에 하이 레벨인 경우, 상기 전원의 출력이 개시되는 것을 특징으로 하는 타이밍 제어방법.
  4. 제1항에 있어서, 상기 마스터 제어 데이터 및 상기 슬레이브 제어 데이터는 상기 메모리부에 독립적으로 제공되는 것이 차단되는 것을 특징으로 하는 타이밍 제어방법.
  5. 전원을 출력하는 전원 공급부;
    마스터 제어 데이터 및 슬레이브 제어 데이터를 포함하는 제어 데이터를 저장하는 메모리부;
    외부로부터 제공되는 리셋 신호에 응답하여 상기 메모리부로부터 상기 제어 데이터를 읽고, 상기 전원의 출력 타이밍을 제어하는 타이밍 제어부; 및
    외부로부터 제공되는 라이트 인에이블신호에 기초로, 상기 마스터 제어 데이터 및 상기 슬레이브 제어 데이터를 상기 메모리부에 제공하거나 상기 마스터 제어 데이터 및 상기 슬레이브 제어 데이터가 상기 메모리부에 제공되는 것을 차단하는 스위칭부를 포함하는 타이밍 제어장치.
  6. 제5항에 있어서, 상기 스위칭부는,
    상기 라이트 인에이블신호에 응답하여 상기 제어 데이터 중 상기 마스터 제어 데이터를 출력하는 마스터 스위치; 및
    상기 라이트 인에이블신호에 응답하여 상기 제어 데이터 중 상기 제어 슬레이브 데이터를 출력하는 슬레이브 스위치를 포함하는 것을 특징으로 하는 타이밍 제어장치.
  7. 제6항에 있어서, 상기 메모리부는,
    상기 라이트 인에이블신호에 응답하여 상기 마스터 제어 데이터를 저장하는 마스터 메모리; 및
    상기 라이트 인에이블신호에 응답하여 상기 슬레이브 제어 데이터를 저장하는 슬레이브 메모리를 포함하는 것을 특징으로 하는 타이밍 제어장치.
  8. 제7항에 있어서, 상기 라이트 인에이블신호가 로우 레벨인 경우, 상기 타이밍 제어부는 상기 리셋 신호에 응답하여 저장된 상기 마스터 제어 데이터 및 상기 슬레이브 제어 데이터를 각각 리드하고, 상기 마스터 제어 데이터 및 상기 슬레이브 제어 데이터가 정상적으로 리드되면, 마스터 전원제어신호 및 슬레이브 전원제어신호를 상기 전원 공급부에 제공하는 것을 특징으로 하는 타이밍 제어장치.
  9. 제8항에 있어서, 상기 타이밍 제어부는 상기 마스터 전원제어신호 및 상기 슬레이브 전원제어신호에 기초하여 전원제어신호를 상기 전원 공급부에 제공하는 논리합 소자를 더 포함하는 것을 특징으로 하는 타이밍 제어장치.
  10. 제5항에 있어서, 상기 마스터 타이밍 제어기 및 상기 슬레이브 타이밍 제어기 각각은 상기 메모리부와 양방향 직렬 버스 통신(I2C)을 하는 것을 특징으로 하는 타이밍 제어장치.
  11. 제5항에 있어서, 상기 메모리부는 이이피롬(EEPROM; Electrically Erasable and Programmable Read Only Memory)인 것을 특징으로 하는 타이밍 제어장치.
  12. 제5항에 있어서, 상기 스위칭부는 상기 마스터 제어 데이터 및 상기 슬레이브 제어 데이터가 상기 메모리부에 독립적으로 제공되는 것을 차단하는 것을 특징으로 하는 타이밍 제어장치.
  13. 제5항에 있어서, 상기 전원은 아날로그 구동전압(AVDD), 게이트 온 전압(VON), 게이트 오프 전압(VOFF) 및 공통전압(VCOM)을 포함하는 것을 특징으로 하는 타이밍 제어장치.
  14. 제5항에 있어서, 상기 메모리부와 상기 타이밍 제어부는 일체로 형성되는 것을 특징으로 하는 타이밍 제어장치.
  15. 제5항에 있어서, 상기 메모리부, 상기 타이밍 제어부 및 상기 전원 공급부는 일체로 형성되는 것을 특징으로 하는 타이밍 제어장치.
  16. 전원을 출력하는 전원 공급부와, 마스터 제어 데이터 및 슬레이브 제어 데이터를 포함하는 제어 데이터를 저장하는 메모리부와, 외부로부터 제공되는 리셋 신호에 응답하여 상기 메모리부로부터 상기 제어 데이터를 읽고, 상기 전원의 출력 타이밍을 제어하는 타이밍 제어부와, 외부로부터 제공되는 라이트 인에이블신호에 기초로, 상기 마스터 제어 데이터 및 상기 슬레이브 제어 데이터를 상기 메모리부에 제공하거나 상기 마스터 제어 데이터 및 상기 슬레이브 제어 데이터가 상기 메모리부에 제공되는 것을 차단하는 스위칭부를 포함하는 타이밍 제어장치;
    상기 전원 공급부로부터 전원을 제공받고, 상기 타이밍 제어장치에서 제공되는 게이트 제어신호에 응답하여 게이트 신호를 출력하는 게이트 구동부;
    상기 전원 공급부로부터 전원을 제공받고, 상기 타이밍 제어장치에서 제공되는 데이터 제어신호에 응답하여 데이터 신호를 출력하는 데이터 구동부; 및
    상기 게이트 신호 및 상기 데이터 신호를 기초로 영상을 표시하는 표시패널을 포함하는 표시장치.
  17. 제16항에 있어서, 상기 라이트 인에이블신호가 로우 레벨인 경우, 상기 타이밍 제어부는 상기 리셋 신호에 응답하여 저장된 상기 마스터 제어 데이터 및 상기 슬레이브 제어 데이터를 각각 리드하여 상기 게이트 제어신호 및 상기 데이터 제어신호를 출력하는 것을 특징으로 하는 표시장치.
  18. 제16항에 있어서, 상기 표시패널의 구동주파수는 240Hz인 것을 특징으로 하는 표시장치.
  19. 제16항에 있어서, 상기 마스터 타이밍 제어기 및 상기 슬레이브 타이밍 제어기의 구동주파수는 각각 120Hz인 것을 특징으로 하는 표시장치.
  20. 제16항에 있어서, 상기 전원 중 아날로그 구동전압(AVDD)을 기준전압으로 하여, 계조전압을 발생하여 상기 데이터 구동부에 출력하는 계조전압 발생부를 더 포함하는 것을 특징으로 하는 표시장치.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130031102A (ko) * 2011-09-20 2013-03-28 엘지디스플레이 주식회사 전원공급장치 및 전원공급방법.
KR20130054795A (ko) * 2011-11-17 2013-05-27 삼성디스플레이 주식회사 데이터 구동 장치, 이를 포함하는 표시 장치, 및 그 구동 방법
KR20160079562A (ko) * 2014-12-26 2016-07-06 엘지디스플레이 주식회사 복수의 타이밍 컨트롤러 및 이를 이용한 표시 장치
KR20180043442A (ko) * 2016-10-19 2018-04-30 삼성디스플레이 주식회사 표시 장치 및 이의 구동 방법
US10482803B2 (en) 2015-05-20 2019-11-19 Samsung Electronics Co., Ltd. Display driver integrated circuit

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101373469B1 (ko) 2009-11-27 2014-03-13 엘지디스플레이 주식회사 액정표시장치 및 그 구동방법
TWI533286B (zh) * 2010-09-06 2016-05-11 元太科技工業股份有限公司 平面顯示裝置
EP2671228B1 (en) * 2011-02-01 2022-04-13 3M Innovative Properties Company A passive interface for an electronic memory device
KR102002530B1 (ko) * 2013-02-28 2019-10-22 삼성디스플레이 주식회사 구동 장치, 이를 포함하는 표시 장치 및 그 구동 방법
KR102360847B1 (ko) 2017-05-08 2022-02-10 삼성디스플레이 주식회사 표시 장치
CN109272956B (zh) * 2018-11-06 2020-12-29 惠科股份有限公司 显示面板中存储单元的保护电路及显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030184550A1 (en) * 2002-03-28 2003-10-02 Nally Robert M. Virtual frame buffer control system
KR20060020074A (ko) * 2004-08-31 2006-03-06 삼성전자주식회사 표시장치
KR20070116373A (ko) * 2006-06-05 2007-12-10 삼성전자주식회사 액정 표시 장치
KR20080101262A (ko) * 2007-05-16 2008-11-21 엘지디스플레이 주식회사 메모리 인터페이스 장치와 이를 이용한 평판표시장치 및 그구동방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100706742B1 (ko) * 2000-07-18 2007-04-11 삼성전자주식회사 평판 디스플레이 장치
JP2003066911A (ja) * 2001-08-22 2003-03-05 Fujitsu Display Technologies Corp 表示装置および表示方法
JP4063800B2 (ja) * 2004-08-02 2008-03-19 沖電気工業株式会社 表示パネル駆動装置
KR101087471B1 (ko) * 2004-09-23 2011-11-25 엘지디스플레이 주식회사 유기발광소자의 구동장치 및 그 구동방법
KR101286506B1 (ko) * 2006-06-19 2013-07-16 엘지디스플레이 주식회사 액정 표시장치와 그의 구동방법
JP5099406B2 (ja) * 2006-11-14 2012-12-19 ソニー株式会社 信号処理回路および方法
US20080211760A1 (en) * 2006-12-11 2008-09-04 Seung-Soo Baek Liquid Crystal Display and Gate Driving Circuit Thereof
KR100864926B1 (ko) * 2007-05-11 2008-10-22 엘지디스플레이 주식회사 액정표시장치
JP2008309834A (ja) * 2007-06-12 2008-12-25 Seiko Epson Corp 半導体集積回路、電源システムインタフェース及び電子機器
US7897971B2 (en) * 2007-07-26 2011-03-01 Semiconductor Energy Laboratory Co., Ltd. Display device
KR101481701B1 (ko) * 2008-08-22 2015-01-12 삼성디스플레이 주식회사 타이밍 제어장치 및 이를 갖는 표시장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030184550A1 (en) * 2002-03-28 2003-10-02 Nally Robert M. Virtual frame buffer control system
KR20060020074A (ko) * 2004-08-31 2006-03-06 삼성전자주식회사 표시장치
KR20070116373A (ko) * 2006-06-05 2007-12-10 삼성전자주식회사 액정 표시 장치
KR20080101262A (ko) * 2007-05-16 2008-11-21 엘지디스플레이 주식회사 메모리 인터페이스 장치와 이를 이용한 평판표시장치 및 그구동방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130031102A (ko) * 2011-09-20 2013-03-28 엘지디스플레이 주식회사 전원공급장치 및 전원공급방법.
KR20130054795A (ko) * 2011-11-17 2013-05-27 삼성디스플레이 주식회사 데이터 구동 장치, 이를 포함하는 표시 장치, 및 그 구동 방법
KR20160079562A (ko) * 2014-12-26 2016-07-06 엘지디스플레이 주식회사 복수의 타이밍 컨트롤러 및 이를 이용한 표시 장치
US10482803B2 (en) 2015-05-20 2019-11-19 Samsung Electronics Co., Ltd. Display driver integrated circuit
KR20180043442A (ko) * 2016-10-19 2018-04-30 삼성디스플레이 주식회사 표시 장치 및 이의 구동 방법

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