KR20100080156A

KR20100080156A - 커패시터 및 커패시터의 제조 방법

Info

Publication number: KR20100080156A
Application number: KR1020080138797A
Authority: KR
Inventors: 김재훈
Original assignee: 주식회사 동부하이텍
Priority date: 2008-12-31
Filing date: 2008-12-31
Publication date: 2010-07-08

Abstract

실시예에 따른 커패시터는 제1 절연층 위에 형성된 제2 절연층; 상기 제2 절연층의 일부에 형성된 제1 금속층; 상기 제2 절연층, 상기 제1 금속층 위에 형성된 제3 절연층; 상기 제3 절연층의 일부에 형성된 제1 유전층; 상기 제3 절연층, 상기 제1 유전층 위에 형성된 제4 절연층; 상기 제4 절연층의 일부에 형성된 제2 금속층; 상기 제4 절연층, 상기 제2 금속층 위에 형성된 제5 절연층; 상기 제5 절연층의 일부에 형성된 제2 유전층; 상기 제5 절연층, 상기 제2 유전층 위에 형성된 제6 절연층; 및 상기 제6 절연층의 일부에 형성된 제3 금속층을 포함한다.

실시예에 의하면, 적층 구조의 금속층 및 유전층을 형성하고, 각 금속층을 필요에 따라 조합적으로 연결함으로써 다양한 커패시턴스를 가지는 가변형 커패시터를 구현할 수 있다. 또한, 커패시터가 차지하는 기판 면적 및 회로 사이즈를 최소화할 수 있다.

커패시터, 가변형, 적층 구조, 먹스, 금속층, 유전층

Description

커패시터 및 커패시터의 제조 방법{Capacitor and manufacturing method of capacitor}

실시예는 커패시터 및 커패시터의 제조 방법에 관한 것이다.

커패시터는 크게 MOS(Metal Oxide Semiconductor) 커패시터, PIP(Poly-silicon Insulator Poly-silicon) 커패시터, MIM(Metal Insulator Metal) 커패시터 등으로 구분될 수 있으며, 보통 단일 소자 형태로 구현된다.

이렇게 단일 소자 형태로 구현된 커패시터는 고유의 커패시턴스 수치를 가지므로, 다양한 커패시턴스 수치를 구현하기 위해서는 다수의 커패시터를 구비하고, 다수의 커패시터를 연결하여 필요한 용량에 맞춰야 한다.

따라서, 회로의 사이즈가 커지고 공정이 복잡해지는 문제점이 있다.

실시예는 반도체 기판의 최소 영역에 형성 가능하면서도 다양한 커패시턴스를 구현할 수 있는 커패시터 및 커패시터의 제조 방법을 제공한다.

실시예에 따른 커패시터 제조 방법은 제1 절연층 위에 제2 절연층이 형성되는 단계; 상기 제2 절연층의 트랜치에 제1 금속층이 형성되는 단계; 상기 제2 절연층, 상기 제1 금속층 위에 제3 절연층이 형성되는 단계; 상기 제3 절연층의 트랜치에 제1 유전층이 형성되는 단계; 상기 제3 절연층, 상기 제1 유전층 위에 제4 절연층이 형성되는 단계; 상기 제4 절연층의 트랜치에 제2 금속층이 형성되는 단계; 상기 제4 절연층, 상기 제2 금속층 위에 제5 절연층이 형성되는 단계; 상기 제5 절연층의 트랜치에 제2 유전층이 형성되는 단계; 상기 제5 절연층, 상기 제2 유전층 위에 제6 절연층이 형성되는 단계; 및 상기 제6 절연층의 트랜치에 제3 금속층이 형성되는 단계를 포함한다.

실시예에 의하면, 다음과 같은 효과가 있다.

첫째, 적층 구조의 금속층 및 유전층을 형성하고, 각 금속층을 필요에 따라 조합적으로 연결함으로써 다양한 커패시턴스를 가지는 가변형 커패시터를 구현할 수 있다.

둘째, 적층 구조의 가변형 커패시터를 구현할 수 있으며, 다수의 커패시터를 구비할 필요가 없으므로 커패시터가 차지하는 기판 면적 및 회로 사이즈를 최소화할 수 있다.

첨부된 도면을 참조하여, 실시예에 따른 커패시터 및 커패시터의 제조 방법에 대하여 상세히 설명한다.

이하, 실시예를 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명은 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되므로 본 발명의 기술적 사상과 직접적인 관련이 있는 핵심적인 구성부만을 언급하기로 한다.

본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준 으로 설명한다.

도 1은 실시예에 따른 커패시터의 구조를 도시한 측단면도이고, 도 2는 실시예에 따른 커패시터의 구조를 도시한 상측 투시도이다.

제1 절연층(100) 위에 제2 절연층(112)을 형성한다.

상기 제2 절연층(112)을 패터닝하여 트랜치를 형성한 후, 상기 트랜치에 금속물질을 매립하여 제1 금속층(114)을 형성한다.

상기 제2 절연층(112), 상기 제1 금속층(114) 위에 제3 절연층(122)을 형성하고, 상기 제3 절연층(122)을 패터닝하여 상기 제1 금속층(114) 위에 트랜치를 형성한다.

상기 제3 절연층(122)의 트랜치에 절연물질을 매립하여 제1 유전층(124)을 형성한다.

상기 제1 유전층(124)은 상기 제1 금속층(114)위의 영역에서 상기 제1 금속층(114)보다 작게 형성된다.

이어서, 상기 제3 절연층(122), 상기 제1 유전층(124) 위에 제4 절연층(132)을 형성한다.

상기 제4 절연층(132)을 패터닝하여 트랜치를 형성한 후, 상기 제4 절연층(132)의 트랜치에 금속 물질을 매립하여 제2 금속층(134)을 형성한다.

상기 제2 금속층(134)은 상기 제1 유전층(124) 위의 영역에서 상기 제1 금속층(114)보다 작고, 상기 제1 유전층(124)보다 크게 형성된다.

이어서, 상기 제4 절연층(132), 상기 제2 금속층(134) 위에 제5 절연층(142) 을 형성하고, 상기 제5 절연층(142)을 패터닝하여 상기 제2 금속층(134) 위에 트랜치를 형성한다.

상기 제5 절연층(142)의 트랜치에 절연물질을 매립하여 제2 유전층(144)을 형성한다.

상기 제2 유전층(144)은 상기 제2 금속층(134) 위의 영역에서 상기 제2 금속층(134) 및 상기 제1 유전층(124)보다 작게 형성된다.

다음으로, 상기 제5 절연층(142), 상기 제2 유전층(144) 위에 제6 절연층(152)을 형성한다.

상기 제6 절연층(152)을 패터닝하여 트랜치를 형성한 후, 상기 제6 절연층(152)의 트랜치에 금속 물질을 매립하여 제3 금속층(154)을 형성한다.

상기 제3 금속층(154)은 상기 제2 유전층(144) 위의 영역에서 상기 제2 금속층(134)보다 작고, 상기 제2 유전층(144)보다 크게 형성된다.

실시예에서, 상기 유전층들(124, 144)은 질화막, 산화막, TEOS(Tetraethyl orthosilicate; Si(C2H5O4))층, USG층 등으로 형성될 수 있다.

이어서, 상기 제3 금속층(154), 상기 제6 절연층(152) 위에 제7 절연층(160)을 형성하고, 상기 제1 금속층(114)과 연결되는 제1 컨택 플러그(172), 상기 제2 금속층(134)과 연결되는 제2 컨택 플러그(174), 상기 제3 금속층(154)과 연결되는 제3 컨택 플러그(176)를 형성한다.

이후, 도면에 도시되지 않았으나, 상기 제1 컨택 플러그(172)와 연결되는 제1 컨택, 상기 제2 컨택 플러그(174)와 연결되는 제2 컨택, 상기 제3 컨택 플러그(176)와 연결되는 제3 컨택이 상기 제7 절연층(160) 위에 형성될 수 있다.

실시예는 세개의 금속층(114, 134, 154)과 두개의 유전층(124, 144)이 형성된 것으로 하였으나, 보다 많은 적층 구조의 금속층 및 유전층이 더 형성될 수 있다.

즉, 상기 제7 절연층(160)을 형성하는 대신, 상기 제6 절연층(152), 상기 제3 금속층(154) 위에 제6+N 절연층(이하, 1≤N＜10)을 형성하고, 상기 제6+N 절연층을 패터닝하여 상기 제3 금속층(154) 위에 트랜치를 형성한다.

이후, 상기 제6+N 절연층의 트랜치에 절연물질을 매립하여 제2+N 유전층을 형성한다.

상기 제2+N 유전층은 상기 제3 금속층(154) 위의 영역에서 상기 제3 금속층(154) 및 상기 제2 유전층(144)보다 작게 형성된다.

다음으로, 상기 제6+N 절연층, 상기 제2+N 유전층 위에 제7+N 절연층을 형성하고, 상기 제7+N 절연층을 패터닝하여 트랜치를 형성한 후, 상기 제7+N 절연층의 트랜치에 금속 물질을 매립하여 제3+N 금속층을 형성한다.

상기 제3+N 금속층은 상기 제2+N 유전층 위의 영역에서 상기 제3 금속층(154)보다 작고, 상기 제2+N 유전층보다 크게 형성된다.

이후, 각 금속층들은 전술한 바와 같이, 컨택 플러그 및 컨택과 연결된다.

이와 같은 실시예에 따른 커패시터에 의하면, 상기 금속층(114, 134, 154)을 선별하고, 해당 컨택을 조합적으로 연결함으로써 다양한 커패시턴스를 구현할 수 있다.

가령, 상기 컨택들은 먹스(MUX)와 같은 스위치 회로를 이용하여 용이하게 조합되어 연결될 수 있다.

이러한 경우, 총 N개의 금속층, N-1개의 유전층을 구현하였다면, N(N-1)/2 가지의 경우의 수에 해당되는 커패시턴스를 구현할 수 있다.

이는 N(N-1)/2개의 커패시터를 구비한 것과 동일한 의미이다.

참고로, 각 금속층 사이에서 수직하게 대응되는 유전층의 면적을 조절하여 각 층의 커패시턴스가 조절될 수 있다.

이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

도 1은 실시예에 따른 커패시터의 구조를 도시한 측단면도.

도 2는 실시예에 따른 커패시터의 구조를 도시한 상측 투시도.

Claims

제1 절연층 위에 제2 절연층이 형성되는 단계;

상기 제2 절연층의 트랜치에 제1 금속층이 형성되는 단계;

상기 제2 절연층, 상기 제1 금속층 위에 제3 절연층이 형성되는 단계;

상기 제3 절연층의 트랜치에 제1 유전층이 형성되는 단계;

상기 제3 절연층, 상기 제1 유전층 위에 제4 절연층이 형성되는 단계;

상기 제4 절연층의 트랜치에 제2 금속층이 형성되는 단계;

상기 제4 절연층, 상기 제2 금속층 위에 제5 절연층이 형성되는 단계;

상기 제5 절연층의 트랜치에 제2 유전층이 형성되는 단계;

상기 제5 절연층, 상기 제2 유전층 위에 제6 절연층이 형성되는 단계; 및

상기 제6 절연층의 트랜치에 제3 금속층이 형성되는 단계를 포함하는 커패시터의 제조 방법.
제1항에 있어서,

상기 제1 유전층은 상기 제1 금속층 위의 영역에서 상기 제1 금속층보다 작게 형성되고,

상기 제2 금속층은 상기 제1 유전층 위의 영역에서 상기 제1 금속층보다 작고, 상기 제1 유전층보다 크게 형성되며,

상기 제2 유전층은 상기 제2 금속층 위의 영역에서 상기 제2 금속층 및 상기 제1 유전층보다 작게 형성되고,

상기 제3 금속층은 상기 제2 유전층 위의 영역에서 상기 제2 금속층보다 작고, 상기 제2 유전층보다 크게 형성된 것을 특징으로 하는 커패시터의 제조 방법.
제1항에 있어서,

상기 제3 금속층, 상기 제6 절연층 위에 제7 절연층이 형성되는 단계;

상기 제7 절연층으로부터 상기 제3 절연층을 관통하여 상기 제1 금속층과 연결되는 제1 컨택 플러그, 상기 제7 절연층으로부터 상기 제5 절연층을 관통하여 상기 제2 금속층과 연결되는 제2 컨택 플러그, 상기 제7 절연층을 관통하여 상기 제3 금속층과 연결되는 제3 컨택 플러그가 형성되는 단계를 더 포함하는 커패시터 제조 방법.
제1항에 있어서,

상기 제6 절연층, 상기 제3 금속층 위에 제6+N 절연층(이하, 1≤N＜10)이 형성되는 단계;

상기 제6+N 절연층의 트랜치에 제2+N 유전층이 형성되는 단계;

상기 제6+N 절연층, 상기 제2+N 유전층 위에 제7+N 절연층이 형성되는 단계;

상기 제7+N 절연층의 트랜치에 제3+N 금속층이 형성되는 단계를 더 포함하는 것을 특징으로 하는 커패시터 제조 방법.
제4항에 있어서,

상기 제3+N 금속층은 상기 제2+N 유전층 위의 영역에서 상기 제3 금속층보다 작고, 상기 제2+N 유전층보다 크게 형성되고,

상기 제2+N 유전층은 상기 제3 금속층 위의 영역에서 상기 제3 금속층 및 상기 제2 유전층보다 작게 형성된 것을 특징으로 하는 커패시터 제조 방법.
제4항에 있어서,

상기 제7+N 절연층, 상기 제3+N 금속층 위에 제8+N 절연층이 형성되는 단계;

상기 제8+N 절연층으로부터 상기 각 금속층까지 연결되는 다수의 컨택 플러그가 형성되는 단계를 더 포함하는 것을 특징으로 하는 커패시터 제조 방법.
제4항에 있어서,

상기 N개의 금속층을 조합적으로 연결하여 N(N-1)/2 가지의 경우의 수에 해당되는 커패시턴스를 구현하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 제조 방법.
제1 절연층 위에 형성된 제2 절연층;

상기 제2 절연층의 일부에 형성된 제1 금속층;

상기 제2 절연층, 상기 제1 금속층 위에 형성된 제3 절연층;

상기 제3 절연층의 일부에 형성된 제1 유전층;

상기 제3 절연층, 상기 제1 유전층 위에 형성된 제4 절연층;

상기 제4 절연층의 일부에 형성된 제2 금속층;

상기 제4 절연층, 상기 제2 금속층 위에 형성된 제5 절연층;

상기 제5 절연층의 일부에 형성된 제2 유전층;

상기 제5 절연층, 상기 제2 유전층 위에 형성된 제6 절연층; 및

상기 제6 절연층의 일부에 형성된 제3 금속층을 포함하는 커패시터.
제8항에 있어서,

상기 제1 유전층은 상기 제1 금속층 위의 영역에서 상기 제1 금속층보다 작게 형성되고,

상기 제2 금속층은 상기 제1 유전층 위의 영역에서 상기 제1 금속층보다 작고, 상기 제1 유전층보다 크게 형성되며,

상기 제2 유전층은 상기 제2 금속층 위의 영역에서 상기 제2 금속층 및 상기 제1 유전층보다 작게 형성되고,

상기 제3 금속층은 상기 제2 유전층 위의 영역에서 상기 제2 금속층보다 작고, 상기 제2 유전층보다 크게 형성된 것을 특징으로 하는 커패시터.
제8항에 있어서,

상기 제3 금속층, 상기 제6 절연층 위에 형성된 제7 절연층;

상기 제7 절연층으로부터 상기 제3 절연층을 관통하여 상기 제1 금속층과 연 결되는 제1 컨택 플러그;

상기 제7 절연층으로부터 상기 제5 절연층을 관통하여 상기 제2 금속층과 연결되는 제2 컨택 플러그; 및

상기 제7 절연층을 관통하여 상기 제3 금속층과 연결되는 제3 컨택 플러그를 더 포함하는 커패시터.
제8항에 있어서,

상기 제6 절연층, 상기 제3 금속층 위에 형성된 제6+N 절연층(이하, 1≤N＜10);

상기 제6+N 절연층의 일부에 형성된 제2+N 유전층;

상기 제6+N 절연층, 상기 제2+N 유전층 위에 형성된 제7+N 절연층;

상기 제7+N 절연층의 일부에 형성된 제3+N 금속층을 더 포함하는 것을 특징으로 하는 커패시터.
제11항에 있어서,

상기 제3+N 금속층은 상기 제2+N 유전층 위의 영역에서 상기 제3 금속층보다 작고, 상기 제2+N 유전층보다 크게 형성되고,

상기 제2+N 유전층은 상기 제3 금속층 위의 영역에서 상기 제3 금속층 및 상기 제2 유전층보다 작게 형성된 것을 특징으로 하는 커패시터.
제11항에 있어서,

상기 제7+N 절연층, 상기 제3+N 금속층 위에 형성된 제8+N 절연층;

상기 제8+N 절연층으로부터 상기 각 금속층까지 연결되는 다수의 컨택 플러그를 더 포함하는 것을 특징으로 하는 커패시터.
제11항에 있어서,

상기 N개의 금속층을 조합적으로 연결하여 N(N-1)/2 가지의 경우의 수에 해당되는 커패시턴스를 구현하는 스위치 회로를 포함하는 커패시터.