KR20100078607A - 플래쉬 메모리 소자 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 소자 및 그의 제조 방법을 제공한다. 이 소자는, 반도체 기판에 활성 영역과 필드 영역을 정의하며 공통 소스 영역을 건너뛰면서 비트 라인과 나란한 방향으로 섬 모양으로 형성된 소자 분리막들과, 반도체 기판의 상부에 형성된 플로팅 게이트 및 제어 게이트 및 공통 소스 영역에 불순물 이온을 주입하여 형성된 공통 소스 라인을 구비하는 것을 특징으로 한다. 그러므로, 메모리 소자의 제조 공정을 단순화시킬 수 있고, 포토 레지스트 찌꺼기(Residue)가 발생하여 이온 주입이 방해를 받는 기존의 문제를 해결할 수 있고, 활성 영역에 전류 경로가 형성되므로 소스 저항을 낮출 수 있는 효과를 갖는다.
플래쉬 메모리(flash memory), 임베디드(embedded) 플래쉬 셀, 공통 소스 라인(common source line), 소자 분리막

Description

플래쉬 메모리 소자 및 그의 제조 방법{Flash memory device and method for manufacturing the device}
본 발명은 반도체 메모리 소자 및 그의 제조 방법에 관한 것으로서, 특히 임베디드(embedded) 플래쉬 셀(cell)이나 NOR형 플래쉬(flash) 메모리 같은 플래쉬 메모리 소자 및 그의 제조 방법에 관한 것이다.
플래시 메모리는 플로팅 게이트(Floating Gate) 및 콘트롤 게이트(Control Gate)를 포함하는 스택(Stack)형 게이트 구조를 가지고 있다. 이러한 플래시 메모리는 낸드(NAND)형과 노어(NOR)형으로 구분할 수 있는데, NOR형 플래시 메모리는
각각의 셀이 비트 라인과 접지 라인 사이에 병렬로 연결되어 있는 구조로 되어 있다. 특히, NOR형 플래시 메모리에는 공통 소스 라인(Common Source line)이 형성되는데, 즉 16개의 셀마다 1개의 콘택(Contact)이 형성되고, 이 16개의 셀의 공통 소스 라인이 n+ 확산층으로 연결되는 구조를 갖는다.
이하, 일반적인 플래쉬 메모리 소자 및 그의 제조 방법을 첨부된 도면들을 참조하여 다음과 같이 설명한다.
도 1은 일반적인 플래쉬 메모리 소자의 평면도를 나타내고, 도 2는 도 1에 도시된 소자 분리막(10)만을 별도로 나타내고, 도 3a 내지 도 3d들은 일반적인 플래쉬 메모리 소자의 제조 방법에 의한 공정 단면도들을 나타낸다. 도 3a 내지 도 3d들은 도 1에 도시된 A-A'선을 절취한 단면도들이다.
도 1 및 도 2를 참조하면, 소자 분리(Isolation)막(10)을 형성하기 위한 소자 분리 패터닝(patterning)을 위해 비트 라인(BL:Bit Line) 방향으로 연속된 라인 형태로 실리콘 반도체 기판(30)을 식각하여 트렌치(미도시)를 형성하고, 형성된 트렌치에 절연물을 갭필하는 STI( Shallow Trench Isolation ) 공정에 의해 소자 분리막(10)을 형성한다. 이후, 플래쉬 메모리 소자의 제조 순서는 웰 형성(Well formation), 플로팅 게이트(FG:Floating Gate) 형성, 제어 게이트(CG:Control Gate) 형성 및 공통 소스 라인 형성의 공정 순서대로 진행한다. 공통 소스 라인의 형성에 대해서만 간략히 다음과 같이 살펴본다.
도 3a를 참조하면, 공통 소스 영역에는 소자 분리막들(10)이 반도체 기판(30)의 트렌치에 갭필되어 형성되어 있다. 따라서, 일반적인 포토 레지스트 마스크를 이용한 사진 및 식각 공정에 의해 도 3b에 도시된 바와 같이 공통 소스 영역에 있는 소자 분리막들(10)을 식각하여 제거한다. 이후, 도 3c에 도시된 바와 같이 소자 분리막(10)이 제거되어 드러난 트렌치를 포함하여 반도체 기판(30)에 대해 이온 주입 공정(40)을 수행하여 도 3d에 도시된 바와 같은 공통 소스 라인(50)을 형성한다.
전술한 바와 같이, 일반적인 플래쉬 메모라 소자의 제조 방법에 의하면, 공통 소스 라인(50)을 형성하기 위해, 공통 소스 영역의 소자 분리막(10)을 제거하는 식각 공정이 별도로 필요함을 알 수 있다. 따라서, 수직(vertical) 방향으로 2500 내지 3500Å정도의 플로팅 게이트와 제어 게이트가 적층된 구조를 가지고 있어서, 공통 소스 영역을 정의하기 위한 포토 리소그라피(photolithograph) 공정에서 발생될 수 있는 디포커스(defocus) 혹은 포토 레지스트 찌꺼기(residue) 등에 의해 공통 소스 라인을 위한 이온 주입(40)이 블럭킹(blocking)될 수 있는 등의 문제가 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 전류 경로를 단축하여 소스 저항을 낮출 수 있는 공통 소스 라인을 갖는 플래쉬 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 기존보다 더 간단하게 공통 소스 라인을 제조할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는 데 있다.
상기 과제를 이루기 위한 본 발명에 의한 플래쉬 메모리 소자는, 반도체 기판에 활성 영역과 필드 영역을 정의하며 공통 소스 영역을 건너뛰면서 비트 라인과 나란한 방향으로 섬 모양으로 형성된 소자 분리막들과, 상기 반도체 기판의 상부에 형성된 플로팅 게이트 및 제어 게이트 및 상기 공통 소스 영역에 불순물 이온을 주입하여 형성된 공통 소스 라인으로 구성되는 것이 바람직하다.
상기 다른 과제를 이루기 위한 본 발명에 의한 플래쉬 메모리 소자의 제조 방법은,반도체 기판에 활성 영역과 필드 영역을 정의하며 공통 소스 영역을 건너뛰면서 비트 라인과 나란한 방향으로 섬 모양으로 소자 분리막들을 형성하는 단계와, 상기 반도체 기판의 상부에 플로팅 게이트 및 제어 게이트를 형성하는 단계 및 상기 공통 소스 영역에 불순물 이온을 주입하여 공통 소스 라인을 형성하는 단계로 이루어지는 것이 바람직하다.
본 발명에 의한 플래쉬 메모리 소자 및 그의 제조 방법은
비트 라인 방향으로 길게 연장되어 형성된 일반적인 소자 분리막의 패턴과 달리 섬(island) 또는 도프(Dot) 형태로 공통 소스 영역을 건너뛰면서 소자 분리막을 형성하기 때문에, 공통 소스 라인을 형성할 때 공통 소스 영역에서 소자 분리막을 제거해야 하는 공정을 생략시킬 수 있으므로 메모리 소자의 제조 공정을 단순화시킬 수 있고,
공통 소스 라인을 형성할 때 깊은 소자 분리막을 포토 리소그라피 공정에 의해 제거함으로 인해 포토 레지스트 찌꺼기(Residue)가 발생하여 이온 주입이 방해를 받는 기존의 문제를 해결할 수 있고,
소자 분리막이 제거된 트렌치 자리에 이온이 주입되어 형성되므로 전류 경로(Current path)가 트렌치의 측부와 하부 및 활성 영역을 지나도록 형성되는 기존의 공통 소스 라인에 반하여, 활성 영역에 전류 경로가 형성되므로 소스 저항을 낮출 수 있는 효과를 갖는다.
이하, 본 발명의 실시예에 의한 플래쉬(flash) 메모리 소자를 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 4는 본 발명의 실시예에 의한 플래쉬 메모리 소자의 평면도를 나타낸다. 이 도면은 공통 소스 라인을 형성한 이후의 플래쉬 메모리 소자의 평면도이다.
도 4를 참조하면, 소자 분리막(60)은 반도체 기판(미도시)에 형성되어 있으며, 활성 영역과 필드 영역을 정의한다. 제어 게이트(control gate)(70)는 반도체 기판의 상부의 활성 영역에 형성되어 있다. 그 밖에 반도체 기판에 웰(well)(미도 시)이 존재할 수도 있고, 반도체 기판과 제어 게이트(70) 사이에 플로팅(floating) 게이트(미도시)나 유전체(미도시)가 형성되어 있을 수 있다. 유전체는 ONO(Oxide-Nitride-Oxide)의 구조를 가질 수 있다.
본 발명에서는 소자 분리막(60)의 구조 및 이로 인한 공통 소스(common source) 라인(line)의 모습이 주된 핵심 개념이므로 이들에 대해서만 중점적으로 설명하며, 그 밖에 설명되지 않은 부분들은 일반적인 NOR형 플래쉬 메모리 소자의 구조와 동일하다.
도 5는 도 4에 도시된 소자 분리막(60)만을 별도로 나타낸 평면도이다.
도 5를 참조하면, 도 2에 도시된 일반적인 소자 분리막(10)과 달리 본 발명에 의한 소자 분리막(60)은 공통 소스 영역을 건너뛰면서 비트 라인(BL:Bit Line)과 나란한 방향으로 섬(island)[또는, 도트(dot)] 모양으로 형성되어 있다. 즉, 공통 소스 영역에는 소자 분리막(60)이 형성되어 있지 않다. 소자 분리막(60)은 워드 라인(WL:Word Line) 방향으로는 서로 이격되어 형성되어 있다.
이때, 공통 소스 라인은 소자 분리막(60)이 형성되어 있지 않은 공통 소스 영역에 불순물 이온 주입에 의해 형성되어 있다. 공통 소스 라인은 각 셀의 소스를 전기적으로 연결하는 역할을 한다.
이하, 본 발명의 실시예에 의한 플래쉬 메모리 소자의 제조 방법을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 6a 내지 도 6c들은 본 발명의 실시예에 의한 플래쉬 메모리 소자의 제조 방법에 의한 공정 단면도들을 나타낸다. 도 6a 내지 도 6c들은 도 4에 도시된 A-A' 선을 절취한 단면도들이다.
도 6a 내지 도 6c들은 공통 소스 라인의 형성만을 보이며, 소자 분리막(60)의 형성이나 그 밖에 NOR형 플래쉬 메모리 소자의 다른 부분들은 도시하고 있지 않다. 그러나, 공통 소스 라인을 제외한 이러한 부분들은 일반적인 사항들이므로 여기서는 상세한 설명을 생략하고 개략적으로 살펴본다.
먼저, 본 발명에 의하면, 반도체 기판(80)에 활성 영역과 필드 영역을 정의하는 소자 분리막(60)을 형성한다. 이때, 본 발명에 의하면, 공통 소스 영역을 건너뛰면서 비트 라인(BL)과 나란한 방향으로 섬 모양이 되도록 소자 분리막(60)을 형성한다. 또한, 도 4 및 도 5에 도시된 바와 같이 워드 라인(WL) 방향으로는 서로 이격되도록 소자 분리막(60)을 형성한다. 소자 분리막(60)은 일반적인 STI(Shallow Trench Isolation) 공정이나 LOCOS 공정등에 의해 형성할 수 있다.
이후, 반도체 기판(80)에 웰(미도시)을 형성한다. 이후, 반도체 기판(80)의 상부에 플로팅 게이트(미도시), 유전체막(미도시) 및 제어 게이트(미도시)를 순차적으로 수직 방향으로 적층하여 형성한다.
반도체 기판(30)에 소자 분리막(10)이 형성되어 있는 도 3a에 도시된 구조와 달리 본 발명에 의하면, 도 6a에 도시된 바와 같이, 반도체 기판(80)에서 공통 소스 영역에는 소자 분리막(60)이 형성되어 있지 않다. 따라서, 본 발명에 의하면, 도 3c에 도시된 바와 같이 공통 소스 영역에 이온 주입 공정을 수행하기 이전에 도 3a 및 도 3b에 도시된 바와 같이 갭필되어 있는 소자 분리막(10)을 식각하여 제거하는 공정이 불필요함을 알 수 있다.
이후, 도 6b 및 도 6c에 도시된 바와 같이, 공통 소스 영역에 불순물 이온(90)을 주입하여 공통 소스 라인(100)을 형성한다.
즉, 도 6b에 도시된 바와 같이 반도체 기판(80)에서 소자 분리막(60)이 형성되어 있지 않은 공통 소스 영역에 불순물 이온을 주입(90)하여 이온 주입층(100)을 도 6c에 도시된 바와 같이 형성한다. 예를 들어, 비소(Arsenic) 또는 인(Phosphorus) 등의 불순물을 공통 소스 영역의 기판(80) 표면에 주입하여 이온 주입층(100)을 형성할 수 있다. 여기서, 이온 주입층(100)은 공통 소스 라인이다.
일반적인 경우 소자 분리막(10)이 제거된 도 3b에 도시된 트렌치(32)를 포함하는 반도체 기판(30)에 이온을 주입(40) 해야하므로 이온 주입 각도를 틸트(tilt)시켜야 하는 반면, 본 발명에 의하면 소자 분리막(60)을 처음부터 공통 소스 영역에는 형성하지 않으므로 이온 주입이 될 부분이 평편하여 이온 주입(90) 각도를 틸트시킬 필요가 없으며 수직으로 이온 주입을 수행할 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1은 일반적인 플래쉬 메모리 소자의 평면도를 나타낸다.
도 2는 도 1에 도시된 소자 분리막만을 별도로 나타낸다.
도 3a 내지 도 3d들은 일반적인 플래쉬 메모리 소자의 제조 방법에 의한 공정 단면도들을 나타낸다.
도 4는 본 발명의 실시예에 의한 플래쉬 메모리 소자의 평면도를 나타낸다.
도 5는 도 4에 도시된 소자 분리막(60)만을 별도로 나타낸 평면도이다.
도 6a 내지 도 6c들은 본 발명의 실시예에 의한 플래쉬 메모리 소자의 제조 방법에 의한 공정 단면도들을 나타낸다.
* 도면의 주요부분에 대한 부호의 설명
60 : 소자 분리막 70 : 제어 게이트
80 : 반도체 기판 90 : 이온 주입
100 : 공통 소스 라인

Claims (4)

  1. 반도체 기판에 활성 영역과 필드 영역을 정의하며 공통 소스 영역을 건너뛰면서 비트 라인과 나란한 방향으로 섬 모양으로 형성된 소자 분리막들;
    상기 반도체 기판의 상부에 형성된 플로팅 게이트 및 제어 게이트; 및
    상기 공통 소스 영역에 불순물 이온을 주입하여 형성된 공통 소스 라인을 구비하는 것을 특징으로 하는 플래쉬 메모리 소자.
  2. 제1 항에 있어서, 상기 소자 분리막들은 워드 라인 방향으로 서로 이격되어 형성되어 있는 것을 특징으로 하는 플래쉬 메모리 소자.
  3. 반도체 기판에 활성 영역과 필드 영역을 정의하며 공통 소스 영역을 건너뛰면서 비트 라인과 나란한 방향으로 섬 모양으로 소자 분리막들을 형성하는 단계;
    상기 반도체 기판의 상부에 플로팅 게이트 및 제어 게이트를 형성하는 단계; 및
    상기 공통 소스 영역에 불순물 이온을 주입하여 공통 소스 라인을 형성하는 단계를 구비하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  4. 제3 항에 있어서, 상기 소자 분리막들은 워드 라인 방향으로 서로 이격되어 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
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