KR20100077051A - 메모리 액세스들의 순서를 수정하기 위한 시스템, 장치 및 방법 - Google Patents

메모리 액세스들의 순서를 수정하기 위한 시스템, 장치 및 방법 Download PDF

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Abstract

메모리 액세스 동작을 제어하기 위한 시스템들 및 방법들이 개시된다. 시스템은 메모리 디바이스들로의 요구들을 수행하는 하나 이상의 요구자들을 포함할 수 있다. 메모리 컨트롤러 내에서, 요구 큐는 요구자로부터 요구를 수신하고, 뱅크 디코더는 목적지 뱅크를 결정하며, 요구는 적절한 뱅크 큐에 배치된다. 순서화 유닛은 현재 요구가 수신된 순서에 관해 재순서화될 수 있는지 결정하고 재순서화 결정에 기초하여 새로운 메모리 사이클 순서를 생성한다. 재순서화는 동일한 메모리 페이지로의 다수의 요구, 다수의 판독, 또는 다수의 기입이 있는지 여부에 기초할 수 있다. 메모리 인터페이스는 각 메모리 요구를 메모리 사이클 순서대로 실행한다. 데이터 버퍼는 메모리에 기입될 때까지 기입 데이터를 홀딩하고, 요구자에게 리턴될 때까지 판독 데이터를 홀딩한다. 데이터 버퍼는 또한 판독-수정-기입 동작들에 이용되는 메모리 워드들을 홀딩할 수도 있다.

Description

메모리 액세스들의 순서를 수정하기 위한 시스템, 장치 및 방법{SYSTEM, APPARATUS, AND METHOD FOR MODIFYING THE ORDER OF MEMORY ACCESSES}
[우선권 주장]
본 출원은 2007년 11월 15일에 출원된, 발명의 명칭이 "System, Apparatus, and Method for Modifying the Order of Memory Accesses"인 미국 특허출원 제11/940,745호의 우선권을 주장한다.
실시예들은 컴퓨터 시스템들에 관한 것으로, 더욱 구체적으로는, 메모리 액세스 효율을 증가시키는 메모리 컨트롤러들의 동작 방법들에 관한 것이다.
대부분의 컴퓨터 및 데이터 처리 시스템들에서, 통상 RAM(Random Access Memory)인 메인 액티브 메모리는 DRAM(Dynamic Random Access Memory)이다. DRAM의 구조는 일반적으로 뱅크들로 구성되는 다수의 메모리 셀로 구성된다. 각 뱅크는 메모리 셀들의 어레이에 대응하고, 각 셀은 메모리 어드레스에서의 데이터의 디지트(예를 들면, 비트)와 각각 연관된다. 특히, 뱅크 내의 메모리 어드레스들은 각각 로우 어드레스 및 칼럼 어드레스에 의해 지정되고, 여기에서 각 로우 어드레스는 메모리 페이지를 어드레싱한다. 그러므로, 메모리의 각 페이지는 그 페이지 내의 상이한 칼럼 지정들에 대응하는 수 개의 메모리 로케이션들을 포함한다.
일련의 액세스 요구들을 수행할 때, 현재 또 다른 페이지가 개방되어 있는 뱅크에 페이지 요구가 발생할 수 있고, 이는 통상적으로 "페이지 충돌"로 지칭되며, 그 경우에 이전에 개방된 페이지가 우선 닫혀져야(예를 들면, 프리차지되어야(pre-charged)) 한다. 이전 페이지를 닫은 후, 요구된 페이지가 개방될 수 있고(예를 들면, 활성화되고), 그 후 요구된 페이지로의 판독 또는 기입 동작이 수행될 수 있다. 현재 요구된 페이지가 어떠한 개방된 페이지도 가지지 않은 뱅크에서 발견되는 경우에, "페이지 누락(miss)"이 발생하고, 따라서 활성화 절차가 수행되는 것을 필요로 한다. "페이지 히트"는 현재 메모리 액세스 요구가 이전 메모리 액세스 요구로부터 이미 개방되어 있는 페이지에 대한 것인 경우에 발생하는 것으로 말해진다.
페이지 충돌 및 페이지 누락에 대해 수행되어야 하는 여분 처리, 페이지 히트 요청들에 관한 메모리 액세스들로 인해, 전자의 2개의 프로세스를 수행하는데 필요한 시간은 후자에 대한 것보다 훨씬 더 크다. 마이크로프로세서 기술 개발의 초기 단계에, 판독 및 기입 동작 양쪽 모두에 대해, DRAM 메모리 페이지에 액세스하라는 요구들은 선입선출을 기초로 하여 수신되고 이행되었다. 그러한 처리는 비효율적이어서, 다수의 페이지 누락 및 충돌을 발생시킬 수 있고, 이에 따라 메모리 페이지들을 프리차지하고 활성화하는 것을 위해 프로세서 및/또는 메모리 컨트롤러 자원들의 광범위한 전담을 필요로 한다.
더욱 최근에는, 메모리 액세스가 우선 순위에 기초하는 더 진보된 처리 방법들이 개발되고 있다. 액세스 요구의 우선 순위는 요구를 전송하는 디바이스의 타입, 요구되는 액세스의 타입, 요구에 의해 액세스되길 원하는 메모리 어드레스, 등과 같은 다양한 인자들에 기초할 수 있다. 그러나, 엄격하게 우선 순위에 기초하여 메모리 액세스를 제공하는 것의 문제점은 낮은 우선 순위 요구들이 수용할 수 없는 긴 시간 기간들 동안에 액세스가 거절될 수 있다는 것이다.
또한, 시스템 내의 마이크로프로세서들의 개수, 마이크로프로세서의 코어들의 개수, 및 코어 당 프로세스 스레드들의 개수는 최근에 크게 증가하고 있고 다음 수년 동안에 걸쳐 계속해서 증가할 것으로 예상된다. 수백 내지 수천의 실행 스레드들을 갖는 시스템들이 계획될 수 있다. 이들 시스템들은 종종 다수의 프로세서 칩이 하나의 공통 메모리를 액세스하도록 설계된다. 공통 메모리로의 액세스를 요구하는 이들 다수의 소스는 메모리에 대해 추가적인 압력을 가한다.
코어들 및 스레드들의 개수의 증가의 영향들 중 하나는, 메모리 시스템에 의해 보여지는 어드레스 요구 스트림이 증가된 개수의 실질적으로 독립적이거나 표면적으로 독립적인 프로그램 실행 시퀀스들로 인해 더 랜덤할 것이라는 주요한 부작용을 갖는, 크게 증가된 메모리 대역폭에 대한 요건일 것이다. 과거에 대부분의 시스템 구현들에 의해 전체 메모리 대역폭 및 레이턴시 이슈들이 다루어졌던 방법인 레벨 1 및 레벨 2 캐시들의 크기의 증가는, 증가된 코어들의 개수 및 합리적인 다이 크기의 제한들로 인해 덜 효율적이고 더 적은 성장 기회를 가질 수 있다. 또한, 각 코어에서 실행되는 스레드들의 개수의 증가는 평균 캐시 히트 레이트들을 감소시킬 가능성이 있고, 다시 메모리 트래픽을 증가하게 야기할 것이다.
현재의 DRAM 기술에서, 메모리 뱅크를 사이클링하는 - 뱅크를 활성화하고 요구된 데이터를 판독하거나 기입하며, 뱅크를 리차지(recharge)하는 - 시간은 데이터 이동 시간보다 훨씬 더 길다. 이러한 긴 사이클 시간은, 2개의 요구들이 시간상 근접하여 있지만 동일한 메모리 뱅크에 대한 것이라면, 메모리 입력/출력(I/O) 핀들이 제1 뱅크 사이클을 완료하여 제2 뱅크 사이클이 시작될 수 있는 시간 기간 동안 기다리기 위해 유휴상태가 된다는 것을 의미한다. DRAM들은 일반적으로 독립적으로 사이클링될 수 있는 다수의 뱅크를 갖고 있으므로, 이러한 뱅크 타이밍 충돌은 가용한 메모리 대역폭을 허비시킨다.
그러한 상이한 메모리 요구 소스들에 있어서, 다수의 스레드 및 다수의 프로세서의 시스템 환경에서 개선된 메모리 성능을 생성하는 장치들 및 방법들에 대한 필요성이 존재한다.
도면들은 본 발명의 실시예들을 예시한다.
도 1은 처리 시스템의 단순화된 시스템 블록도이다.
도 2는 메모리 컨트롤러의 단순화된 블록도이다.
도 3은 메모리 요구들을 재순서화하기 위한 프로세스를 예시하는 단순화된 흐름도이다.
도 4는 재순서화된 메모리 요구들을 수행하기 위한 프로세스를 예시하는 단순화된 흐름도이다.
도 5는 판독-수정-기입 동작들에 대한 메모리 액세스 요구들을 수행하기 위한 프로세스를 예시하는 단순화된 흐름도이다.
본원에서 개시된 실시예들은 다수의 스레드 및 다수의 프로세서의 시스템 환경에서 개선된 메모리 성능을 생성하기 위한 장치들 및 방법들을 포함한다.
이하의 상세한 설명에서는, 그 일부를 형성하고, 본 발명이 실시될 수 있는 특정 실시예들이 예시로써 도시되어 있는 첨부된 도면들에 대해 참조를 행한다. 이들 실시예들은 본 기술분야에서 통상의 지식을 가진 자들이 본 발명을 실시할 수 있을 만큼 충분히 상세하게 설명되고, 다른 실시예들이 활용될 수 있으며 구조적, 논리적 및 전기적 변경들이 본 발명의 범주 내에서 행해질 수 있다는 것은 자명하다.
이러한 설명에서, 회로들 및 기능들은 불필요할 정도의 상세함으로 본 발명을 모호하게 하지 않도록 하기 위해 블록도 형태로 도시될 수 있다. 또한, 도시되고 설명된 특정 회로 구현들은 예일 뿐이고 본원에서 달리 지정되지 않는 한 본 발명을 구현하는 유일한 방식으로 해석되어서는 안 된다. 블록 정의들 및 다양한 블록들 간의 로직의 파티셔닝은 특정 구현을 표현한다. 본 기술분야에서 통상의 지식을 가진 자는 본 발명이 다수의 다른 파티셔닝 솔루션에 의해 실시될 수 있다는 것을 용이하게 알 것이다. 대체로, 타이밍 고려사항들 등에 관한 세부사항들은, 본 발명의 완전한 이해를 얻는데 그러한 세부사항들이 필요하지 않고 본 기술분야에서 통상의 지식을 가진 자들의 능력들 내에 있는 경우에는 생략되어 있다.
설명의 용이함을 위해, 실시예들은 DRAM(Dynamic Random Access Memory) 디바이스들과 함께 이용되는 것으로서 이하에 설명된다. 그럼에도 불구하고, 본 발명이 DRAM을 포함하는 응용들에 제한되지 않는다는 것은 자명하다. 오히려, 본 발명의 실시예들은 SRAM(static RAM)들, 및 FPM DRAM(Fast Page Mode DRAM), EDO DRAM(Extended Data Out DRAM), 버스트(bust) EDO DRAM, SDRAM(Synchronous DRAM), 더블 데이터 레이트 DRAM(DDR2 DRAM 및 DDR3 DRAM), RDRAM(Rambus DRAM), 등을 포함하나, 이에 제한되지 않는 예로써 DRAM들의 많은 상이한 아종들과 같은 다른 타입들의 랜덤 액세스 메모리들과 함께 이용될 수 있다는 것이 강조된다.
일부 도면들은 프리젠테이션 및 설명의 명료성을 위해 단일 신호로서 신호를 예시할 수 있다. 본 기술 분야에서 통상의 지식을 가진 자는 신호가 신호들의 버스를 표현할 수 있다는 것을 이해할 것이며, 여기에서 버스는 다양한 비트 대역폭을 가질 수 있고, 본 발명은 단일 데이터 신호를 포함하는 임의의 개수의 데이터 신호들 상에서 구현될 수 있다.
도 1은 본 개시물의 실시예들에 따라 메모리 컨트롤러(100)를 포함하는 처리 시스템(200)의 단순화된 시스템 블록도이다. 처리 시스템(200)은 하나 이상의 프로세서(210), 하나 이상의 그래픽 프로세서(220), 및 요구 버스(240)에 결합된 하나 이상의 특별 목적 요구자(special purpose requestor)(235)를 포함할 수 있다. 제한하지 않는 예로서, 이들 특별 목적 요구자들은 디지털 신호 프로세서들, 플로팅(floating) 포인트 프로세서들, 미디어 프로세서들, 네트워크 매니저들, 등을 포함할 수 있다. 프로세서들(210), 그래픽 프로세서들(220) 및 특별 목적 요구자들(235)은 본원에서 일반적으로 요구자들(230)로서 지칭될 수 있다. 또한, 일부 실시예들에서, 각각의 요구자들(230)은 (도시되지 않은) 개별 요구 버스(240)를 포함할 수 있다. 요구 버스(240)는 예를 들면, 제어 신호들, 어드레스 신호들, 데이터 신호들, 각 요구자(230)에 대한 고유 식별자들, 및 요구자(230) 내의 다수의 프로세서, 또는 다수의 처리 스레드에 대한 고유 식별자와 같은 구성요소들을 포함할 수 있다.
브리지 유닛(250)은 요구 버스(240)(또는 다수의 요구 버스)에 결합된다. 브리지 유닛(250)은 메모리 컨트롤러(100)를 포함하고 또한 버스 브리지(260)를 포함할 수 있다. 도시되지는 않았지만, 본 기술 분야에서 통상의 지식을 가진 자는 처리 시스템(200)이 다수의 메모리 컨트롤러(100) 및 다수의 버스 브리지(260)를 포함할 수 있다는 것을 알 것이다. 또한, 브리지 유닛(250)은 개별 디바이스로서 메모리 컨트롤러(100) 및 버스 브리지(260)를 구성하거나, 또는 브리지 유닛(250)은 단일 디바이스로 메모리 컨트롤러(100) 및 버스 브리지(260)를 통합시킬 수 있다. 또한, 브리지 유닛(250), 또는 메모리 컨트롤러(100) 및 버스 브리지(260)의 개별 컴포넌트들은 요구자 유닛들(230)로서 동일한 패키지들 또는 집적 회로들에 통합될 수 있다.
메모리 컨트롤러(100)는 하나 이상의 메모리 버스(280)를 통해 메모리 서브시스템(300)에 결합된다. 각 메모리 버스(280)는 적어도 하나의 메모리 디바이스(292)를 포함하는 메모리 컴포넌트들(290)(본원에서 메모리 카드들로도 지칭됨)을 수납한다. 메모리 컴포넌트들(290)은 메모리 카드 또는 메모리 모듈로서 형성될 수 있다. 처리 시스템(200)에서 이용가능한 메모리 모듈들의 제한하지 않는 예들은 SIMM(Single Inline Memory Module)들, DIMM(Dual Inline Memory Module)들, 및 RIMM(Rambus Inline Memory Module)들을 포함한다. 메모리 컴포넌트들(290) 및 메모리 디바이스들(292)의 다양한 구성을 포함하는 메모리 서브시스템(300)은 본원에서 간단히 메모리로서 지칭될 수 있다. 또한, 메모리 컴포넌트들은 하나의 카드 또는 모듈로서 패키징될 필요는 없다. 제한하지 않는 예로서, 메모리 컴포넌트들은 3차원 패키징 구성에서 프로세서(210) 또는 다른 요구자(230)의 상면에 장착될 수 있다.
버스 브리지(260)는 적어도 하나의 주변장치 버스(265)에 결합된다. 다양한 디바이스들(270)이 주변장치 버스(265)에 결합될 수 있다. 제한하지 않는 예들로서, 이들 디바이스들은 저장 컨트롤러들, 2차 버스 브리지들, 멀티미디어 프로세서들, 레거시 디바이스 인터페이스들, 및 키보드들, 마우스들 및 프린터들과 같은 잡다한 입력/출력(I/O) 디바이스들을 포함할 수 있다. 버스 브리지(260), 또는 메모리 컨트롤러(100)는 또한 하나 이상의 특별 목적 고속 버스들에 결합될 수 있다. 퍼스널 컴퓨터에서, 제한하지 않는 예로서, 특별 목적 버스는 고성능 비디오 카드들 또는 다른 고 대역폭 주변장치들을 처리 시스템(200)에 결합하는데 이용되는 AGP(Accelerated Graphics Port) 버스 또는 PCI-X(Peripheral Component Interconnect Extended) 버스일 수 있다.
본 기술 분야에서 통상의 지식을 가진 자들은, 도 1에 예시된 바와 같은 처리 시스템(200)이 메모리 컨트롤러들(100)의 실시예들이 이용될 수 있는 처리 시스템의 하나뿐인, 제한하지 않는 예라는 것을 알 것이다. 도 1이 퍼스널 컴퓨터 또는 워크스테이션과 같은 범용 컴퓨터에 특히 적합한 처리 아키텍처를 예시하지만, 공지된 변경들이 다양한 응용들에서 이용하기 위해 더욱 적합하게 되도록 처리 시스템(200)을 구성하도록 행해질 수 있다는 것을 알 것이다. 예를 들면, 처리를 필요로 하는 많은 전자 디바이스들은 프로세서(210), 및 메모리 컴포넌트들(290)에, 직접적으로 메모리 디바이스들(292)에, 또는 그의 조합에 결합되는 메모리 컨트롤러(100)에 의존하는 더 간단한 아키텍처를 이용하여 구현될 수 있다.
이들 전자 디바이스들은 오디오/비디오 프로세서들 및 레코더들, 게임 콘솔들, 디지털 텔레비전 세트들, 유선 또는 무선 전화기들, (GPS(Global Positioning system) 및/또는 관성 내비게이션에 기초한 시스템을 포함하는) 내비게이션 디바이스들, 및 디지털 카메라들 및/또는 레코더들을 포함할 수 있으나, 이에 제한되지 않는다. 수정들은 예를 들면, 불필요한 컴포넌트들의 제거, 특화된 디바이스들 또는 회로들의 추가, 및/또는 복수의 디바이스들의 통합을 포함할 수 있다.
도 2는 본 개시물의 실시예에 따른 메모리 컨트롤러(100)의 단순화된 블록도이다. 메모리 컨트롤러(100)는 요구 큐(request queue)(110), 뱅크 디코더(120), 뱅크 큐들(130-0, 130-1, 내지 130-n), 순서화 유닛(ordering unit)(140), 데이터 버퍼(150), 메모리 인터페이스(160), 및 타이밍 컨트롤러(170)를 포함한다. 메모리 서브시스템(300)에서 각 메모리 뱅크와 연관된 뱅크 큐(130)가 존재할 수 있다. 그러나, 뱅크 큐들(130)은 다수의 뱅크를 핸들링하도록 구성될 수도 있다.
메모리 요구들은 메모리 요구 버스(240)에서 메모리 컨트롤러(100)에 입력되고, 선입선출 기반으로 요구 큐(110)에 수신된다. 앞서 언급된 바와 같이, 요구 버스(240)는 제어 신호들, 어드레스 신호들, 데이터 신호들, 각 요구자(230)(도 1)에 대한 고유 식별자들, 및 요구자(230) 내의 다수의 프로세서, 또는 다수의 처리 스레드에 대한 고유 식별자들을 포함할 수 있다. 이들 다수의 신호 중 많은 또는 모든 신호가 뱅크 큐들(130)에 저장될 수 있어서, 메모리 컨트롤러(100)는 각각의 메모리 요구가 메모리 컨트롤러(100)에 펜딩되고 있는 동안에 각각의 메모리 요구에 관한 필요한 정보를 저장하고 추적할 수 있다.
뱅크 디코더(120)는 수신된 요구들이 요구 큐(110)에 입력된 시퀀스로 수신된 요구들을 처리하고 수신된 요구들은 예를 들면 뱅크 및 로우 어드레스 정보에 기초하여 뱅크 큐들(130) 중 하나에 배치된다. 순서화 유닛(140)은 뱅크 큐들(130)의 정보를 추적하고, 메모리 요구들이 뱅크 큐들(130)로부터 취해져야 하고 뱅크 큐(130)가 다음 메모리 액세스 요구를 공급해야 하는 순서를 메모리 인터페이스(160) 및 타이밍 컨트롤러(170)에 표시한다. 이하의 설명으로부터 명백하게 되는 바와 같이, 순서화 유닛(140)은 뱅크 큐들 내에서 다양한 메모리 요구들의 시퀀스(예를 들면, 순서)를 제어하기 위한 시퀀스 컨트롤러(142)를 포함할 수 있다. 순서화 유닛(140)은 또한 RMW 사이클들을 제어하기 위한 판독-수정-기입(RMW) 유닛(144)을 포함할 수 있다. RMW 유닛(144)은 순서화 유닛(140)으로부터 분리될 수도 있다. 이 경우에, 뱅크 디코더(120)는 순서화 유닛(140)이 할 수 있는 바와 같이 RMW 유닛을 내부 뱅크로서 처리할 수 있다.
메모리 인터페이스(160) 및 타이밍 컨트롤러(170)는 메모리 버스(280) 상의 메모리의 타입에 기초한 적절한 타이밍 및 제어로 메모리 버스(280)에 대한 메모리 액세스 요구들을 생성하고 제어한다. 제한하지 않는 예들로서, 순서화 유닛(140)으로부터의 지시 하에서, 메모리 인터페이스(160) 및 타이밍 컨트롤러(170)는 메모리 버스(280) 상의 DRAM들에 대한 프리차지, 활성화, 판독, 기입, 및 리프레시 버스 사이클들을 위한 적절한 명령들 및 버스 사이클들을 생성한다.
데이터 버퍼(150)는 메모리 서브시스템(300)으로 예정된 기입 데이터, 메모리 서브시스템(300)으로부터 리턴되는 판독 데이터, 판독-수정-기입 데이터, 또는 그 조합들을 홀딩할 수 있는 단일 버퍼로서 구성될 수 있다. 뱅크 큐들(130)은 (도시되지 않은) 판독 큐들 및 기입 큐들로 분리되어 판독들에 비해 기입들의 더 용이한 추적을 가능하게 한다. 이러한 분리는 이하에 더 완전하게 설명되는 바와 같이, 어느 메모리 요구들이 재순서화될 수 있는지에 대한 검출을 도울 수 있다. 또한, 기입 데이터는 각각의 메모리 기입 요구들과 함께 뱅크 큐들 내에 배치될 수 있고, 그 데이터는 데이터 버퍼(150)로부터 제거될 수 있다.
기입 동작들에 대해, 기입 데이터는 메모리 요구를 동반한다. 기입 메모리 요구들은, 판독 또는 기입 명령 및 연관된 기입 데이터가 메모리 제어 버스(172) 및 메모리 데이터 버스(175) 상에서 런칭된 후에 적절한 뱅크 큐들(130)로부터 제거된다(즉, 할당해제된다).
판독 동작들에 대해, 요구 버스(240) 상의 메모리 요구(102)는 데이터를 포함하지 않는다. 결과적으로, 판독 요구에 대한 데이터 버퍼(150) 내의 공간은 메모리 요구가 뱅크 큐(130) 내에 배치되는 때에 할당될 필요가 없다. 대신에, 판독 동작이 메모리 제어 버스(172) 상에서 런칭되었고 판독 데이터가 메모리 데이터 버스(175) 상에 리턴하는 경우에, 데이터 버퍼(150) 공간이 할당될 수 있다. 다르게는, 제어 로직은 미해결된 판독 요구들의 개수를 추적할 수 있고 판독 버퍼가 오버플로우할 위험에 있는 경우에 추가 판독 요구들을 방지할 수 있다.
판독 메모리 요구는 메모리 컨트롤러(100)가 구성되는 방법에 따라 다양한 다른 시간들 동안에 뱅크 큐들(130)에서 펜딩된 채로 남아있을 수 있다. 하나의 예로서, 뱅크 큐들(130)은 메모리 사이클의 타입, 발원(originating) 요구자(230), 발원 프로세스 스레드, 및 데이터를 그 적절한 요구자(230)에게 리턴하는데 필요할 수 있는 유사한 정보와 같은 모든 요구 정보를 포함할 수 있다. 이러한 예에서, 데이터 버퍼(150)는 판독 데이터, 및 데이터가 판독 데이터 버스(104) 상에 정확하게 리턴될 있도록 어느 엔티티가 각각의 요구를 행했는지를 나타내는 태그를 간단히 포함할 수 있다. 순서화 유닛(140)은 뱅크 큐(130)로부터의 요구 정보 및 데이터 버퍼(150)로부터의 연관된 데이터를 이용하여, 요구 버스(240) 상의 적절한 요구자(230)에게 데이터를 리턴한다. 데이터를 리턴한 후, 메모리 요구 및 연관된 판독 데이터는 적절한 뱅크 큐(130) 및 데이터 버퍼(150)로부터 각각 제거될 수 있다(즉, 할당해제될 수 있다).
또 다른 예로서, 판독 요구가 메모리 버스(280) 상에서 처리되는 때에, 요구 정보가 데이터 버퍼(150) 내에 있도록 요구 정보가 데이터 버퍼(150)에 전송될 수 있다. 이러한 시나리오에서, 판독 데이터를 적절한 요구자(230)에게 리턴하기 위한 모든 정보가 데이터 버퍼(150) 내에 있기 때문에, 요구가 메모리 버스(280) 상에서 처리되는 경우에, 메모리 요구는 뱅크 큐로부터 제거될 수 있다. 순서화 유닛(140)은 데이터 버퍼(150)로부터의 요구 정보 및 연관된 데이터를 이용하여 데이터를 요구 버스(240) 상의 적절한 요구자(230)에게 리턴한다. 데이터를 리턴한 후, 메모리 요구 및 연관된 판독 데이터는 데이터 버퍼(150)로부터 제거될 수 있다(즉, 할당 해제될 수 있다).
효율적인 메모리 시스템은 가능한 한 100%의 시간에 근접하게 그것의 데이터 핀들을 유용한 데이터로 채운 상태로 유지하려고 한다. 이를 위해, 그리고 이하의 설명에서 언급되지 않는 한, 메모리 동작들은 "닫혀진 뱅크" 동작들로 간주된다. 즉, 모든 메모리 참조들은 참조의 마지막에 프리차지된다. 더 많은 로우 어드레스 선택 동작들을 수행해야 하는 것과 연관된 추가적인 오버헤드가 있을지라도, 멀티프로세서 및 멀티-스레딩된 시스템 환경들에서 요구 스트림들의 랜덤성으로 인해 닫혀진 뱅크 동작들이 유용하다. 메모리 컨트롤러(100) 및 메모리 시스템에 의해 알 수 있는 바와 같이, 스레드가 순서화된 요구들의 스트림을 만들고 있더라도, 다른 요구들이 상기 스레드가 참조하고 있었던 개방 페이지를 무효화시키기 전에 원래의 스레드로부터의 제2 요구를 알 기회가 거의 없는 다른 스레드들로부터 인터리빙된 매우 많은 다른 요구들이 있다.
이러한 닫혀진 뱅크 정책은 단일 프로세서 시스템들에서 일반적으로 이용되는 종래의 메모리 컨트롤러들과는 상이하다. 이들 종래의 메모리 컨트롤러들에서, 요구자(230)로부터의 시간적으로 근접한 액세스들이 동일한 뱅크들 및 이들 뱅크들 내의 동일한 페이지들에 대한 것일 가능성이 매우 높기 때문에, 개방 뱅크 정책이 이용된다.
그러나, 일부 경우들에서, 동일한 페이지로의 연속적인 동작이 개방 뱅크이고 더 효율적으로 수행될 수 있도록, 동일한 DRAM 페이지로의 액세스들을 인식하고 프리차지 동작을 바이패스하는 것이 유리할 수 있다. 동일한 페이지로의 메모리 요구들을 인식하고 후속 액세스를 위해 뱅크를 개방 상태로 유지하는 이러한 성능을 향상시키기 위해, 요구 큐(110)에서 수신된 순서에 대해 메모리 요구들을 재순서화하는 것이 유용할 수 있다.
단일 프로세서 시스템에서, 메모리 컨트롤러는 메모리로부터 오는 데이터가 단일 프로세서가 이들을 원하는 순서로 정확하게 되어 있으므로 이들이 만들어지는 순서대로 요구들을 유지하도록 설계될 수 있다. 그러나, 이러한 순서를 유지하는 것은 메모리 시스템에 대해 종종 효율적이지 않다(즉, 메모리 대역폭이 손실될 수 있다). 그러나, 다수의 코어, 및 심지어는 동일한 코어 내에 다수의 스레드가 주어지는 경우, 요구들을 순서대로 유지하는 것으로부터 발생할 수 있는 메모리 시스템 성능 이슈들이 있을 것이다.
일반적으로, 동일한 메모리 어드레스로의 참조들에 대한 순서가 유지되는 한, 무질서하게 리턴되고 있는 요구들로부터 기인하는 프로그램 정확성의 이슈들은 거의 없다. 대체로, 동기화 및 강제된-순서화 명령들이 프로세서의 명령 세트들에 추가되어, 명령들이 이미 존재하지 않는 경우에 데이터 및 프로그램 순서화가 코어들 및 스레드들간의 활동을 필요한 대로 조정할 수 있도록 한다. 그러므로, 컴파일러 라이터들(writers) 및 유사한 로우-레벨 프로그램들은 대부분의 순서화 이슈들을 풀려고 노력한다. 이하의 메모리 시스템의 원자 및 바이트-인에이블 성능의 설명에서 언급되는 바와 같이, 프로그램 동기화 기능들이 종종 시스템의 메모리 아키텍처에 추가된다는 것은 사실이다.
각 코어 또는 스레드의 요구들이 엄격한 프로그램 요구 순서로 유지되어야 하더라도, 메모리 컨트롤러(100)가 (요구 버스(240) 상의 정보에 기초하여) 요구가 이 또는 저 스레드 또는 코어로부터라는 것을 말할 수 있는 경우, 비충돌 요구들(상이한 코어들 및 스레드들로부터의 요구들)이 서로에 대해 무질서하게 되는 것을 허용하면서도 각 프로그램 스트림에 대한 요구들을 순서대로 유지할 수 있다. 또한, 컨트롤러는 이러한 소스 정보를 이용하여 요구하는 소스에 판독 데이터를 다시 라우팅하거나 그것이 발생하는 경우에 에러를 표시한다.
이러한 재순서화 정책에서, 뱅크 큐들(130)의 "더 오래된" 요구가 바쁜 뱅크에 대한 것인 경우, 비어있는 뱅크에 대한 요구가 선택되어 (다른 메모리 타이밍 및 사용 규칙들이 준수되는 한) 그 더 오래된 요구를 선행할 수 있다. 이러한 재순서화는 다르게는 이용되지 않을 수 있는 버스 시간을 생산성있게 이용하게 만든다.
또한, 요구 큐(110)로부터의 인커밍 메모리 요구는 적절한 뱅크 큐의 다른 메모리 요구들과 비교되어, 새로운 메모리 요구가 그외의 펜딩 요구들 중 하나와 동일한 페이지에 대한 것인지 여부를 결정할 수 있다. 그렇다면, 새로운 메모리 요구는 동일한 페이지에 대한 그러한 요구를 펜딩한 후에 배치될 수 있다. 이 경우에, 닫혀진 뱅크 정책은 무시되어 동일한 페이지로의 연속적인 액세스들을 허용할 수 있다.
물론 재순서화에 있어서, 일부 요구들은 지연되거나 한번 이상 이동될 수도 있다. 그러므로, 순서화 유닛(140)은 큐 내에서의 요구들의 에이지(age)를 나타내고 더 높은 우선 순위를 가지며 시의적절하게 실행되도록 "오래된" 요구를 수정하는 타이밍 유닛 또는 유사한 메커니즘을 포함할 수 있다.
판독 사이클들 및 기입 사이클들 사이에서 데이터 방향들을 스위칭할 때 데이터 버스를 선회시키는데 다수의 메모리 클록이 소요될 수 있다. (양방향 DDR 전달들 및 DRAM들에 대해 8-버스트 데이터 요구들을 가정하여) 선회 시간이 2개의 클럭이고, 각 데이터 전달이 4개의 클럭들을 소요하면, 요구들이 판독들과 기입들을 교대로 하는 경우에 피크 메모리 대역폭의 33%가 손실될 수 있다. 그러므로, 메모리 판독들이 다른 메모리 판독들과 함께 그룹화되고 메모리 기입들이 다른 메모리 기입들과 함께 그룹화되는 경우, 버스 선회 시간으로 인한 비효율성들은 감소될 수 있다.
일반적으로, 판독 및 기입 타입 메모리 액세스 요구들 양쪽 모두가 재순서화될 수 있다. 그러나, 메모리 컨트롤러(100)는 뱅크 큐들(130) 내의 다른 메모리 액세스 요구들로 인해 재순서화된 시퀀스가 더 이른 수신된 요구들과 어떠한 어드레싱 충돌들도 생성시키지 않거나 다르게는 관련 메모리 로케이션들에 저장되거나 저장되어야 할 데이터를 간섭하지 않는 범위에서 기입 요구들만이 필요한 경우에 재배열되는 정책을 구현할 수 있다. 또한, 동일한 프로그램 어드레스로의 참조들은 프로그램 요구 순서대로 유지되어야 된다. 이러한 요구 순서는 상이한 프로그램 실체들 사이인 경우에는 일반적으로 소프트웨어에 의해 강제되지만, 단일 요구 소스(예를 들면, 코어 또는 스레드)에 의해 수행되는 경우에는 메모리 컨트롤러(100)에 의해 따르도록 가정된다.
또 하나의 판독 대 기입 정책으로서, 기입 그룹화들(write groupings)보다 판독 그룹화들에게 우선 순위를 제공하는 것이 유용할 수 있다. 즉, 어떤 일(예를 들면, 꽉 찬 큐 또는 어드레스 충돌)이 기입들로의 스위칭을 강제하지 않는 한, 임의의 판독들에 우선 순위가 할당될 수 있다. 이러한 판독 우선 순위 정책은, 판독 요구가 큐에서 앞에 있는 펜딩 기입으로부터 데이터를 얻는 것을 보장하도록 기입 요구에 앞서서 동일한 어드레스로의 판독 요구가 재순서화되지 않는 것을 검증하는 로직을 포함하는 것을 희생하여, 요구자들(230)로부터 볼 때 판독 레이턴시를 감소시킬 수 있다. 그러나, 일부 실시예들에서, 펜딩 기입을 가지고 있는 어드레스에 판독이 수행되는 경우, 메모리 컨트롤러(100)는 메모리가 실제로 판독되지 않도록 적절한 큐로부터 직접 기입 데이터를 리턴할 수 있다.
프로세서들, 또는 다른 요구자들(230)은 종종 개별적인 바이트들을 기입하고 판독-수정-기입 동작들을 수행할 필요가 있다. 개별적인 작은 데이터 양들이 매우 자주 기입되지 않는 것처럼 보일 수 있지만, 이들 동작들이 공통 프로그램들 상에서 작동하고 있는 경우에 코어들 및 스레드들의 개수가 증가함에 따라 이들 동작들이 증가할 것이다. 다수의 스레드가 통신하는 최상의 방법들 중 하나는 메모리 시스템의 일부로서 저장되고 관리되는 플래그들 및 세마포어들(semaphores)과 같은 "원자(atomic)" 메모리 동작들을 이용하는 것이다. 이들 플래그들 및 세마포어들은 일반적으로 메모리 바이트-레벨 또는 워드-레벨 동작들이 잘 작동하는 것을 필요로 한다.
판독-수정-기입(RMW)은 메모리 어드레스로부터 값을 판독하고, 판독된 값을 수정하며, 수정된 값을 다시 메모리 어드레스에 기입하는 원자 시퀀스이다. 멀티-스레딩된 프로그래밍에 대한 종래의 접근법은 RMW 록(lock)들을 이용하여 공유된 리소스들로의 액세스를 동기화시키는 것이다. 세마포어들과 같은 동기화 프리미티브(primitive)들은 멀티-스레딩된 프로그램들에 의해 이용되어, 코드의 일부 섹션들이 동시에 실행되는 것이 코드의 섹션들 사이에 공유될 수 있는 메모리 구조들을 손상시키는 경우에 코드의 일부 섹션들이 동시에 실행되지 않도록 보장한다. 하나의 스레드가 다른 스레드에 의해 이미 홀딩된 록을 획득하려고 시도하는 경우, 스레드는 록이 자유롭게 될 때까지 차단될 것이다.
예를 들면 비교 및 스왑(compare and swap; CAS)과 같은 비-블록킹 알고리즘들은 원자 판독-수정-기입 동작들을 이용할 수 있다. 비교-및-스왑 CPU 명령(또는 x86 아키텍처에서 CMPXCHG 명령)은 메모리 로케이션의 콘텐츠와 주어진 값을 원자적으로 비교하고, 이들이 동일한 경우에 그 메모리 로케이션의 콘텐츠를 주어진 새로운 값으로 수정하는 특별한 명령이다. CAS는 멀티프로세서 시스템들에서 세마포어들을 효율적으로 구현하는데 이용될 수 있다.
종래, 바이트 기입들 및 세마포어들에 대한 지원은 프로세서 내의 실행 로직에서 또는 프로세서의 데이터 캐시들 내의 로직으로 수행되었다. 그러나, 일부 시스템들에서, 전체 캐시 라인의 일부로서가 아니라 개별적인 데이터 아이템들로서 최종 메모리 목적지(즉, 메모리 서브시스템(300))에 이들 작은 오퍼랜드(operand)들을 기입하는 것을 지원하는 것이 유용할 수 있다.
또한, 많은 프로세서가 32-비트 및 64-비트 데이터 아이템들을 이용하고, 이러한 타입의 아이템들이 매우 자주 기입될 수 있다. 그러나, 하나의 제한하지 않는 예로서, 전형적인 DRAM 프로토콜 및 인터페이스는 32-바이트 버스트들을 이동시킬 수 있다. 4개의 바이트들만이 기입될 필요가 있는 경우, 개별적인 바이트-기입-선택 신호들이 필요할 수 있다. 그러나, 일부 메모리 시스템들에서, 바이트 인에이블들은 이용가능하지 않을 수 있다. 이들 시스템들에서, 예를 들면 4-바이트 데이터 아이템을 포함하는 32-바이트 버스트를 판독하는(read in) 것이 필요할 수 있다. 그리고나서, 4개의 데이터 바이트들은 32-바이트어치의 데이터에 삽입되고 수정된 32-바이트 양은 메모리에 다시 재기입된다. 이러한 예에서, 4개의 바이트들이 바이트-인에이블 성능이 인터페이스 내에 존재했다면 달리 전송될 수 있었던 경우에, 64 바이트들의 데이터는 판독 및 기입 양쪽 모두 되어 있다. 이러한 불필요한 데이터의 이동은 유지된, 그러나 허비된 메모리 성능이다. 일반적으로, 메모리 액세스의 폭은 본원에서 "데이터 폭"으로 지칭된다. 제한하지 않는 예들로서, 이러한 데이터 폭은 메모리 버스(280)의 물리적 비트 폭이거나 또는 메모리 버스트 사이클의 폭일 수 있다. 또한, 본원에서 지정되지 않는 한, RMW 동작들은 일반적으로 데이터 폭의 일부들로의 기입들뿐만 아니라 특정 RMW 동작들을 지칭할 것이다.
그러므로, RMW 동작들에 대해, 컨트롤러(100)는 이들 부분적인 기입 동작들을 관리하도록 구성될 수 있다. 또한, RMW 유닛(144)의 데이터 버퍼는, 판독될 데이터가 메모리 컨트롤러(100)에 존재하도록, 이들 RMW 동작들에 대해 예비된 영역들을 홀딩하도록 구성될 수 있고, 이는 메모리 버스(280) 상에서 판독 동작을 수행할 필요성을 제거할 수 있다.
도 3, 4 및 5는 본 개시물의 실시예들에 따라 재순서화된 메모리 액세스 요구들 및 RMW 동작들을 관리하기 위한 프로세스들을 예시하는 단순화된 흐름도이다. 도 3, 4 및 5를 설명할 때, 도 1 및 2의 다양한 구성요소들에 대해서 또한 참조를 행할 것이다.
도 3은 메모리 액세스 요구들을 재순서화하기 위한 프로세스(300)를 예시하는 단순화된 흐름도이다. 동작 블록 302에서, 새로운 요구가 수신된다. 뱅크 어드레스에 기초하여, 요구는 동작 블록(304)에서 적절한 뱅크 큐로 이동된다. 결정 블록(306)은 이제 막 수신된 요구가 동일한 뱅크 큐에서 펜딩되고 있는 임의의 이전 요구들에 시간적으로 근접한 것인지 및 동일한 뱅크 큐에 펜딩되고 있는 임의의 이전 요구들과 동일한 뱅크 및 페이지에 대한 것인지를 결정한다. 본원에서 이용되는 바와 같이, 시간적으로 근접한 것은 요구 큐(110)에서 수신되었던 요구들이 시간적으로 얼마나 떨어져 있는지를 정의한다. 요구들은 시간 스탬프로 태그가 부착되거나, 이들에 부착된 큐 속성에서 에이지를 가질 수 있다. 이와 같이, 시간적으로 너무나 멀리 떨어져 있는 메모리 요구들은 재순서화되지 않을 수 있고, 또는 "오래된" 메모리 요구들은, 새로운 요구들이 "오래된" 메모리 요구들의 앞에 배치되지 않도록 높은 우선 순위가 할당될 수 있다. 떨어져 있는 시간의 길이 또는 큐에서의 에이지는 메모리 컨트롤러(100)의 구성 파라미터로서 설정될 수 있다.
요구가 또 다른 펜딩 요구와 동일한 뱅크 및 페이지에 대한 것이라면, 동작 블록(308)은 그 뱅크 큐에 대해 메모리 사이클 순서를 재정의하여, 동일한 페이지로의 나머지 펜딩 요구들 이후에 바로 새로운 메모리 사이클을 배치한다. 물론, 앞서 언급된 바와 같이, 새로운 판독 사이클은 동일한 어드레스에 대한 기입 사이클 이전에 배치되어서는 안 되고, 기입 사이클은 동일한 어드레스에 대한 판독 또는 기입 사이클 이전에 배치되어서는 안 된다. 또한, 새로운 요구가 높은 우선 순위 요구들의 앞에 배치되어서는 안 되는, 에이지 또는 판독 사이클들에 대한 선호도에 기초한 충분히 높은 우선 순위를 가지는 펜딩 요구들이 뱅크 큐 내에 있을 수 있다.
동작 블록(310)은 새로운 요구가 바로 뒤에 배치되었던 펜딩 요구들이 개방-페이지 요구로서 마크되어야 한다는 것을 나타낸다. 즉, 마크된 요구들에 대해서는, 닫혀진 뱅크 정책은 무시된다. 따라서, 개방-페이지로서 마크된 요구가 메모리 버스(280) 상에서 실행된 후에는, 후속 메모리 요구는 동일한 페이지에 대한 것으로 알려지며, 2개의 요구들은 프리차지하지 않고 이들 간의 로우 어드레스 스트로브(strobe)도 수행하지 않고 연속적으로 수행될 수 있다.
재순서화 프로세스(300)는 판독들 대 기입들에 대한 재순서화를 포함할 수 있다. 재순서화 프로세스가 판독들 대 기입들을 재순서화하는 것을 포함하지 않는 경우, 프로세스는 경로(311)를 통해 동작 블록(302)으로 리턴하여 새로운 메모리 요구를 기다린다. 재순서화 프로세스가 판독들 대 기입들을 재순서화하는 것을 포함하는 경우, 프로세스는 경로(312)를 통해 결정 블록(313)으로 계속된다. 결정 블록(313)은 새로운 요구가 동일한 타입의 펜딩 요구에 시간적으로 근접하여 있는지를 결정하고, 여기에서 타입은 판독 요구 또는 기입 요구일 수 있다. 요구가 동일한 타입의 것이 아닌 경우, 프로세스는 동작 블록(302)으로 리턴하여 새로운 메모리 요구를 기다린다.
요구가 시간적으로 근접한 메모리 요구와 동일한 타입의 것인 경우, 동작 블록(314)은 그 뱅크 큐에 대한 메모리 사이클 순서를 재정의하여 동일한 타입의 펜딩 메모리 사이클 바로 뒤에 새로운 메모리 사이클을 배치한다. 이러한 방식으로, 재순서화 프로세스(300)가 판독 및 기입 사이클들을 함께 그룹화하는데 이용되어, 요구될 수 있는 데이터 버스 선회 사이클의 개수를 감소시킬 수 있다. 또한, 기입들보다 판독들에게 우선 순위가 주어져 판독 레이턴시를 줄일 수 있다. 다시 한번, 하나의 타입의 사이클들은 동일한 어드레스에 대해 상이한 타입의 앞에 배치되어서는 안 된다. 또한, 새로운 요구들이 높은 우선 순위 요구들의 앞에 배치되어서는 안 되는, 에이지 또는 판독 사이클들에 대한 선호도에 기초하여 충분히 높은 우선 순위를 갖는 펜딩 요구들이 뱅크 큐 내에 있을 수 있다. 요구들의 순서를 재정의한 후, 프로세스는 동작 블록(302)으로 리턴하여 새로운 메모리 요구를 기다린다. 판독 및 기입 요구들을 각 뱅크에 대한 개별 큐들로 분리하는 것이 또한 가능하다.
도 4는 메모리 버스(280) 상에서 재순서화된 메모리 요구들을 수행하기 위한 메모리 액세스 프로세스(400)를 예시하는 단순화된 흐름도이다. 동작 블록(401)에서, 다음 메모리 요구가 적절한 뱅크 큐로부터 검색된다. 적절한 뱅크 큐는 라운드-로빈 스킴 또는 뱅크 큐에 기초한 우선 순위화된 선택을 이용하여 결정될 수 있다. 대안적으로, 뱅크 큐 선택은 앞서 설명되었던 바와 같이, 요구를 바쁜 메모리 뱅크에 대응하는 뱅크 큐로부터 선택하지 않는 정책을 이용할 수도 있다.
결정 블록(402)은 다음 메모리 요구가 판독 또는 기입인 지 여부에 대해 테스트한다. 프로세스가 현재 기입 시퀀스 내에 있는 경우, 동작은 결정 블록(454)에서 계속되고, 이는 이하에 설명된다. 프로세스가 현재 판독 시퀀스 내에 있는 경우, 동작은 결정 블록(404)으로 계속되며, 이는 요구가 판독인지 그리고 요구된 뱅크가 바쁘지 않은 지(예를 들면, 활성화되지 않거나 또는 프리차지되지 않은 지)를 결정한다. 그렇지 않다면, 동작 블록(406)은 현재 판독 요구에 대한 뱅크 번호를 업데이트하고 다음 뱅크/큐를 조사하도록 사이클링한다.
결정 블록(408)은 현재 판독 요구에 대한 뱅크가 개방되어 있는지를 알기 위해 테스트한다. 뱅크가 개방되어 있지 않은 경우, 동작 블록(410)은 뱅크를 활성화한다. 결정 블록(412)은 현재 판독 요구의 종료시에 뱅크가 개방된 채로 남아있도록 제어 로직이 설정되어 있는지 여부를 결정하도록 테스트한다. 뱅크가 개방된 상태로 유지되는 경우, 동작 블록(414)은 메모리 버스(280)(도 2) 상에서 판독 사이클을 수행한다. 뱅크가 닫혀 있는 경우, 동작 블록(416)은 메모리 버스(280)(도 2)에 대해 판독 사이클을 수행하고, 그 동안에 동일한 명령에서 판독 동작 이후에 프리차지가 필요하다는 것을 나타낸다.
판독 사이클이 완료된 상태에서, 일부 실시예들은 리턴된 판독 데이터를 저장할 공간이 판독 버퍼(154) 내에 있을 때까지 기다리는 대기 결정 블록(418)을 포함할 수 있다. 결정 블록(420)은 프로세스가 판독 사이클들을 수행하는 것을 종료하는지를 알기 위해 테스트한다. 메모리 컨트롤러(100)는 일부 개수의 연속적인 판독들을 수행하도록 구성될 수 있다. 이것은 다수의 인자에 의해 결정될 수 있다. 제한하지 않는 예들로서, 인자들은 큐에서 대기하는 판독들의 개수, 대기 중인 기입들의 개수에 대한 실행하려고 기다리고 있는 판독들의 개수, 실행하려고 기다리고 있는 기입들의 우선 순위, 실행하려고 기다리고 있는 판독들의 우선 순위, 및 그 조합들을 포함할 수 있다.
판독 사이클들이 계속되는 경우, 동작 블록(406)은 필요한 경우에, 다음 판독 사이클에 대한 뱅크 번호를 업데이트한다. 판독 사이클들이 계속되지 않는 경우, 동작 블록(480)은 현재 모드를 판독 동작들을 수행하는 것으로부터 기입 동작들을 수행하는 것으로 스위칭하고, 동작은 동작 블록(401)에서 계속된다.
결정 블록(402)으로부터의 출구로 리턴하면, 프로세스가 현재 기입 시퀀스에 있는 경우, 동작은 결정 블록(454)으로 계속되며, 이는 요구가 기입인 지 그리고 요구된 뱅크가 바쁘지 않은 지를 결정한다. 그렇지 않은 경우, 동작 블록(456)은 현재 기입 요구에 대한 뱅크 번호를 업데이트하고 다음 뱅크/큐를 조사하도록 사이클링한다.
결정 블록(458)은 현재 기입 요구에 대한 뱅크가 개방되어 있는지를 알기 위해 테스트한다. 뱅크가 개방되어 있지 않은 경우, 동작 블록(460)은 뱅크를 활성화한다. 결정 블록(462)은 현재 기입 요구의 완료시에 뱅크가 개방되어 있는 상태로 남아있도록 제어 로직이 설정되어 있는지 여부를 결정하도록 테스트한다. 뱅크가 개방 상태로 유지되는 경우, 동작 블록(464)은 메모리 버스(280)(도 2) 상에서 기입 사이클을 수행한다. 뱅크가 닫혀 있는 경우, 동작 블록(466)은 메모리 버스(280)(도 2) 상에서 기입 사이클을 수행하고, 그 동안에 동일한 명령 내에서 기입 동작 이후에 프리차지가 필요하다는 것을 나타낸다.
결정 블록(470)은 프로세스가 기입 사이클들을 수행하는 것을 종료하는지를 알기 위해 테스트한다. 메모리 컨트롤러(100)는 특정 개수의 연속적인 기입들을 수행하도록 구성될 수 있다. 이것은 다수의 인자에 의해 결정될 수 있다. 제한하지 않는 예들로서, 인자들은 큐에서 기다리고 있는 기입들의 개수, 기다리고 있는 기입들의 개수에 대한 실행하려고 기다리고 있는 판독들의 개수, 실행하기를 기다리고 있는 기입들의 우선 순위, 실행하려고 기다리고 있는 판독들의 우선 순위, 및 그 조합들을 포함할 수 있다.
기입 사이클들이 계속되는 경우, 동작 블록(456)은 필요한 경우에, 다음 기입 사이클에 대한 뱅크 번호를 업데이트한다. 기입 사이클들이 계속되지 않는 경우, 동작 블록(480)은 현재 모드를 기입 동작들을 수행하는 것으로부터 판독 동작들을 수행하는 것으로 스위칭하고, 동작은 동작 블록(401)에서 계속된다.
메모리 사이클이 개방-페이지로서 마크되지 않은 경우, 닫혀진 뱅크 정책이 따르고, 동작 블록(410)은 이제 막 액세스된 페이지를 프리차지하며, 프로세스는 동작 블록(402)으로 리턴하여 적절한 뱅크 큐로부터 다음 메모리 사이클을 검색한다.
도 5는 판독-수정-기입 동작들 및 부분 데이터 폭 기입들에 대한 메모리 액세스 요구들을 수행하기 위한 프로세스(500)를 예시하는 단순화된 흐름도이고, 이는 도 3의 재순서화 프로세스(300)와 다소간 양립하여 운용될 수 있다. 동작 블록(502)에서, 새로운 요구가 요구 큐(110)(도 2)로부터 수신된다. 뱅크 어드레스에 기초하여, 요구는 동작 블록(504)에서 적절한 뱅크 큐로 이동된다. 결정 블록(506)은 이제 막 수신된 요구가 요구 버스(240)로부터의 특정 신호들 또는 명령들에 의해 식별되는 바와 같은 RMW 요구인 지를 결정한다. 요구가 RMW 요구가 아닌 경우, 제어는 다음 요구를 위해 동작 블록(502)으로 리턴한다. 실제로, RMW 프로세스(500) 및 재순서화 프로세스(300)는 다소간 양립하여 운용되고, 따라서 비-RMW 요구들에 대해 도 3의 재순서화 프로세스(300)가 결정 블록(306)에서 계속될 수 있다.
요구가 RMW 요구인 경우, 결정 블록(508)은 어드레싱된 RMW 로케이션에 대한 전체 데이터 워드가 RMW 유닛(144)(도 2)의 데이터 버퍼에 이미 로케이팅되어 있는지를 결정한다. 전체 데이터 워드가 그 데이터 버퍼 내에 없는 경우, 동작 블록(510)은 메모리 버스(280) 상에서 판독 동작을 수행하고 데이터 워드를 RMW 유닛(144)의 데이터 버퍼에 저장한다.
부분 데이터 기입 동작들이 아닌 종래의 RMW 동작들에 대해, 동작 블록(512)은 필요한 경우에 데이터 워드의 RMW 부분을 요구자(230)에게 리턴한다. 일반적으로, 리턴되는 RMW 부분은 기입이 발생하기 이전의 판독 부분이다. 그러나, 메모리 컨트롤러(100)는 기입이 발생한 후의 RMW 부분을 리턴하도록 구성될 수 있다. 또한, 추가적인 정보가 RMW 부분과 함께 리턴될 수 있다. 제한하지 않는 예로서, 비교 및 스왑 동작의 비교 결과가 리턴될 수 있다.
동작 블록(514)은 데이터 워드의 RMW 부분을 RMW 유닛(144)의 RMW 데이터 버퍼에 기입한다. 원하는 경우, 동작 블록(516)은 기입된 RMW 부분을 포함하는 전체 데이터 워드를 다시 메모리 버스(280)를 통해 메모리에 기입한다.
결정 블록(518)은 RMW 데이터 워드가 데이터 버퍼(150) 내에서의 리텐션(retention)을 위해 마크되어 있는지를 알기 위해 테스트한다. 앞서 언급된 바와 같이, RMW 데이터 버퍼는 다수의 RMW 데이터 워드를 유지하도록 구성될 수 있다. 이와 같이, RMW 요구들에 대해 메모리 버스(280) 상에서 메모리 사이클들을 회피하는 것이 가능할 수 있다. 데이터 워드가 리텐션을 위해 마크된 경우, 프로세스는 동작 블록(502)으로 리턴하여 다음 요구를 기다린다. 데이터 워드가 리텐션을 위해 마크되지 않은 경우, 동작 블록(520)은 데이터 버퍼(150)로부터 데이터 워드를 클리어하여 추가적인 판독 또는 기입 데이터를 위한 공간을 허용한다.
RMW 유닛(144)은 메모리 컨트롤러에 도착하는 새로운 RMW 요구들에 대한 공간이 필요해질 때까지 항상 RMW 값들을 유지하도록 구성될 수도 있으며, 이는 각각의 새로운 요구로 메모리에 기입하는 것을 회피할 수 있다. 이러한 리텐션이 수행되는 경우, 재순서화 로직은 메모리로의 기입 동작을 필요한 대로 생성해야 한다. 그러므로, 리텐션은 RMW 값이 업데이트될 때마다 기입을 지연시키는 것을 허용할 수 있고, 이는 프로세스들 사이에서(예를 들면, 상이한 코어들, 스레드들, 및 그 조합들 사이에서) 통신 및 업데이트들을 위해 이용되는 RMW 값들에 대해 종종 발생한다.
결 론
본 발명의 실시예들은 메모리 액세스 동작들을 제어하기 위한 시스템들, 메모리 컨트롤러들, 및 방법들을 포함할 수 있다. 처리 시스템은 복수의 메모리 디바이스들에의 메모리 요구들을 수행하는 하나 이상의 요구자를 포함할 수 있다. 메모리 디바이스들 각각은 적어도 하나의 메모리 뱅크를 포함한다. 메모리 컨트롤러는 요구 큐, 뱅크 디코더, 및 복수의 뱅크 큐들을 포함한다. 요구 큐는 요구자로부터 메모리 요구들을 수신하고 뱅크 디코더는 메모리 요구들을 수반하는 메모리 어드레스에 기초하여 목적지 뱅크를 결정한다. 그 후, 적절한 뱅크 큐에 요구가 배치된다.
순서화 유닛은 현재 메모리 요구가 수신된 순서에 관해 재순서화될 수 있는지를 결정하고 재순서화 결정에 기초하여 새로운 메모리 사이클 순서를 생성한다. 재순서화는 임의의 주어진 뱅크 큐 내에서 동일한 메모리 페이지로의 다수의 요구가 존재하는지 여부에 기초할 수 있다. 재순서화는 또한 예를 들면 판독 요구들 및 기입 요구들과 같은 동일한 타입의 다수의 요구가 있는지 여부에 기초할 수도 있다. 메모리 인터페이스는 순서화 유닛에 의해 정의된 메모리 사이클 순서대로 각각의 메모리 요구를 실행한다. 메모리 사이클 순서는 동일한 타입의 요구들, 동일한 페이지로의 요구들, 또는 그 조합들에 기초할 수 있다. 순서화 유닛은 적절한 요구자로의 판독 데이터의 원래 수신된 순서로의 리턴을 제어한다.
데이터 버퍼는 요구된 데이터가 요구자에게 리턴될 때까지 메모리 판독 사이클들로부터 리턴되는 판독 데이터를 홀딩한다. 데이터 버퍼는 또한 요구자로부터 판독-수정-기입 요구들에 이용될 수 있는 메모리 워드들을 홀딩할 수도 있다.
순서화 유닛은 또한 요구된 메모리 워드의 일부로의 판독-수정-기입 동작들을 검출하고 제어할 수 있다. 요구된 메모리 워드가 데이터 버퍼 내에 존재하지 않는 경우, 순서화 유닛은 메모리 인터페이스로 하여금 요구된 메모리 워드의 판독을 실행하고 이를 데이터 버퍼에 저장하도록 지시한다. 순서화 유닛은 또한 수정되기 전에 요구된 메모리 워드의 일부를 적어도 하나의 요구자에게 리턴하는 것을 제어하고, 데이터 버퍼내의 요구된 메모리 워드의 일부를 RMW 요구로부터의 데이터로 수정한다.
특정 실시예들이 설명되었지만, 이들 설명된 실시예들은 제한하는 것이 아니다. 오히려, 본 발명의 범주는 첨부된 청구항들 및 그 법적 등가물들에 의해 포함된다.

Claims (15)

  1. 메모리 컨트롤러로서,
    메모리 요구들 각각에 대한 메모리 어드레스에 응답하여, 복수의 메모리 요구들 중 각각의 메모리 요구에 대한 메모리의 목적지 뱅크를 수신된 순서로 결정하기 위한 뱅크 디코더;
    복수의 뱅크 큐(bank queue)들 ― 각각의 뱅크 큐는 그 뱅크 큐와 연관된 메모리 뱅크에 대한 펜딩(pending) 메모리 요구들을 저장하고 상기 수신된 순서를 추적함 ― ;
    동일한 뱅크 큐 내의 그리고 동일한 메모리 페이지로의 적어도 2개의 메모리 요구들의 존재에 응답하여, 상기 수신된 순서와 상이한 메모리 사이클 순서를 결정하기 위한 순서화 유닛(ordering unit); 및
    각각의 메모리 요구를 상기 메모리 사이클 순서로 실행하기 위한 메모리 인터페이스
    를 포함하는 메모리 컨트롤러.
  2. 제1항에 있어서,
    요구된 메모리 워드의 일부로의 RMW(Read-Modify-Write) 요구를 검출하고,
    상기 요구된 메모리 워드가 데이터 버퍼에 존재하지 않는 경우, 이를 상기 메모리로부터 판독하여 상기 데이터 버퍼에 저장하고,
    상기 데이터 버퍼 내의 상기 요구된 메모리 워드의 일부를 상기 RMW 요구로부터의 데이터로 수정하기 위한
    판독-수정-기입(RMW) 유닛을 더 포함하는 메모리 컨트롤러.
  3. 제2항에 있어서, 상기 RMW 유닛은 장래 RMW 요구들을 위해 상기 요구된 메모리 워드를 상기 데이터 버퍼에 유지하도록 더 구성되는 메모리 컨트롤러.
  4. 제1항에 있어서, 상기 순서화 유닛은 순차적으로 발생하는 동일한 타입의 적어도 2개의 추가 메모리 요구들을 재순서화하도록 더 구성되고, 상기 동일한 타입은 판독 요구들 및 기입 요구들로 구성되는 그룹으로부터 선택되는 메모리 컨트롤러.
  5. 제1항에 있어서, 상기 복수의 뱅크 큐들 중 각각의 뱅크 큐는 판독 큐 및 기입 큐를 포함하는 메모리 컨트롤러.
  6. 제1항에 있어서, 상기 요구된 데이터가 상기 적어도 하나의 요구자에게 리턴될 때까지 상기 메모리로부터의 요구된 데이터를 홀딩(holding)하기 위한 데이터 버퍼를 더 포함하는 메모리 컨트롤러.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 메모리 요구들을 수행하기 위한 적어도 하나의 요구자; 및
    복수의 메모리 디바이스들을 포함하는 메모리 ― 상기 복수의 메모리 디바이스들 각각은 적어도 하나의 메모리 뱅크를 포함함 ―
    를 더 포함하는 메모리 컨트롤러.
  8. 메모리 액세스 동작들을 제어하기 위한 방법으로서,
    복수의 메모리 뱅크들로 향하는 복수의 메모리 요구들을 수신된 시퀀스(sequence)로 수신하는 단계;
    상기 복수의 메모리 요구들 각각에 대해 상기 복수의 메모리 뱅크들의 목적지 뱅크를 결정하는 단계;
    상기 복수의 메모리 요구들 중 하나의 요구와 상기 복수의 메모리 요구들 중 적어도 또 다른 요구를 비교함으로써, 시간적으로 근접한, 그러나 순차적이지 않은 실행되지 않은 메모리 요구들 중에서 동일한 타입의 적어도 2개의 실행되지 않은 메모리 요구들을 상기 수신된 시퀀스로 검출하는 단계 ― 상기 동일한 타입은 판독 요구들 및 기입 요구들로 구성되는 그룹으로부터 선택됨 ―;
    상기 검출 결과에 기초하여 요구들의 시퀀스를 재순서화하는 단계; 및
    상기 동일한 타입의 적어도 2개의 메모리 요구들을 순차적으로 실행하는 단계
    를 포함하는 메모리 액세스 동작 제어 방법.
  9. 제8항에 있어서,
    메모리 워드의 일부로의 판독-수정-기입 동작을 검출하는 단계 ― 상기 메모리 워드는 상기 복수의 메모리 뱅크들의 데이터 폭에 대응하는 데이터 폭을 포함함 ―;
    상기 메모리 워드가 메모리 컨트롤러에 존재하는지를 결정하는 단계;
    상기 메모리 워드가 상기 메모리 컨트롤러에 존재하지 않는 경우 메모리로부터 상기 메모리 컨트롤러로의 상기 메모리 워드를 판독하는 단계;
    상기 메모리 워드의 일부를 상기 판독-수정-기입 동작을 개시한 요구자에게 통신하는 단계; 및
    상기 메모리 컨트롤러 내의 상기 메모리 워드를 상기 판독-수정-기입 동작으로부터의 상기 메모리 워드의 일부로 수정하는 단계
    를 더 포함하는 메모리 액세스 동작 제어 방법.
  10. 제9항에 있어서, 상기 데이터 폭은 메모리 버스 폭 및 메모리 버스트 사이클 데이터 폭으로 구성되는 그룹으로부터 선택되는 메모리 액세스 동작 제어 방법.
  11. 제8항에 있어서,
    시간적으로 근접한 실행되지 않은 요구들 중에서 동일한 메모리 페이지로의 적어도 2개의 추가 메모리 요구들을 상기 수신된 시퀀스로 검출하는 단계; 및
    상기 동일한 메모리 페이지로의 적어도 2개의 추가 메모리 요구들을 검출한 결과에 기초하여 상기 요구들의 시퀀스를 재순서화하는 단계
    를 더 포함하는 메모리 액세스 동작 제어 방법.
  12. 제11항에 있어서,
    상기 적어도 2개의 추가 메모리 요구들을 상기 재배열된 순서로 실행하는 단계;
    상기 메모리 액세스가 상기 수신된 시퀀스로 실행되는 경우에, 그 메모리 페이지로의 메모리 액세스의 완료시에 상기 복수의 메모리 뱅크들 내의 각각의 메모리 페이지를 닫는 단계; 및
    상기 재배열된 시퀀스의 요구들 사이에서 동일한 메모리 페이지 개방을 유지하는 단계
    를 포함하는 메모리 액세스 동작 제어 방법.
  13. 제8항에 있어서,
    펜딩(pending) 메모리 요구의 에이지(age)를 모니터링하는 단계;
    실행되기를 기다림에 따라 상기 펜딩 메모리 요구의 우선 순위를 증가시키는 단계; 및
    높은 우선 순위를 갖는 상기 펜딩 메모리 요구 전에 발생하도록 새로운 메모리 요구들이 재순서화되는 것을 방지하는 단계
    를 더 포함하는 메모리 액세스 동작 제어 방법.
  14. 제8항에 있어서,
    상기 복수의 메모리 뱅크들에서 각각의 메모리 뱅크의 바쁜 상태를 모니터링하는 단계; 및
    바쁜 상태를 나타내지 않는 메모리 뱅크로의 다음 메모리 요구를 실행하는 단계
    를 더 포함하는 메모리 액세스 동작 제어 방법.
  15. 제8항에 있어서,
    상기 기입 요구들에 비해 상기 판독 요구들에게 더 높은 우선 순위를 할당하고, 상기 판독 요구들과 임의의 펜딩 기입 요구들 사이에 어떠한 어드레스 충돌들도 없는 경우에 상기 기입 요구들에 앞서서 상기 판독 요구들을 실행하는 단계를 더 포함하는 메모리 액세스 동작 제어 방법.
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