KR20100075563A - 신호 처리 장치 및 통신 장치 - Google Patents

Abstract

단위 통신 기간을 할당하고, 또한 각각의 통신 장치가 수신 신호를 기초로 프레임의 통신 종료를 인식하여 다음 프레임에 관한 통신 동작을 개시하는 프레임 통신에 관한 신호 처리 장치로서, 프레임의 통신이 행해지고 있는 기간인 것을 검출하는 기간 검출부와, 수신 신호로부터 프레임의 통신 종료라고 인식되는 제1 신호 패턴을 검출하는 패턴 검출부와, 수신 신호를 접속된 제어 장치에 출력하는 출력 처리부를 구비하고, 프레임의 통신이 행해지고 있는 기간 중에 제1 신호 패턴이 검출된 경우에, 그 프레임의 통신이 행해지고 있는 기간이 종료될 때까지 다음 프레임에 관한 통신 동작의 개시를 억제하도록 제어 장치에 지시하도록 하여, 동시에 복수의 통신 장치로부터 프레임이 송신되는 것을 방지하여, 다음 프레임의 통신 동작을 정상적으로 행할 수 있도록 한다.

Description

신호 처리 장치 및 통신 장치{SIGNAL PROCESSOR UNIT AND COMMUNICATION DEVICE}

본 발명은, 신호 처리 장치 및 통신 장치에 관한 것으로, 특히, 노이즈에 기인하는 오동작의 방지 기술에 관한 것이다.

자동차 내의 각 모듈의 전자화 및 다기능화에 따라, 차 내의 제어계의 전자화가 진행되고 있다. 자동차 제어계에 관한 네트워크의 통신 방식으로서는, CAN 등의 통신 프로토콜을 이용한 것이 있으나, 내고장성(耐故障性)이나 전송 레이트의 증가 등에 의해 FlaxRay 프로토콜 통신이 주목받고 있다.

FlaxRay 프로토콜은, 시분할 다중 방식(TDMA 방식)의 통신이다. FlaxRay 프로토콜에서는, 정기적으로 데이터 전송을 행하는 정기적인 데이터 통신, 및 CAN과 같은 필요할 때에 통신을 행하는 비정기적인 데이터 통신의 양쪽이 서포트되어 있어, 유연하고 또한 효율적으로 통신망을 이용하는 것이 가능해지고 있다. 또한, FlaxRay 프로토콜에서는, 신호 라인(통신 채널)의 이중화(용장 구성) 등도 서포트되어 있어, 내고장성을 향상시키고 있다.

FlaxRay 프로토콜에서는, 도 14에 도시하는 바와 같이 커뮤니케이션 사이클(CM_CYC)의 주기로 통신 상태가 반복되고 있다. 커뮤니케이션 사이클(CM_CYC)은, 스태틱 세그먼트(ST_SEG), 다이나믹 세그먼트(DY_SEG), 심볼 원도우(SW), 및 네트워크 아이들 타임(NIT)으로 이루어진다.

스태틱 세그먼트(ST_SEG)는, 정적인 시분할 다중 방식에 의해 프레임 통신을 행하고 있는 기간이다. 상술한 정기적인 데이터 통신은, 스태틱 세그먼트(ST_SEG)에서 행해진다. 스태틱 세그먼트(ST_SEG)에 있어서, 각 노드는, 할당된 스태틱 슬롯(STS)에서 통신 프레임(스태틱 프레임)을 송신한다. 스태틱 슬롯(STS)은, 스태틱 프레임을 송출하는 기간이며, 각 슬롯 기간은 고정이다. 또한, 스태틱 프레임의 프레임 길이는 고정 길이이다. 스태틱 프레임에는, 커뮤니케이션 사이클(CM_CYC)의 동기를 취하기 위한 동기 프레임이 포함된다.

다이나믹 세그먼트(DY_SEG)는, 미니 슬롯(MS)을 단위로 한 동적인 할당에 의해 프레임 통신을 행하고 있는 기간이다. 상술한 비정기적인 데이터 통신은, 다이나믹 세그먼트(DY_SEG)에서 행해진다. 도 14에 도시하는 바와 같이, 다이나믹 세그먼트(DY_SEG)에 있어서는, 슬롯 카운터의 값에 대응한 ID를 갖는 통신 프레임(다이나믹 프레임)에 송신하는 권리가 주어진다. 그리고, 프레임의 송신이 종료되면, 슬롯 카운터의 가산이 행해지고, 그 값에 대응한 ID를 갖는 프레임으로 송신하는 권리가 옮겨간다. 슬롯 카운터의 값에 대응한 ID를 갖는 프레임이 없는 경우에는, 도시와 같이 미니 슬롯(MS)의 타이밍에서 슬롯 카운터가 가산되어, 프레임을 송신하는 권리가 다음 ID를 갖는 프레임으로 이동한다.

슬롯 카운터는, 커뮤니케이션 사이클 기간 내의 통신의 조정(스케줄)에 사용되는 카운터이며, 각 노드가 슬롯 카운터를 각각 구비하고 있다. 각 노드는, 커뮤니케이션 사이클의 선두에서 슬롯 카운터의 동기를 행하고, 그 후, 자(自)노드의 클록을 이용하여 슬롯 카운터를 가산해 간다. 이렇게 하여, 각 노드 사이에서의 슬롯 카운터의 동기를 실현하고 있다. 또한, ID는 프레임의 식별자이며, 네트워크 내에서는 모든 프레임은 고유의 ID가 할당되어 있다. 각 노드가 송출하는 프레임 ID도 고유하다.

심볼 원도우(SW)는, 보수적인 용도로 사용되는 기간이며, 네트워크 아이들 타임(NIT)은, 커뮤니케이션 사이클에 관한 주기를 조정하기 위한 기간이다.

도 15는 다이나믹 프레임에 관한 송출 타이밍을 도시하는 도면이다.

도 15에 있어서, TSS(transmission start sequence)는 프레임 송신 개시의 신호 패턴이며, 3∼15비트의 로우 레벨("L") 패턴이다. FSS(frame start sequence)는 프레임 개시의 신호 패턴이며, 1비트의 하이 레벨("H")이다. BSS(byte start sequence)는 데이터(8비트) 개시의 신호 패턴이며, 2비트의 "HL" 패턴이다. FES(frame end sequence)는 프레임 종료의 신호 패턴이며, 2비트의 "LH" 패턴이다. DTS(dynamic trailing sequence)는 프레임 송신 종료의 신호 패턴이며, 1비트 이상의 "L" 패턴이다. DTS는, FES 이후로부터, 다음 미니 슬롯(MS)의 미니 슬롯 액션 포인트(MAP)까지 계속된다.

상술한 바와 같이 다이나믹 세그먼트에서는, 미니 슬롯(MS)을 단위로 한 동적인 할당에 의해 프레임 통신을 행하고 있고, 다이나믹 프레임에 관계되는 타이밍은, 미니 슬롯(MS)의 단위로 설정하고 있다. 그러나, FlexRay 프로토콜에서는, 각 노드가 자신의 클록으로 동작하고 있는 것을 고려하여, 미니 슬롯(MS)의 변화점 근방에서의 통신 이벤트는 행하지 않도록 하고 있다. 그 때문에, 미니 슬롯(MS)의 변화점으로부터 오프셋 시간(OFS)이 경과한 미니 슬롯 액션 포인트(MAP)에서 통신 이벤트를 행한다.

여기서, 통신 이벤트란, 프레임 송신 개시 및 프레임 송신 종료이다. 다이나믹 프레임의 송신 종료의 시간은, 송신하는 데이터량에 따라 변화하기 때문에, DTS에 의해 다음 미니 슬롯(MS)에 있어서의 미니 슬롯 액션 포인트(MAP)까지를 "L"로 함으로써, 각 노드의 슬롯 카운터가 마찬가지로 변화하도록 하고 있다.

다이나믹 세그먼트에 있어서는, 통신 중인 프레임의 통신 종료를 인식함으로써, 다음 노드가 다이나믹 프레임의 송신을 개시한다. 정상적인 다이나믹 프레임에 있어서, 9비트(데이터 및 그에 뒤따른 BSS의 1비트째) 이상의 "H"가 출력되는 일은 없기 때문에, 통신 중인 프레임의 통신 종료는, "H"의 기간이 11비트 이상 연속해서 발생함으로써 인식된다. 즉, 11비트 이상의 연속한 "H"를 검출했을 때에 통신이 종료되고 있다.

예컨대, 도 16에 도시하는 바와 같이, 송신측인 노드 A가 슬롯 카운터의 값(m)에 대응한 다이나믹 프레임(ID=m)의 송신을 종료하면(P31), 노드 A는 회선을 하이 임피던스로 고정한다. 이 때, 수신측인 노드 B에서는 "H"로서 인식한다.

그리고, "H"가 11비트 연속해서 검출되면, 노드 A, B는 아이들(IDLE) 상태로 천이한다(P32). 또, 이 검출은 각 노드가 독립적으로 행한다. IDLE 상태에서는, 프레임 수신을 대기하고, "L" 패턴을 인식한 시점에서 프레임 수신 개시로 하고 있다.

이 IDLE 상태 중에 미니 슬롯(MS)에 해당하는 시간이 경과하면, 각 노드는, 미니 슬롯(MS)의 변화점에서 슬롯 카운터의 값을 1만큼 인크리먼트한다(P33A, P33B). 이것에 의해, 슬롯 카운터의 값(m+1)에 대응한 다이나믹 프레임(ID=m+1)에 송신하는 허가가 주어져, 노드 B가 다이나믹 프레임(ID=m+1)의 송신을 개시한다(P34).

여기서, 도 17에 도시하는 바와 같이, 송신측인 노드 A가 슬롯 카운터의 값(m)에 대응한 다이나믹 프레임(ID=m)을 송신하고 있을 때에, 수신측인 노드 B, C, D에서 11비트 이상의 "H"가 연속해서 검출되는 것과 같은 노이즈가 혼입되었다고 하자(SN). 또, 도 17에 있어서, 도면 부호 TX는 송신 신호, 도면 부호 RX는 수신 신호를 나타낸다.

이 경우, 노드 B, C, D는, 노드 A가 프레임을 송신 중임에도 불구하고, "H"를 11비트 연속해서 검출함으로써, IDLE 상태로 천이한다(P41). 따라서, 노드 B, C, D는, 노드 A가 송신 중인 프레임의 수신을 종료하고, 프레임 수신 대기가 된다.

한편, 노드 A는, 송신 중인 프레임을 계속 송신하여 최후까지 송신한다. 그 때문에, 노드 B, C, D는, 노드 A로부터 송신된 프레임 중의 "L" 패턴을 검출하여, 다음 프레임이 수신되었다고 잘못 인식해 버린다(P42). 그리고, 잘못 인식한 프레임 선두 부분부터 프레임 에러(디코드 에러)가 되어, 노드 B, C, D는 IDLE 대기 상태로 천이한다. IDLE 대기 상태에서는, 프레임 수신 개시의 검출 동작은 행해지지 않는다.

프레임 수신 개시의 검출 동작은, IDLE 상태가 되면 재개되지만, 노드 A가 프레임의 나머지 데이터를 송출하고 있기 때문에, 11비트 연속한 "H"가 검출되지 않아, IDLE 대기 상태를 유지한다. IDLE 대기 상태에서는 슬롯 카운터가 스스로 움직이고 있으며, 미니 슬롯(MS)의 변화점(P43)에서, 노드 B, C, D는, 슬롯 카운터의 값을 1만큼 인크리먼트한다. 이것에 의해, 슬롯 카운터의 값(m+1)에 대응한 다이나믹 프레임(ID=m+1)에 송신하는 허가가 주어져, 노드 B가 다이나믹 프레임(ID=m+1)의 송신을 개시한다(P44).

마찬가지로 하여, 미니 슬롯(MS)의 변화점에서 슬롯 카운터의 값이 1씩 인크리먼트되어, 노드 C가 다이나믹 프레임(ID=m+2)의 송신을 개시하고(P45), 노드 D가 다이나믹 프레임(ID=m+3)의 송신을 개시한다(P46).

이러한 상태일 때[예컨대, 도 17에 나타내는 기간(P47) 중], 네트워크 상에서는 동시에 복수의 노드로부터 다이나믹 프레임이 송신되고 있게 되어, 프레임이 충돌하여 송신 파형이 파괴된다.

이 현상이 발생해 버리면, 다음 커뮤니케이션 사이클의 선두에서 타이밍의 갱신(슬롯 카운터의 동기)이 행해질 때까지, 각 노드가 각각 잘못된 타이밍에서 프레임의 송수신을 행하려고 한다. 즉, 송신측의 노드로부터의 다이나믹 프레임의 송신 중에, 노이즈의 혼입 등에 의해 수신측의 노드에서 11비트 이상의 "H"가 연속해서 검출되면, 다음 커뮤니케이션 사이클이 개시될 때까지 정상적인 통신을 행할 수 없게 되어 버린다는 문제가 있었다.

하기 특허 문헌 1은, Home PNA 프로토콜을 이용한 홈 네트워크 시스템에 있어서의 타임 슬롯 발생 장치 및 그 방법에 대해서 기재되어 있고, 반송파 감지 신호(CS)를 이용한 타임 슬롯의 생성 기술이 개시되어 있다. 구체적으로는, 반송파 감지 신호(CS)에 있어서의 에러의 유무를 판단하고, 이것에 의해 타임 슬롯 생성을 제어하는 것이 개시되어 있다.

하기 특허 문헌 2는, 프레임 동기 장치 및 그것을 실장한 광송수신기에 대해서 기재되어 있다. 특허 문헌 2에는, 정기적인 수신 주기와는 상이한 타이밍에서 프레임을 수신한 경우에, 그 프레임에서 동기를 취할 것인지, 이전의 수신 타이밍에서 동기를 취할 것인지를 결정하도록 하여 프레임 동기 장치의 오동기(誤同期)를 방지하는 것이 개시되어 있다.

특허 문헌 1: 일본 특허 공개 제2003-318911호 공보 특허 문헌 2: 일본 특허 공개 제2005-175614호 공보

본 발명은, 통신 중인 프레임에서 노이즈의 혼입 등에 의해 비정상적인 수신 신호를 검출해도, 다음 프레임의 통신 동작을 정상적으로 행할 수 있도록 하는 것을 목적으로 한다.

본 발명의 신호 처리 장치는, 프레임의 통신이 행해지고 있는 기간인 것을 검출하는 기간 검출부와, 수신 신호로부터 프레임의 통신 종료라고 인식되는 제1 신호 패턴을 검출하는 패턴 검출부와, 수신 신호를 접속된 제어 장치에 출력하는 출력 처리부를 구비한다. 출력 처리부는, 프레임의 통신이 행해지고 있는 기간 중에 상기 제1 신호 패턴이 검출된 경우에, 그 프레임의 통신이 행해지고 있는 기간이 종료될 때까지 다음 프레임에 관한 통신 동작의 개시를 억제하도록 제어 장치에 지시한다.

본 발명에 따르면, 통신 중인 프레임의 수신 신호로부터 프레임의 통신 종료라고 인식되는 신호 패턴이 검출되어도, 그 프레임의 통신이 행해지고 있는 기간이 종료될 때까지는 다음 프레임의 통신 동작의 개시가 억제되기 때문에, 동시에 복수의 통신 장치로부터 프레임이 송신되는 것을 방지할 수 있다.

도 1은 본 발명의 실시형태에서의 통신 시스템의 구성예를 도시하는 도면이다.
도 2는 제1 실시형태에서의 신호 처리부의 구성예를 도시하는 도면이다.
도 3은 도 2에 도시한 신호 처리부의 동작을 설명하기 위한 도면이다.
도 4는 제1 실시형태에서의 신호 처리부의 회로 구성의 일례를 도시하는 도면이다.
도 5는 도 4에 도시한 신호 처리부의 동작을 도시하는 타이밍차트이다.
도 6은 도 4에 도시한 신호 처리부의 동작을 도시하는 타이밍차트이다.
도 7은 제1 실시형태에서의 신호 처리부의 회로 구성의 다른 예를 도시하는 도면이다.
도 8은 제2 실시형태에서의 신호 처리부의 구성예를 도시하는 도면이다.
도 9는 도 8에 도시한 신호 처리부의 동작을 설명하기 위한 도면이다.
도 10은 제2 실시형태에서의 신호 처리부의 회로 구성의 일례를 도시하는 도면이다.
도 11은 도 10에 도시한 신호 처리부의 동작을 도시하는 타이밍차트이다.
도 12는 도 10에 도시한 신호 처리부의 동작을 도시하는 타이밍차트이다.
도 13은 제2 실시형태에서의 신호 처리부의 회로 구성의 다른 예를 도시하는 도면이다.
도 14는 FlaxRay 프로토콜 통신을 설명하기 위한 도면이다.
도 15는 다이나믹 프레임에 관한 송출 타이밍을 도시하는 도면이다.
도 16은 다이나믹 세그먼트에 있어서의 통신 처리(정상 시)를 도시하는 도면이다.
도 17은 다이나믹 세그먼트에 있어서의 통신 처리(통신 중에 11비트 이상의 "H"를 검출한 경우)를 도시하는 도면이다.

이하, 본 발명의 실시형태를 도면에 기초하여 설명한다.

또, 이하에서는, FlexRay 프로토콜 통신에 적용한 경우를 일례로서 설명한다. FlexRay 프로토콜은, 상술한 바와 같이 시분할 다중 방식(TDMA 방식)의 통신으로서, 스태틱 슬롯을 이용하여 정기적으로 데이터 전송을 행하는 정기적인 데이터 통신, 및 미니 슬롯을 단위로 해서 동적으로 할당하여 필요할 때에 통신을 행하는 비정기적인 데이터 통신의 양쪽이 서포트되어 있다. 그러나, 본 발명은, 이것에 한정되는 것이 아니며, 어떤 단위 통신 기간을 할당하여 프레임 통신을 행하고, 또한 통신 장치의 각각이 수신 신호를 기초로 프레임의 통신 종료를 인식하여 다음 프레임에 관한 통신 동작을 개시하는 통신 방식에 적용 가능하다.

(제1 실시형태)

본 발명의 제1 실시형태에 대해서 설명한다.

도 1은 제1 실시형태에서의 통신 시스템의 구성예를 도시하는 도면이다.

본 실시형태에서의 통신 시스템(FlexRay 네트워크 시스템)은, 버스(1)에 대하여 복수의 노드(2)가 통신 가능하게 접속되어 있다. 또, 도 1에서는, 노드 A(2A), 노드 B(2B), 노드 C(2C), 및 노드 D(2D)의 4개의 노드를 일례로서 나타내고 있으나, 접속되는 노드수는 임의이다. 또한, 토폴로지에 대해서도, 버스형의 네트워크에 한정되지 않고, 스타형의 네트워크여도 되며, 이들을 조합해도 된다.

각 노드(2A∼2D)는, 각각 버스 드라이버(BD)(3), 커뮤니케이션 컨트롤러(CC)(4), 및 신호 처리부(5)를 갖는다.

버스 드라이버(3)는, 버스(1)를 통해 다른 노드와의 사이에서 신호를 송수신한다. 버스 드라이버(3)는, 예컨대, FlexRay 아날로그 신호를 디지털 신호로 변환한다. 커뮤니케이션 컨트롤러(4)는, FlexRay의 통신 프로토콜에 관한 제어를 행한다. 즉, 커뮤니케이션 컨트롤러(4)는, 버스 드라이버(3)에 의해 다른 노드와의 사이에서 송수신되는 신호에 관한 제어를 행한다.

신호 처리부(5)는, 버스 드라이버(3)와 커뮤니케이션 컨트롤러(4) 사이에 설치된다. 신호 처리부(5)는, 버스 드라이버(3)에 의해 수신된 다른 노드로부터의 신호(수신 신호)가 입력되고, 수신 신호에 적절하게 처리를 실시하여 커뮤니케이션 컨트롤러(4)에 출력한다. 또, 신호 처리부(5)는, 다이나믹 세그먼트에 있어서 통신되는 프레임(다이나믹 프레임)에 대하여 처리를 실시하는 것으로 한다.

도 2는 제1 실시형태에서의 신호 처리부(5A)의 구성예를 도시하는 블록도이다.

상술한 바와 같이 FlexRay 프로토콜에서는, "H"의 기간이 11비트 이상 연속해서 발생함으로써 다이나믹 프레임의 통신 종료가 인식되고, 다음 다이나믹 프레임에 관한 통신 동작이 개시된다. 다이나믹 프레임의 통신 중에, 수신측의 노드에 있어서 노이즈의 혼입 등에 의해 11비트 이상 연속한 "H"가 발생하면, 그 노드의 커뮤니케이션 컨트롤러(4)는, 통신 중인 다이나믹 프레임의 통신이 종료되었다고 판단하고, 다음 다이나믹 프레임에 관한 통신 동작을 개시한다(다음 프레임 대기가 된다).

이러한 판단에 의한 동작이 다음 이후의 다이나믹 프레임의 송신 타이밍에 영향을 미치기 때문에, 제1 실시형태에서의 신호 처리부(5A)는, 다이나믹 프레임의 통신 중에 11비트 이상 연속한 "H"를 검출한 경우에는, 11비트 이상의 "H"를 모두 없애도록 수신 신호를 "L"로 마스크하여 커뮤니케이션 컨트롤러(4)에 출력한다. 이것에 의해, 통신 중(수신 중)인 다이나믹 프레임에 대해서는 에러가 되지만, 다음 이후의 다이나믹 프레임의 송신 타이밍이 어긋나는 것을 회피할 수 있어, 다음 다이나믹 프레임의 통신 동작을 정상적으로 행할 수 있다.

제1 실시형태에서의 신호 처리부(5A)는, 패턴 검출부(10A), 송신 기간 검출부(20), 마스크 신호 생성부(30), 및 마스크 처리부(40)를 가지며, 커뮤니케이션 컨트롤러(4)로부터의 동작 클록(CLK)에 의해 동작한다.

패턴 검출부(10A)는, 버스 드라이버(3)에 의해 수신된 수신 신호(RXD)로부터 다이나믹 프레임의 통신 종료라고 인식되는 제1 신호 패턴(11비트 연속한 "H"의 신호 패턴)을 검출한다. 패턴 검출부(10A)는, 시프트 레지스터(11) 및 패턴 판정부(12)를 갖는다.

시프트 레지스터(11)는, 본 실시형태에서는 소정의 샘플링 주기로 동작하는 10비트의 시프트 레지스터이며, 입력되는 수신 신호(RXD)를 샘플링하고 샘플링한 신호에 관한 시프트 동작을 행한다. 또한, 시프트 레지스터(11)는, 유지하고 있는 모든 신호를 패턴 판정부(12)에 출력한다. 패턴 판정부(12)는, 수신 신호(RXD) 및 시프트 레지스터(11)의 출력에 기초하여, 수신 신호(RXD)의 신호 패턴이 제1 신호 패턴인지의 여부를 판정한다. 패턴 판정부(12)는, 판정 결과를 신호(SA)로서 출력한다.

송신 기간 검출부(20)는, 다이나믹 프레임의 통신이 행해지고 있는 기간인 것을 검출한다. 바꿔 말하면, 송신 기간 검출부(20)는, 통신 중인 다이나믹 프레임의 통신이 정상적으로 행해진 경우의 종료를 검출한다. 송신 기간 검출부(20)는, 프레임 송신 기간 카운터(21), 프레임 길이 데이터베이스(22), 송신 기간 판정부(23), 및 ID 천이 검출부(24)를 갖는다.

프레임 송신 기간 카운터(21)는, 통신 프로토콜에 따라, 다이나믹 프레임의 개시로부터의 수신 데이터량을 카운트한다. 송신 기간 판정부(23)는, 프레임 송신 기간 카운터(21)로부터의 출력(다이나믹 프레임의 개시로부터의 수신 데이터량)과 프레임 길이 데이터베이스(22)로부터 공급되는 그 다이나믹 프레임의 프레임 길이를 비교하여, 다이나믹 프레임의 통신이 행해지고 있는 기간인지의 여부를 판정한다. 송신 기간 판정부(23)는, 판정 결과를 신호(SB)로서 출력한다.

프레임 길이 데이터베이스(22)에는, 미리 설정되는 다이나믹 프레임의 프레임 길이(BSS의 비트 길이도 포함함)가 프레임마다 기억되어 있다. 프레임 길이 데이터베이스(22)는, 커뮤니케이션 컨트롤러(4)로부터의 프레임 ID(FID)에 대응한 다이나믹 프레임의 프레임 길이를 송신 기간 판정부(23)에 출력한다. 여기서, 다이나믹 프레임의 프레임 길이는, 사양에서는 임의이지만, 시스템 설계 등일 때에 시스템 구성 등에 따라 결정되기 때문에, 프레임 길이 데이터베이스(22)에 프레임 길이를 미리 저장해 두는 것은 가능하다. 또한, 프레임 길이 데이터베이스(22)를 재기록 가능하게 함으로써, 시스템 구성이나 시스템 사양에 따라 적절한 프레임 길이를 설정할 수 있다.

ID 천이 검출부(24)는, 커뮤니케이션 컨트롤러(4)로부터의 프레임 ID(FID)의 천이를 검출한다. 프레임 송신 기간 카운터(21)는, ID 천이 검출부(24)가 프레임 ID(FID)의 천이를 검출함으로써 카운터값이 초기화된다.

마스크 신호 생성부(30)는, 패턴 검출부(10A)로부터의 신호(SA) 및 송신 기간 검출부(20)로부터의 신호(SB)에 기초하여 마스크 신호(MSK)를 생성하여 출력한다. 구체적으로는, 마스크 신호 생성부(30)는, 신호(SA)에 의해 수신 신호(RXD)의 신호 패턴이 제1 신호 패턴인 것이 나타나고, 또한 신호(SB)에 의해 다이나믹 프레임의 통신이 행해지고 있는 기간인 것이 나타난 경우에, 제1 신호 패턴에 있어서의 11비트째부터를 마스크하도록 마스크 신호(MSK)를 출력한다.

마스크 처리부(40)는, 마스크 신호 생성부(30)로부터의 마스크 신호(MSK)에 따라, 버스 드라이버(3)로부터의 수신 신호(RXD)에 마스크 처리를 실시하여, 수신 신호(RXC)로서 커뮤니케이션 컨트롤러(4)에 출력한다. 상세하게는, 마스크 처리부(40)는, 마스크 신호 생성부(30)로부터 마스크 신호(MSK)가 출력되고 있는 기간에서 수신 신호(RXD)를 마스크하여 수신 신호(RXC)로서 "L"을 출력하고, 그 이외의 기간에 있어서는 수신 신호(RXD)를 그대로 수신 신호(RXC)로서 출력한다.

이 마스크 신호 생성부(30) 및 마스크 처리부(40)가, 출력 처리부에 해당하고, 다이나믹 프레임의 통신이 행해지고 있는 기간에 제1 패턴이 검출된 경우에, 커뮤니케이션 컨트롤러(4)에 지시하여, 그 다이나믹 프레임의 통신 종료까지 다음 프레임에 관한 통신 동작의 개시를 억제한다.

상술한 바와 같이 구성함으로써 도 3에 도시하는 바와 같이, 노드 A가 다이나믹 프레임(ID=m)을 송신하고 있을 때에, 노이즈에 의해 수신측인 노드 B, C, D에서 11비트 이상 연속한 "H"가 수신 신호(RXD)에서 발생하면, 그 신호 패턴을 수신측 노드에 있어서의 신호 처리부(5A)의 패턴 검출부(10A)가 검출한다. 또한, 수신측 노드에 있어서의 신호 처리부(5A)의 송신 기간 검출부(20)는, 다이나믹 프레임(ID=m)의 통신이 행해지고 있는 기간인 것을 검출하고 있다.

그 결과, 마스크 신호 생성부(30)는, 11비트 이상 연속한 "H"의 수신 신호(RXD)에 있어서의 11비트째부터의 "H"를 마스크하여 "L"로 하도록 마스크 신호(MSK)를 출력한다. 따라서, 마스크 처리부(40)는, 수신 신호(RXD)에 있어서의 11비트 이상 연속한 "H" 중, 1비트째부터 10비트째까지의 "H"(P1로부터 P2까지의 기간의 "H")를 그대로 수신 신호(RXC)로서 커뮤니케이션 컨트롤러(4)에 출력한다. 또한, 마스크 처리부(40)는, 11비트째부터의 연속한 모든 "H"(P2로부터 P3까지의 기간의 "H")를 "L"로 마스크하여 수신 신호(RXC)로서 커뮤니케이션 컨트롤러(4)에 출력한다.

이것에 의해, 다이나믹 프레임의 통신 중에, 수신측의 노드에서 11비트 이상 연속한 "H"가 발생해도, 커뮤니케이션 컨트롤러(4)에는 11비트 이상 연속한 "H"가 입력되지 않기 때문에 통신이 종료되었다고는 판단되지 않는다. 따라서, 그 이후의 상태 천이의 타이밍에도 어긋남이 발생하지 않아, 다음 다이나믹 프레임(ID=m+1)의 통신 동작을 정상적으로 행할 수 있다.

도 4는 제1 실시형태에서의 신호 처리부(5A)의 회로 구성의 일례를 도시하는 도면이다.

도 4에 있어서, 도면 부호 110A는 패턴 검출부, 도면 부호 120은 송신 기간 검출부, 도면 부호 130은 부정 논리곱 연산 회로(NAND 회로), 도면 부호 140은 논리곱 연산 회로(AND 회로), 도면 부호 150은 타이밍 생성부, 도면 부호 160은 미분 회로이다.

FlexRay 프로토콜에서는, 1비트에 대하여 8클록의 오버 샘플링을 실행하고 있다. 이 오버 샘플링에 이용되는 동작 클록(CLK)을 이용하여, 타이밍 생성부(150)는, 수신 신호(RXD)를 기초로 타이밍 추출을 행하여, 각 회로의 동작 타이밍(수신 신호를 인식하는 타이밍 등)을 생성하고 있다.

타이밍 생성부(150)는, 5단 시프트 레지스터(151), 다수결 회로(152), 미분 회로(153), 카운터(154), 및 인에이블 신호 생성 회로(155)를 갖는다. 5단 시프트 레지스터(151), 미분 회로(153), 및 카운터(154)는, 오버 샘플링에 이용되는 동작 클록(CLK)에 기초하여 동작한다.

5단 시프트 레지스터(151)는, 수신 신호(RXD)를 오버 샘플링하고, 그것을 순차적으로 시프트시킨다. 다수결 회로(152)는, 5단 시프트 레지스터(151)로부터의 5출력의 다수결을 취하고, 그 결과를 출력한다. 미분 회로(153)는, 다수결 회로(152)의 출력의 변화점을 검출하여 출력한다.

카운터(154)는, 동작 클록(CLK)의 1주기마다 값이 1씩 변화하여, 1∼8까지를 카운트한다. 또, 카운터(154)는, 미분 회로(153)에 의해 다수결 회로(152)의 출력의 변화점이 검출되었을 때 및 오버플로우 시에는 초기값으로 되돌아간다. 인에이블 신호 생성 회로(155)는, 카운터(154)의 출력에 기초하여, 동작 타이밍 신호로서의 인에이블 신호(EN)를 생성하여 출력한다. 구체적으로는, 인에이블 신호 생성 회로(155)는, 카운터(154)의 출력이 소정값(예컨대 5)인 기간만 인에이블 신호(EN)를 활성화한다.

패턴 검출부(110A)는, 도 2에 도시한 패턴 검출부(10A)에 대응하며, 수신 신호(RXD)로부터 다이나믹 프레임의 통신 종료라고 인식되는 11비트 연속한 "H"의 제1 신호 패턴을 검출한다. 패턴 검출부(110A)는, 마스크 회로(111), 시프트 레지스터(112), 및 AND 회로(113)를 갖는다.

마스크 회로(111)는, 파워온 시 등의 초기 상태에 있어서의 오동작을 방지하기 위한 것이다. 마스크 회로(111)는, 2개의 인버터와, 각각 1개의 NAND 회로, 논리합 연산 회로(OR 회로), 및 AND 회로와, 동작 클록(CLK)에 의해 동작하는 플립 플롭을 갖는다.

플립 플롭의 출력(XQ)과 제1 인버터에 의해 반전된 수신 신호(RXD)가 NAND 회로에 입력된다. 제1 인버터에 의해 반전된 수신 신호(RXD)와 제2 인버터에 의해 반전된 인에이블 신호(EN)가 OR 회로에 입력된다. NAND 회로의 출력 및 OR 회로의 출력이 AND 회로에 입력되고, 그 AND 회로의 출력이 플립 플롭에 입력된다.

마스크 회로(111)는, 상술한 구성에 의해, 수신 신호(RXD) 및 인에이블 신호가 함께 "H"가 될 때까지는, 수신 신호(RXD)에 관계없이 "L"을 출력한다. 그리고, 수신 신호(RXD) 및 인에이블 신호가 한 번 함께 "H"가 되면, 마스크 회로(111)는 수신 신호(RXD)를 출력한다. 또, 마스크 회로(111)를 설치하는 것이 바람직하지만, 본 실시형태에서의 효과를 얻는 데에 있어서 필수적인 것은 아니다.

시프트 레지스터(112)는, 도 2에 도시한 시프트 레지스터(11)에 대응한다. 시프트 레지스터(112)는, 10비트의 시프트 레지스터이다. 시프트 레지스터(112)는, 입력되는 수신 신호(RXD)[상세하게는 마스크 회로(111)의 출력]를 샘플링하고 샘플링한 신호에 관한 시프트 동작을 행한다.

AND 회로(113)는, 도 2에 도시한 패턴 판정부(12)에 대응한다. AND 회로(113)는, 수신 신호(RXD)(1비트), 및 시프트 레지스터(112)의 출력(10비트)이 입력되고, 그 논리곱 연산의 결과를 신호(SA)로서 출력한다. 구체적으로는, AND 회로(113)는, 수신 신호(RXD) 및 시프트 레지스터(112)의 출력이 모두 "H", 즉 제1 신호 패턴이 검출된 경우에는, 신호(SA)를 "H"로 하고, 그 이외의 경우에는 신호(SA)를 "L"로 한다.

송신 기간 검출부(120)는, 도 2에 도시한 송신 기간 검출부(20)에 대응하며, 다이나믹 프레임의 통신이 행해지고 있는 기간인 것을 검출한다. 송신 기간 검출부(120)는, TSS 검출 회로(121), FSS 검출 회로(122), AND 회로(123), 카운터(124), 송신 기간 판정부(125), 및 ROM(126)을 갖는다.

TSS 검출 회로(121)는, 프레임 송신 개시의 신호 패턴(TSS)을 검출한다. TSS 검출 회로(121)는, 인버터, OR 회로, NAND 회로, 및 동작 클록(CLK)에 의해 동작하고 리셋 신호(RST)에 의해 리셋되는 플립 플롭을 갖는다.

수신 신호(RXD)와 인버터에 의해 반전된 인에이블 신호(EN)가 OR 회로에 입력된다. 플립 플롭의 출력(XQ)과 OR 회로의 출력이 NAND 회로에 입력된다. NAND 회로의 출력이, 플립 플롭에 입력되어, TSS 검출 신호(TSSD)로서 출력된다.

상술한 구성에 의해, TSS 검출 회로(121)는, 리셋 신호(RST)가 입력되었을 때(프레임 ID가 변화했을 때), TSS 검출 신호(TSSD)를 "L"로 한다. 그 후, TSS 검출 회로(121)는, 수신 신호(RXD)에서의 처음의 "L", 즉 프레임 송신 개시의 신호 패턴(TSS)을 검출하면 TSS 검출 신호(TSSD)를 "H"로 한다.

FSS 검출 회로(122)는, 프레임 개시의 신호 패턴(FSS)을 검출한다. FSS 검출 회로(122)는, 2개의 인버터와, 각각 1개의 OR 회로 및 NAND 회로와, 동작 클록(CLK)에 의해 동작하고 리셋 신호(RST)에 의해 리셋되는 플립 플롭을 갖는다.

수신 신호(RXD)와 TSS 검출 신호(TSSD)가, 각각 인버터에 의해 반전되어 OR 회로에 입력된다. 플립 플롭의 출력(XQ)과 OR 회로의 출력이 NAND 회로에 입력된다. NAND 회로의 출력이, 플립 플롭에 입력되어, FSS 검출 신호(FSSD)로서 출력된다.

상술한 구성에 의해, FSS 검출 회로(122)는, 프레임 ID가 변화했을 때 FSS 검출 신호(FSSD)를 "L"로 한다. 그 후, FSS 검출 회로(122)는, TSS 검출 신호(TSSD)가 "H"인 상태에서 수신 신호(RXD)가 "H", 즉 프레임 송신 개시의 신호 패턴(TSS)을 검출하면 TSS 검출 신호(TSSD)를 "H"로 한다.

AND 회로(123)는, FSS 검출 신호(FSSD), 인에이블 신호(EN), 및 제어 신호(XOV)가 입력되고, 그 연산 결과를 카운터(124)에 출력한다. 즉, AND 회로(123)는, FSS 검출 신호(FSSD) 및 제어 신호(XOV)가 "H"일 때에 인에이블 신호(EN)를 카운터(124)에 대하여 출력하고, FSS 검출 신호(FSSD) 및 제어 신호(XOV) 중 적어도 한쪽이 "L"일 때에는, 인에이블 신호(EN)에 관계없이 카운터(124)에 "L"을 출력한다.

카운터(124)는, 다이나믹 프레임의 개시로부터의 수신 데이터량을 카운트한다. 카운터(124)는, FSS 검출 신호(FSSD) 및 제어 신호(XOV)가 "H"일 때의 AND 회로(123)로부터의 "H" 출력[인에이블 신호(EN) 상당]을 기초로, 수신 신호(RXD)로부터 샘플링된 데이터량을 카운트한다. 카운터(124)는, 리셋 신호(RST)에 의해 초기화된다.

TSS 검출 회로(121), FSS 검출 회로(122), AND 회로(123), 및 카운터(124)에 의해, 도 2에 도시한 프레임 송신 기간 카운터(21)가 구성된다.

송신 기간 판정부(125)는, 도 2에 도시한 송신 기간 판정부(23)에 대응하며, 다이나믹 프레임의 통신이 행해지고 있는 기간인지의 여부를 판정한다. 구체적으로는, 송신 기간 판정부(125)는, 카운터(124)로부터의 카운터값(CNT)과 ROM(126)으로부터 공급되는 설정값을 비교하고, 비교 결과를 신호(SB)로서 출력한다. ROM(126)은, 도 2에 도시한 프레임 길이 데이터베이스(22)에 대응하며, 다이나믹 프레임의 프레임 길이(BSS의 비트 길이도 포함함)가 미리 설정값으로서 설정되어 있다.

송신 기간 판정부(125)는, 카운터값(CNT)이 ROM(126)으로부터의 설정값(프레임 길이) 이하이면 "H"의 신호(SB)를 출력하고, 카운터값(CNT)이 ROM(126)으로부터의 설정값보다 크면 "L"의 신호(SB)를 출력한다. 또한, 송신 기간 판정부(125)는, 카운터값(CNT)이 카운터(124)에 의해 카운트 가능한 최대값이 된 경우에는 제어 신호(XOV)를 "L"로 한다.

NAND 회로(130)는, 도 2에 도시한 마스크 신호 생성부(30)에 대응하며, 신호(SA 및 SB)가 입력되고, 그 연산 결과를 마스크 신호(MSK)로서 출력한다. NAND 회로(130)는, 신호(SA 및 SB)가 함께 "H", 즉 패턴 검출부(110A)에 의해 11비트 연속한 "H"의 제1 신호 패턴이 검출되고, 또한 송신 기간 검출부(120)에 의해 다이나믹 프레임의 통신이 행해지고 있는 기간인 것이 검출된 경우에 마스크 신호(MSK)를 "L"로 하고, 그 이외에는 마스크 신호를 "H"로 한다.

AND 회로(140)는, 도 2에 도시한 마스크 처리부(40)에 대응하며, 수신 신호(RXD) 및 마스크 신호(MSK)가 입력되고, 그 연산 결과를 수신 신호(RXC)로서 출력한다. 즉, AND 회로(140)는, 마스크 신호(MSK)가 "H"인 경우에는 수신 신호(RXD)를 그대로 수신 신호(RXC)로서 출력하고, 마스크 신호(MSK)가 "L"인 경우에는 수신 신호(RXD)를 마스크 처리하여 수신 신호(RXC)로서 "L"을 출력한다.

미분 회로(160)는, 도 2에 도시한 ID 천이 검출부(24)에 대응한다. 미분 회로(160)는, 프레임 ID(FID)가 입력되고, 그 천이를 검출했을 때 리셋 신호(RST)를 출력한다.

도 5 및 도 6은, 도 4에 도시한 신호 처리부의 동작을 도시하는 타이밍차트이다. 도 5는 신호 처리부의 동작 중 수신 신호(RXD)에 대한 마스크 처리 개시 시의 동작에 대해서 도시하고 있고, 도 6은 신호 처리부의 동작 중 다이나믹 프레임의 통신 종료 시의 동작에 대해서 도시하고 있다.

도 5 및 도 6에 있어서, 도면 부호 RXD, FID, 및 CLK는, 신호 처리부에 입력되는 수신 신호, 프레임 ID, 및 동작 클록을 나타내고, 도면 부호 RXC는 신호 처리부로부터 출력되는 수신 신호를 나타내고 있다. 또한, 도면 부호 S152, S153, S154, 및 EN은, 타이밍 생성부(150) 내의 각 기능부(152, 153, 154, 및 155)의 각각의 출력을 나타내고 있다. 도면 부호 TSSD, FSSD, CNT, 및 SB는, 송신 기간 검출부(120) 내의 각 기능부(121, 122, 124, 125)의 각각의 출력을 나타내고 있다. 또한, 도면 부호 SA는 패턴 검출부(110A)의 출력을 나타내고, 도면 부호 MSK는 NAND 회로(130)의 출력인 마스크 신호를 나타내고 있다.

도 5에 도시하는 바와 같이, 마스크 신호(MSK)가 "H"인 기간은 수신 신호(RXD)가 그대로 수신 신호(RXC)로서 출력된다. 그러나, 다이나믹 프레임의 통신 기간 중[신호(SB)가 "H"인 기간 중]에, 수신 신호(RXD) 및 시프트 레지스터(112)의 출력이 모두 "H"가 되는, 즉 11비트 연속한 "H"가 검출되어 신호(SA)가 "H"가 되면, 마스크 신호(MSK)가 "L"이 된다(P11). 이것에 의해, 수신 신호(RXD)가 마스크 신호(MSK)에 의해 마스크되어, 수신 신호(RXC)는, 수신 신호(RXD)에 관계없이 "L"이 출력된다.

그 후, 수신 신호(RXD)로서 "L"이 입력되면 신호(SA)가 "L"로 변화한다(P12). 그에 따라 마스크 신호(MSK)가 "H"로 변화하고, 수신 신호(RXD)가 수신 신호(RXC)로서 출력된다.

또한, 도 6에 도시하는 바와 같이, 프레임 종료 시에 있어서, 카운터(124)로부터 출력되는 카운터값(CNT)이 설정값(미리 설정된 프레임 길이)(n)보다 커지면, 신호(SB)가 "L"로 변화한다(P13). 그리고, 수신 신호(RXD)로서 프레임 송신 종료를 나타내는 "L"의 신호 패턴(DTS)이 소정 기간 입력된 후, 수신 신호(RXD)는 "H"가 된다. 이 때, 수신 신호(RXD)는 11비트 이상 연속해서 "H"가 되는 경우가 있으나, 신호(SB)가 "L"이기 때문에 마스크 신호(MSK)는 "H"로 유지된다. 그리고, 프레임 ID가 천이하면, 신호(TSSD, FSSD) 및 카운터값(CNT)이 초기화되고, 다음 프레임에 관한 통신 동작으로 옮겨간다(P14).

또, 상술한 제1 실시형태에 있어서, 송신 기간 검출부에 의한 다이나믹 프레임의 통신이 행해지고 있는 기간인지의 여부의 검출 동작은, 수신 데이터량을 나타내는 카운터값과 프레임마다 미리 기억 유지되어 있는 프레임 길이를 비교함으로써 행하고 있으나, 다이나믹 프레임의 프레임 길이를 고정 길이로 하는 경우에는 도 7에 도시하는 바와 같은 구성이어도 된다.

도 7은 제1 실시형태에서의 신호 처리부(5A)의 회로 구성의 다른 예를 도시하는 도면이다. 이 도 7에 있어서, 도 4에 도시한 구성 요소와 동일한 기능을 갖는 구성 요소에는 동일한 부호를 붙이고, 중복하는 설명은 생략한다.

도 7에 도시하는 신호 처리부에 있어서, 송신 기간 검출부(120) 내의 송신 기간 판정부(125)는, 외부로부터 설정값(프레임 길이)을 취득하는 것이 아니라, 내부에 미리 설정값을 갖고 있다.

송신 기간 판정부(125)는, 카운터(124)로부터의 카운터값(CNT)과 미리 내부에 유지하고 있는 제1 설정값을 비교하고, 비교 결과를 신호(SB)로서 출력한다. 또한, 송신 기간 판정부(125)는, 카운터(124)로부터의 카운터값(CNT)과 미리 내부에 유지하고 있는 제2 설정값을 비교하고, 비교 결과를 리셋 신호(RST)로서 출력한다. 여기서, 제1 설정값은 프레임 길이이고, 제2 설정값은 프레임 개시로부터 다음 프레임에 관한 통신 동작을 개시하기까지의 시간(데이터 길이 환산)이며, 모두 BSS의 비트 길이를 포함한다.

예컨대, 프레임 길이가 9바이트이고, 1미니 슬롯의 시간이 데이터 길이로 하여 16비트 상당이라고 하자. 이 때, 제1 설정값은, 1바이트의 데이터를 송신하는 데 BSS의 2비트를 더한 10비트를 필요로 하기 때문에 「90」으로 한다. 또한, 제2 설정값은, 프레임 송신 종료를 나타내는 신호 패턴(DTS)과 다음 프레임 대기를 위해서 2미니 슬롯 상당의 시간을 대기할 필요가 있기 때문에 「122」(=90+16×2)로 한다. 따라서, 송신 기간 판정부(125)는, 카운터(124)로부터의 카운터값(CNT)이 90 이하인 경우에는 신호(SB)를 "H"로 하고, 카운터값(CNT)이 90보다 큰 경우에는 신호(SB)를 "L"로 한다. 또한, 송신 기간 판정부(125)는, 카운터값(CNT)이 122가 되면 리셋 신호(RST)를 출력한다.

또, 도 7에 도시하는 신호 처리부에 있어서, 송신 기간 검출부(120) 내의 AND 회로(123)는, FSS 검출 신호(FSSD) 및 인에이블 신호(EN)가 입력되고, 그 연산 결과를 카운터(124)에 출력한다.

이상, 제1 실시형태에 따르면, 신호 처리부(5A)는, 다이나믹 프레임의 통신 중에, 수신 신호에 있어서 노이즈의 혼입 등에 의해 발생한 11비트 이상 연속한 "H"를 검출한 경우에는, 그 중의 11비트째부터의 "H"를 모두 "L"로 마스크하여 커뮤니케이션 컨트롤러(4)에 출력한다. 바꿔 말하면, 오동작의 트리거가 되는 사상을 마스크한다. 이것에 의해, 복수의 프레임이 동시에 송신되는 것을 방지할 수 있어, 다음 다이나믹 프레임의 송신 타이밍이 어긋나는 것을 회피하여, 이후의 다이나믹 프레임의 통신 동작을 정상적으로 행할 수 있다.

(제2 실시형태)

다음으로, 본 발명의 제2 실시형태에 대해서 설명한다.

이하에 설명하는 제2 실시형태에서는, 다이나믹 프레임의 통신 중에 11비트 이상 연속한 "H"를 검출한 경우, 그 다이나믹 프레임 종료까지 수신 신호를 "L"로 마스크하여 커뮤니케이션 컨트롤러에 출력한다. 이것에 의해, 통신 중(수신 중)의 다이나믹 프레임에 대해서는 에러가 되지만, 통신 중에 각 노드가 IDLE 대기 상태가 되는 것을 회피함으로써, 다음 다이나믹 프레임의 송신 타이밍이 어긋나는 것을 방지하여, 다음 다이나믹 프레임의 통신 동작을 정상적으로 행할 수 있도록 하는 것이다.

제2 실시형태에서의 통신 시스템의 전체 구성예는, 제1 실시형태와 동일하기 때문에 설명은 생략하고, 이하에서는 제2 실시형태에서의 신호 처리부에 대해서 설명한다.

도 8은 제2 실시형태에서의 신호 처리부(5B)의 구성예를 도시하는 블록도이다. 도 8에 있어서, 도 2에 도시한 구성 요소와 동일한 기능을 갖는 구성 요소에는 동일한 부호를 붙이고, 중복하는 설명은 생략한다. 제2 실시형태에서의 신호 처리부(5B)는, 패턴 검출부(10B), 송신 기간 검출부(20), 마스크 신호 생성부(30), 및 마스크 처리부(40)를 가지며, 동작 클록(CLK)에 의해 동작한다.

패턴 검출부(10B)는, 시프트 레지스터(11) 및 패턴 판정부(12)에 더하여 래치부(13)를 갖는다. 래치부(13)는, 패턴 판정부(12)의 출력(판정 결과)을 받아, 그것을 유지하고 신호(SA)로서 출력한다. 래치부(13)는, 신호(SB)에 의해 리셋된다. 즉, 래치부(13)는, 다이나믹 프레임의 통신이 행해지고 있는 기간 중, 패턴 판정부(12)의 출력을 받아 유지하고, 다이나믹 프레임의 통신이 종료되면 유지하고 있는 정보가 클리어된다.

제2 실시형태에서의 신호 처리부(5B)는, 도 9에 도시하는 바와 같이, 노드 A가 다이나믹 프레임(ID=m)을 송신하고 있을 때에, 노이즈에 의해 수신측인 노드 B, C, D에서 11비트 이상 연속한 "H"(P51로부터 P52까지의 기간의 "H")가 발생하면, 그 신호 패턴을 수신측 노드에 있어서의 신호 처리부(5B)의 패턴 검출부(10B)가 검출한다. 또한, 수신측 노드에 있어서의 신호 처리부(5B)의 송신 기간 검출부(20)는, 다이나믹 프레임(ID=m)의 통신이 행해지고 있는 기간인 것을 검출하고 있다.

그 결과, 마스크 신호 생성부(30)는, 11비트 이상 연속한 "H"가 검출되고 나서 프레임 종료까지, 수신 신호(RXD)를 마스크하여 "L"로 하도록, 즉 프레임의 송신 개시를 나타내는 신호 패턴으로 하도록 마스크 신호(MSK)를 출력한다.

따라서, 제2 실시형태에서는, 수신 신호(RXD)에 있어서 11비트 이상 연속한 "H"가 검출되면, 마스크 처리부(40)는, 그 때부터 프레임 종료(P53)까지, 수신 신호(RXD)를 "L"로 마스크하여 수신 신호(RXC)로서 커뮤니케이션 컨트롤러(4)에 출력한다. 이 때, 노드 B, C, D는, 노드 A가 송신 중인 프레임의 수신을 종료하고, 프레임 수신 대기가 된다.

그리고, 다이나믹 프레임(ID=m)이 종료되면(P54), 노드 B, C, D의 신호 처리부(5B)는, 수신 신호(RXD)의 마스크 처리를 행하지 않고, 수신 신호(RXD)를 수신 신호(RXC)로서 커뮤니케이션 컨트롤러(4)에 출력한다. 이것에 의해, 노드 B, C, D는, 다이나믹 프레임(ID=m)의 종료 직후의 "H"에 의해 IDLE 대기 상태가 되지만, 그 후, 11비트 이상 연속해서 "H"가 되기 때문에, IDLE 대기 상태로부터 IDLE 상태로 천이한다(P55). 그리고, 슬롯 카운터의 값이 증가하여 다이나믹 프레임을 송신하는 권리가 옮겨가, 다음 다이나믹 프레임(ID=m+1)의 통신이 행해진다(P56).

이것에 의해, 다이나믹 프레임(ID=m)의 통신 중에, 수신측의 노드에서 11비트 이상 연속한 "H"가 발생해도, 그 이후의 상태 천이의 타이밍에도 어긋남이 발생하지 않아, 다음 다이나믹 프레임(ID=m+1)의 통신 동작을 정상적으로 행할 수 있다.

도 10은 제2 실시형태에서의 신호 처리부(5B)의 회로 구성의 일례를 도시하는 도면이다. 도 10에 있어서, 도 4에 도시한 구성 요소와 동일한 기능을 갖는 구성 요소에는 동일한 부호를 붙이고, 중복하는 설명은 생략한다.

도 10에 도시하는 제2 실시형태에서의 신호 처리부는, 도 4에 도시한 제1 실시형태에서의 신호 처리부와는, 패턴 검출부의 구성이 상이하다.

도 10에 도시하는 패턴 검출부(110B)는, 도 8에 도시한 패턴 검출부(10B)에 대응하며, 수신 신호(RXD)로부터 다이나믹 프레임의 통신 종료라고 인식되는 11비트 연속한 "H"의 제1 신호 패턴을 검출한다. 패턴 검출부(110B)는, 마스크 회로(111), 시프트 레지스터(112), 및 AND 회로(113)에 더하여, 래치 회로(114)를 갖는다.

래치 회로(114)는, 도 8에 도시한 래치부(13)에 대응하며, AND 회로(113)의 출력을 래치한다. 래치 회로(114)는, AND 회로와, OR 회로와, 동작 클록(CLK)에 의해 동작하고, 신호(SB)에 의해 리셋되는 플립 플롭을 갖는다.

AND 회로(113)의 출력과 동작 클록(CLK)이 AND 회로에 입력된다. 이 AND 회로의 출력과 플립 플롭의 출력(Q)이 OR 회로에 입력되고, OR 회로의 출력이 플립 플롭에 입력된다. 또한, 플립 플롭의 출력은, 신호(SA)로서 출력된다.

도 11 및 도 12는, 도 10에 도시한 신호 처리부의 동작을 도시하는 타이밍차트이다. 도 11은 신호 처리부의 동작 중 수신 신호(RXD)에 대한 마스크 처리 개시 시의 동작에 대해서 도시하고 있고, 도 12는 신호 처리부의 동작 중 다이나믹 프레임의 통신 종료 시의 동작에 대해서 도시하고 있다.

도 11 및 도 12에 있어서, 도면 부호 RXD, FID, 및 CLK는, 신호 처리부에 입력되는 수신 신호, 프레임 ID, 및 동작 클록을 나타내고, 도면 부호 RXC는 신호 처리부로부터 출력되는 수신 신호를 나타내고 있다. 또한, 도면 부호 S152, S153, S154, 및 EN은, 타이밍 생성부(150) 내의 각 기능부(152, 153, 154 및 155)의 각각의 출력을 나타내고 있다. 도면 부호 TSSD, FSSD, CNT, 및 SB는, 송신 기간 검출부(120) 내의 각 기능부(121, 122, 124, 125)의 각각의 출력을 나타내고 있다. 또한, 도면 부호 SA는 패턴 검출부(110B)의 출력을 나타내고, 도면 부호 MSK는 NAND 회로(130)의 출력인 마스크 신호를 나타내고 있다.

도 11에 도시하는 바와 같이, 마스크 신호(MSK)가 "H"인 기간은 수신 신호(RXD)가 그대로 수신 신호(RXC)로서 출력된다. 그러나, 다이나믹 프레임의 통신 기간 중[신호(SB)가 "H"인 기간 중]에, 수신 신호(RXD) 및 시프트 레지스터(112)의 출력이 모두 "H"가 되는, 즉 11비트 연속한 "H"가 검출되어 신호(SA)가 "H"가 되면, 마스크 신호(MSK)가 "L"이 된다(P21). 이것에 의해, 수신 신호(RXD)가 마스크 신호(MSK)에 의해 마스크되고, 수신 신호(RXC)는, 수신 신호(RXD)에 관계없이 "L"이 출력된다. 마스크 신호(MSK)는 "L"이 되면, 프레임 종료까지 "L"을 유지한다(도 12에 나타내는 P22).

또한, 도 12에 도시하는 바와 같이, 프레임 종료 시에 있어서, 카운터(124)로부터 출력되는 카운터값(CNT)이 설정값(미리 설정된 프레임 길이)(n)보다 커지면, 신호(SB)가 "L"로 변화한다(P22). 그에 따라 마스크 신호(MSK)가 "H"로 변화하고, 수신 신호(RXD)가 수신 신호(RXC)로서 출력된다.

그리고, 수신 신호(RXD)로서 프레임 송신 종료를 나타내는 "L"의 신호 패턴(DTS)이 소정 기간 입력된 후, 수신 신호(RXD)는 "H"가 된다. 그 후, 프레임 ID가 천이하면, 신호(TSSD, FSSD) 및 카운터값(CNT)이 초기화되고, 다음 프레임에 관한 통신 동작으로 옮겨간다(P23).

또, 상술한 제2 실시형태에 있어서, 다이나믹 프레임의 프레임 길이를 고정 길이로 하는 경우에는, 다이나믹 프레임의 통신이 행해지고 있는 기간인지의 여부의 검출 동작을 도 7에 도시하는 구성과 동일한 구성에 의해 실현하도록 해도 된다.

도 13은 제2 실시형태에서의 신호 처리부(5B)의 회로 구성의 다른 예를 도시하는 도면이다. 도 13에 있어서, 도 7 및 도 10에 도시한 구성 요소와 동일한 기능을 갖는 구성 요소에는 동일한 부호를 붙이고, 중복하는 설명은 생략한다.

도 13에 도시하는 신호 처리부에서는, NAND 회로(130)를 대신하여, 패턴 검출부(110B)로부터의 출력 신호(SA)를 반전하여 AND 회로(140)에 출력하는 인버터(170)를 설치하고 있다. 이러한 구성에서도, 다이나믹 프레임의 통신 중에 11비트 연속한 "H"가 검출되고 나서 프레임 종료까지, 수신 신호를 "L"로 마스크할 수 있다.

이상, 제2 실시형태에 따르면, 신호 처리부(5B)는, 다이나믹 프레임의 통신 중에, 수신 신호에 있어서 노이즈의 혼입 등에 의해 발생한 11비트 이상 연속한 "H"를 검출한 경우에는, 그 다이나믹 프레임의 통신이 종료될 때까지 수신 신호를 모두 "L"로 마스크하여 커뮤니케이션 컨트롤러(4)에 출력한다. 바꿔 말하면, 오동작이 진행하는 신호 변화를 마스크한다. 이것에 의해, 복수의 프레임이 동시에 송신되는 것을 방지할 수 있고, 다음 다이나믹 프레임의 송신 타이밍이 어긋나는 것을 회피하여, 이후의 다이나믹 프레임의 통신 동작을 정상적으로 행할 수 있다.

또, 상기 실시형태는, 모두 본 발명을 실시하는 데에 있어서의 구체화의 단지 일례를 나타낸 것에 불과하며, 이들에 의해 본 발명의 기술적 범위가 한정적으로 해석되어서는 안 되는 것이다. 즉, 본 발명은 그 기술 사상 또는 그 주요한 특징으로부터 일탈하지 않고서, 여러 가지 형태로 실시할 수 있다.

(산업상의 이용가능성)

본 발명에 따르면, 통신 중인 프레임의 수신 신호로부터 프레임의 통신 종료라고 인식되는 신호 패턴을 검출한 경우에는, 그 프레임의 통신이 행해지고 있는 기간이 종료될 때까지 다음 프레임의 통신 동작의 개시가 억제된다. 이것에 의해, 프레임의 통신 중에 프레임의 통신 종료라고 인식되는 신호 패턴이 검출되어도, 동시에 복수의 통신 장치로부터 프레임이 송신되는 것을 방지할 수 있고, 통신 중인 프레임에 있어서의 비정상적인 수신 신호에 의한 오동작을 회피하여 다음 프레임의 통신 동작을 정상적으로 행할 수 있다.

Claims (15)

1. 단위 통신 기간을 할당하여 행해지고, 또한 통신 장치의 각각이 수신 신호를 기초로 프레임의 통신 종료를 인식하여 다음 프레임에 관한 통신 동작을 개시하는 프레임 통신에 관한 신호 처리 장치로서,
   프레임의 통신이 행해지고 있는 기간인 것을 검출하는 기간 검출부와,
   상기 수신 신호로부터 프레임의 통신 종료라고 인식되는 제1 신호 패턴을 검출하는 패턴 검출부와,
   상기 수신 신호를 접속된 제어 장치에 출력하는 출력 처리부
   를 구비하고,
   상기 출력 처리부는, 프레임의 통신이 행해지고 있는 기간 중에 상기 패턴 검출부에 의해 상기 제1 신호 패턴이 검출된 경우에, 그 프레임의 통신이 행해지고 있는 기간이 종료될 때까지 다음 프레임에 관한 통신 동작의 개시를 억제하도록 상기 제어 장치에 지시하는 것을 특징으로 하는 신호 처리 장치.
2. 제1항에 있어서,
   상기 출력 처리부는, 프레임의 통신이 행해지고 있는 기간 중에 상기 패턴 검출부에 의해 상기 제1 신호 패턴이 검출된 경우에, 상기 수신 신호에 있어서의 상기 제1 신호 패턴을 마스크하여 상기 제어 장치에 출력하는 것을 특징으로 하는 신호 처리 장치.
3. 제1항에 있어서,
   상기 출력 처리부는, 프레임의 통신이 행해지고 있는 기간 중에 상기 패턴 검출부에 의해 상기 제1 신호 패턴이 검출된 경우에, 상기 수신 신호에 있어서의 상기 제1 신호 패턴의 일부를 마스크하여 상기 제어 장치에 출력하는 것을 특징으로 하는 신호 처리 장치.
4. 제1항에 있어서,
   상기 제1 신호 패턴은, 동일한 논리 레벨이 n(n은 2 이상의 자연수) 비트 연속하는 신호 패턴이고,
   상기 출력 처리부는, 프레임의 통신이 행해지고 있는 기간 중에 상기 패턴 검출부에 의해 상기 제1 신호 패턴이 검출된 경우에, 상기 수신 신호에서 검출된 상기 제1 신호 패턴 중의 n비트 이후의 레벨을 반전시키는 것을 특징으로 하는 신호 처리 장치.
5. 제1항에 있어서,
   상기 출력 처리부는, 프레임의 통신이 행해지고 있는 기간 중에 상기 패턴 검출부에 의해 상기 제1 신호 패턴이 검출된 경우에, 그 프레임의 통신이 종료될 때까지 상기 수신 신호를 마스크하여 상기 제어 장치에 출력하는 것을 특징으로 하는 신호 처리 장치.
6. 제1항에 있어서,
   상기 출력 처리부는, 프레임의 통신이 행해지고 있는 기간 중에 상기 패턴 검출부에 의해 상기 제1 신호 패턴이 검출된 경우에, 그 프레임의 통신이 종료될 때까지 프레임의 송신 개시를 나타내는 신호 패턴으로 하도록 상기 수신 신호를 마스크하는 것을 특징으로 하는 신호 처리 장치.
7. 제1항에 있어서,
   상기 출력 처리부는,
   프레임의 통신이 행해지고 있는 기간 중에 상기 패턴 검출부에 의해 상기 제1 신호 패턴이 검출된 경우에 마스크 신호를 생성하는 마스크 신호 생성부와,
   상기 마스크 신호 생성부로부터의 상기 마스크 신호에 따라, 상기 제어 장치에 출력하는 수신 신호에 마스크 처리를 실시하는 마스크 처리부를 구비하는 것을 특징으로 하는 신호 처리 장치.
8. 제1항에 있어서,
   상기 기간 검출부는,
   프레임의 송신 개시로부터의 수신 데이터량을 카운트하는 카운터부와,
   상기 카운터부에 의해 얻어진 수신 데이터량과 설정되어 있는 프레임 길이를 비교하여 프레임의 통신이 행해지고 있는 기간인지의 여부를 판정하는 기간 판정부
   를 구비하는 것을 특징으로 하는 신호 처리 장치.
9. 제8항에 있어서,
   상기 기간 검출부는, 통신되는 프레임의 프레임 길이를 미리 기억하고, 통신 중인 프레임의 프레임 길이를 상기 기간 판정부에 공급하는 기억부를 구비하는 것을 특징으로 하는 신호 처리 장치.
10. 제8항에 있어서,
    상기 카운터부는,
    상기 수신 신호에 기초하여 프레임의 개시를 검출하는 검출부와,
    상기 검출부에 의해 상기 프레임의 개시를 검출한 후, 수신 신호로부터 데이터를 취득하는 샘플링 펄스수를 카운트하는 카운터
    를 구비하는 것을 특징으로 하는 신호 처리 장치.
11. 제1항에 있어서,
    프레임의 통신이 행해지고 있는 기간 중, 상기 패턴 검출부에서의 검출 결과를 유지하는 유지부를 구비하는 것을 특징으로 하는 신호 처리 장치.
12. 제1항에 있어서,
    상기 제1 신호 패턴은, 동일한 논리 레벨이 n(n은 2 이상의 자연수) 비트 연속하는 신호 패턴인 것을 특징으로 하는 신호 처리 장치.
13. 단위 통신 기간을 할당하여 프레임 통신을 행하고, 또한 수신 신호를 기초로 프레임의 통신 종료를 인식하여 다음 프레임에 관한 통신 동작을 개시하는 통신 장치로서,
    다른 통신 장치와 신호를 송수신하는 송수신부와,
    상기 송수신부에 의해 송수신되는 신호에 관한 제어를 행하는 제어부와,
    상기 송수신부와 상기 제어부 사이에 설치되고, 상기 송수신부에 의해 수신된 수신 신호를 처리하여 상기 제어부에 출력하는 신호 처리부
    를 구비하고,
    상기 신호 처리부는,
    프레임의 통신이 행해지고 있는 기간인 것을 검출하는 기간 검출부와,
    상기 수신 신호로부터 프레임의 통신 종료라고 인식되는 제1 신호 패턴을 검출하는 패턴 검출부와,
    프레임의 통신이 행해지고 있는 기간 중에 상기 패턴 검출부에 의해 상기 제1 신호 패턴이 검출된 경우에, 그 프레임의 통신이 행해지고 있는 기간이 종료될 때까지 다음 프레임에 관한 통신 동작의 개시를 억제하도록 상기 제어부에 지시하는 출력 처리부
    를 구비하는 것을 특징으로 하는 통신 장치.
14. 제13항에 있어서,
    상기 신호 처리부는, 프레임의 통신이 행해지고 있는 기간 중에 상기 패턴 검출부에 의해 상기 제1 신호 패턴이 검출된 경우에, 상기 수신 신호에 있어서의 상기 제1 신호 패턴을 마스크하여 상기 제어부에 출력하는 것을 특징으로 하는 통신 장치.
15. 제13항에 있어서,
    상기 신호 처리부는, 프레임의 통신이 행해지고 있는 기간 중에 상기 패턴 검출부에 의해 상기 제1 신호 패턴이 검출된 경우에, 그 프레임의 통신이 종료될 때까지 상기 수신 신호를 마스크하여 상기 제어부에 출력하는 것을 특징으로 하는 통신 장치.
    

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