KR20100075259A - Chip scale package and method for fabricating the same - Google Patents

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Abstract

PURPOSE: A chip scale package and a manufacturing method thereof are provided to reduce the thickness of the chip scale package by using a laminate layer instead of a molding compound layer. CONSTITUTION: An epoxy resin is formed on the surface of a laminate substrate(200). A laminate substrate and a chip are integrated by burying the chip in the epoxy resin to expose the bonding surface of the chip. After an insulation layer is formed on the upper side of the laminate substrate, a bonding connection terminal formed on the bonding surface is exposed. A solder resist is formed on the upper side of the insulation layer including a circuit pattern. An external connection terminal is exposed by partially exposing the solder resist, a solder ball(260) is bonded with the external connection terminal after a surface process. The chip scale package region formed by the solder ball is displayed as a marking and each chip scale package is separated by a sawing process.

Description

칩스케일 패키지 및 그 제조 방법{CHIP SCALE PACKAGE AND METHOD FOR FABRICATING THE SAME}Chip scale package and manufacturing method {CHIP SCALE PACKAGE AND METHOD FOR FABRICATING THE SAME}

본 발명은 칩스케일 패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 경박단소화되며 제조가 용이한 새로운 구조의 칩스케일 반도체 패키지를 제공하는 기술에 관한 것이다.The present invention relates to a chip scale package and a method of manufacturing the same, and more particularly, to a technology for providing a chip scale semiconductor package having a novel structure that is light and thin and easy to manufacture.

일반적으로, 반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지금까지 계속 발전해오고 있다.In general, the packaging technology for integrated circuits in the semiconductor industry continues to evolve to meet the demand for miniaturization and mounting reliability.

즉, 소형화에 대한 요구는 칩스케일에 근접한 패키지에 대한 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키지 제조 기술에 대한 중요성을 부각시키고 있다. In other words, the demand for miniaturization is accelerating the development of packages close to the chip scale, and the demand for mounting reliability emphasizes the importance of package manufacturing technology that can improve the efficiency of mounting work and the mechanical and electrical reliability after mounting. I'm making it.

한편, 일반적으로 반도체소자는 집적회로가 형성된 웨이퍼 상태에서 낱개의 칩으로 각각 분리된 후, 이것을 플라스틱 패키지나 세라믹 패키지에 탑재하여 기판 에의 실장이 용이하도록 조립하는 패키징 공정을 거치게 된다.On the other hand, in general, semiconductor devices are separated into individual chips in a wafer in which integrated circuits are formed, and then mounted in a plastic package or a ceramic package, and then go through a packaging process for assembling on a substrate.

이와 같이 행해지는 반도체소자에 대한 패키징 공정의 주목적은 기판이나 소켓에 실장하기 위한 형상의 확보와 기능보호에 있다고 할 수 있다.The main purpose of the packaging step for the semiconductor element thus performed is to secure the shape and protect the function for mounting on the substrate or the socket.

또한, 최근에는 집적회로의 고집적화에 따라 다핀화, 미세조립기술, 또 실장형태의 다양화에 따른 패키지의 다종류화 등, 조립공정과 관련된 기술도 각각 세분된 분야에 따라 크게 변화하고 있다.In addition, in recent years, technologies related to the assembly process, such as multi-pinning, micro-assembly technology, and package variety due to the diversification of the mounting type according to the high integration of integrated circuits, are also greatly changed according to the subdivided fields.

반도체 조립공정의 개요에 대해 현재 가장 많이 사용되고 있는 플라스틱 타입의 반도체소자를 예로 들어 설명하면 다음과 같다.An overview of the semiconductor assembly process will be described below with an example of a plastic type semiconductor device which is most used.

먼저, 전기적 회로가 형성된 웨이퍼를 각각의 단일 칩으로 분리하는데, 이때 Si(실리콘)는 모스경도 7로서 딱딱하고 깨지기 쉬운 성질을 갖고 있으므로 웨이퍼의 제조시 미리 분리할 라인에 절단하기 위한 물질을 넣어두고 이 분리라인을 따라 브레이크 응력을 가해 파괴, 분리시키는 방법을 취하는 경우가 많다.First, the wafer on which the electrical circuit is formed is separated into each single chip, and Si (silicon) has a Mohs hardness of 7 and is hard and brittle, so that a material for cutting is placed in a line to be separated in advance in manufacturing the wafer. In many cases, a break stress is applied along this separation line to break and separate.

또한, 분리된 각각의 반도체 칩은 리드프레임의 다이패드에 본딩되고, 이때의 접합방법은 Au-Si 공정(共晶)법, 납땜법, 수지접착법 등이 있으며 용도에 따라 알맞은 방법이 선택되어 사용된다.In addition, each separated semiconductor chip is bonded to the die pad of the lead frame, and the bonding method is Au-Si process, soldering method, resin bonding method, etc. Used.

한편, 전술한 바와 같이 반도체 칩을 리드프레임의 다이패드에 접착하는 목적은 조립이 완료된 후 기판에 실장시키기 위해서뿐만 아니라, 전기적 입출력단자나 어스(earth)를 겸하는 일도 있으며 소자의 동작 시 발생하는 열의 방열통로로서도 필요로 하는 경우가 있기 때문이다.On the other hand, as described above, the purpose of bonding the semiconductor chip to the die pad of the lead frame is not only to be mounted on the substrate after assembly is completed, but also to serve as an electrical input / output terminal or earth, This is because the heat dissipation path may be required.

상기와 같이 반도체 칩을 본딩한 후에는 반도체칩의 칩패드와 리드프레임의 인너리드를 와이어로 본딩하므로써 연결하게 되며, 와이어 본딩의 방법으로 플라스틱 봉함 패키지에서는 일반적으로 골드 와이어를 사용한 열압착법 또는 열압착법과 초음파법을 혼용한 방법이 주로 이용되고 있다.After bonding the semiconductor chip as described above, the chip pad of the semiconductor chip and the inner lead of the lead frame are connected by wire bonding. In the plastic sealing package, the wire bonding method or the thermal bonding method using gold wire is generally performed. The method which mixed the compression method and the ultrasonic method is mainly used.

또한, 와이어 본딩에 의해 반도체 칩과 인너리드가 전기적으로 연결된 후에는 칩을 고순도의 에폭시 수지를 사용하여 성형 봉합하므로써 몰드바디를 형성시키는 몰딩공정이 수행되는데, 이때 사용되는 에폭시 수지는 집적회로의 신뢰성을 좌우하는 중요한 요소이며, 수지의 고순도화와 몰딩시 집적회로에 주어지는 응력을 저감시키기 위한 저응력화 등의 개선이 추진되고 있다.In addition, after the semiconductor chip and the inner lead are electrically connected by wire bonding, a molding process of forming a mold body by forming and sealing the chip using a high purity epoxy resin is performed. In addition, the improvement of the high purity of the resin and the reduction of the stress for reducing the stress applied to the integrated circuit during molding are being promoted.

그리고, 상기한 공정이 완료된 후에는 IC 패키지를 소켓이나 기판에 실장하기 위해 아웃터리드(outer lead)를 소정의 형상으로 절단하고 성형하는 공정이 행해지며, 아웃터리드에는 실장접합성(납땜성)을 향상시키기 위해 도금이나 납딥(dip)이 처리된다.After the above process is completed, a process of cutting and molding an outer lead into a predetermined shape is carried out to mount the IC package on a socket or a substrate, and the mount is improved in solderability. Plating or dip dips are applied to make them.

한편, 반도체 패키지는 실장형태 및 리드형태에 따라 여러 가지 유형으로 나뉘는데, 패키지의 대표적인 예로서는 전술한 DIP(Dual Inline Package)외에 QFP(Quad Flat Package), TSOP(Thin Small Outline Package), 칩스케일패키지, BLP(Bottom Leaded Package) 등이 있으며, 계속 다핀(多-pin)화 또는 경박단소(輕薄短小)화 되고 있다.On the other hand, semiconductor packages are divided into various types according to the mounting type and the lead type. Examples of the package include, in addition to the above-described dual inline package (DIP), a quad flat package (QFP), a thin small outline package (TSOP), a chip scale package, Bottom Leaded Packages (BLPs), and the like, continue to be multi-pin or light and thin.

상기한 패키지 타입중, 칩스케일패키지는 반도체 칩이 부착된 기판의 이면에 구형의 솔더볼을 소정의 상태로 배열(Array)하여 아웃터리드(outer lead) 대신으로 사용하게 되며, 상기 BGA 패키지는 패키지 몸체(Package Body) 면적을 QFP(Quad Flat Package) 타입보다 작게 할 수 있으며, QFP와는 달리 리드의 변형이 없는 장점이 있다.Among the package types described above, the chip scale package is arranged in a predetermined state by arranging a spherical solder ball on a back surface of a substrate on which a semiconductor chip is attached, and is used instead of an outer lead, and the BGA package is a package body. (Package Body) Area can be made smaller than QFP (Quad Flat Package) type, and unlike QFP, there is an advantage that there is no deformation of lead.

도 1은 종래 기술에 따른 칩스케일패키지를 도시한 단면도이다.1 is a cross-sectional view showing a chip scale package according to the prior art.

도 1을 참조하면, 칩(20)을 라미네이트기판(10)에 접착시키고, 금 와이어(70)를 본딩시킨다. 이때, 라미네이트기판(10)은 양면에 회로(40) 패턴을 포함하는 동박적층판으로, 그 내부에는 양면의 회로(40)를 연결하는 PTH(Plating Through Holes, 30)를 포함한다.Referring to FIG. 1, the chip 20 is bonded to the laminate substrate 10 and the gold wire 70 is bonded. At this time, the laminate substrate 10 is a copper-clad laminate comprising a circuit 40 pattern on both sides, and includes a PTH (Plating Through Holes, 30) connecting the circuit 40 on both sides.

아울러, 칩(20)과 라미네이트기판(10) 사이에는 절연을 위하여 솔더레지스트(50)를 더 형성한다.In addition, a solder resist 50 is further formed between the chip 20 and the laminate substrate 10 for insulation.

이와 같이, 칩(20) 접착 및 와이어 본딩 공정이 종료되면, 라미네이트기판(10) 상부에 EMC(Encapsulant Molding Compound, 80) 몰딩 공정을 수행한다.As such, when the chip 20 bonding and wire bonding process is completed, an EMC (Encapsulant Molding Compound, 80) molding process is performed on the laminate substrate 10.

그 다음에는, 솔더볼(60)을 접착시키고, 패키지 쏘잉 공정을 수행하여 칩스케일패키지를 완성한다.Next, the solder ball 60 is bonded and a package sawing process is performed to complete the chip scale package.

상술한 칩스케일패키지 제조 방법은 공정이 비교적 간단한 장점이 있으나, 라미네이트기판(10)과 같이 완성된 형태의 기판이 필요하고, 패키지 전체 두께를 감소시키는데 한계가 있다.The chip scale package manufacturing method described above has an advantage that the process is relatively simple, but requires a completed substrate such as the laminate substrate 10, and has a limitation in reducing the overall thickness of the package.

또한, 다중 칩을 적층할 경우 와이어 본딩 루프의 높이가 증가하여 불량이 발생할 확률이 높은 문제가 있다.In addition, when stacking multiple chips, the height of the wire bonding loop is increased, so that there is a problem in that a defect is likely to occur.

본 발명은 단일 또는 다중 칩스케일패키지 제조에 관한 것으로 라미네이트기판의 상부에 접착성 에폭시 소재를 형성하고, 그 표면에 칩의 본딩면만 외부로 노출되도록 내장하여 팬 아웃(fan-out) 디자인으로 회로를 재 배열하는 구조를 사용함으로써, 칩스케일패키지 두께를 획기적으로 낮출 수 있는 칩내장형 칩스케일패키지 및 그 제조 방법을 제공하는 것을 그 목적으로 한다.The present invention relates to the manufacture of single or multiple chip scale packages, and forms an adhesive epoxy material on top of a laminate substrate, and embeds the bonding surface of the chip on the surface of the chip to be exposed to the outside, thereby creating a circuit with a fan-out design. It is an object of the present invention to provide a chip-integrated chip scale package and a method of manufacturing the same, which can drastically lower the chip scale package thickness by using a rearrangement structure.

본 발명의 일 실시예에 따른 칩스케일패키지 제조 방법은 라미네이트기판에 칩을 병렬로 배열하기 위한 인식마크를 형성하는 단계와, 라미네이트기판의 표면에 에폭시레진을 형성하는 단계와, 상기 에폭시레진에 칩의 본딩면이 노출되도록 매립하여 상기 라미네이트기판 및 상기 칩을 일체화시키는 단계와, 상기 칩을 포함하는 상기 라미네이트기판 상부에 절연층을 형성한 후, 상기 본딩면에 형성된 본딩 접속 단자를 노출시키는 단계와, 상기 절연층 상부에 상기 본딩 접속 단자와 연결되는 회로 패턴을 형성하는 단계와, 상기 회로 패턴을 포함하는 상기 절연층 상부에 솔더레지스트를 형성하는 단계와, 상기 솔더레지스트를 부분 식각하여 상기 회로 패턴 중 외부 접속용 단자를 노출시키고 표면처리 후 상기 외부 접속용 단자에 솔더볼을 접착시키는 단계 및 상기 솔더볼 접착에 의해 형성된 칩스케일패키지 영역을 마킹으로 표시하고 쏘잉 공정을 수행하여 각각의 칩스케일패키지를 분리시키는 단 계를 포함하는 것을 특징으로 한다.Chip scale package manufacturing method according to an embodiment of the present invention comprises the steps of forming a recognition mark for arranging chips in parallel on a laminate substrate, forming an epoxy resin on the surface of the laminate substrate, the chip on the epoxy resin Embedding the laminate substrate and the chip to expose the bonding surface of the substrate; forming an insulating layer on the laminate substrate including the chip; exposing a bonding connection terminal formed on the bonding surface; Forming a circuit pattern connected to the bonding connection terminal on the insulating layer, forming a solder resist on the insulating layer including the circuit pattern, and partially etching the solder resist to form the circuit pattern. After exposing the external connection terminals and surface treatment, solder balls to the external connection terminals Step and is characterized in that it comprises a step of displaying a chip-scale package region formed by the solder ball adhered to the marking and to separate the chip scale package to perform ssoing process.

여기서, 상기 라미네이트기판에 적어도 둘 이상의 칩이 병렬 매트릭스 형태로 내장되도록 하는 것을 특징으로 하고, 상기 절연층은 솔더레지스트 또는 포토레지스트를 사용하는 것을 특징으로 하고, 상기 회로 패턴의 표면에는 동도금 공정을 더 수행 하는 것을 특징으로 한다.Here, at least two chips are embedded in the laminate substrate in the form of a parallel matrix, and the insulating layer is characterized by using a solder resist or a photoresist, and further a copper plating process on the surface of the circuit pattern. It is characterized by performing.

아울러, 본 발명의 다른 실시예에 따른 칩스케일패키지 제조 방법은 라미네이트기판의 표면에 에폭시레진을 형성하는 단계와, 상기 에폭시레진에 제 1칩의 본딩면이 노출되도록 매립하여 상기 라미네이트기판 및 상기 제 1칩을 일체화시키는 단계와, 상기 제 1칩을 포함하는 상기 라미네이트기판 상부에 제 1 절연층을 형성한 후, 상기 본딩면에 형성된 제 1 본딩 접속 단자를 노출시키는 단계와, 상기 제 1 절연층 상부에 상기 제 1 본딩 접속 단자와 연결되는 제 1 회로 패턴을 형성하는 단계와, 상기 제 1 회로 패턴을 포함하는 상기 제 1 절연층 상부에 제 2 절연층을 형성한 후 제 2칩의 본딩면이 상기 노출되도록 매립하는 단계와, 상기 제 2칩을 포함하는 상기 제 2 상부에 제 3 절연층을 형성한 후, 상기 제 2칩의 본딩면에 형성된 제 2 본딩 접속 단자를 노출시키는 단계와, 상기 제 3 절연층 상부에 상기 제 2 본딩 접속 단자와 연결되는 제 2 회로 패턴을 형성하는 단계와, 상기 제 2 회로 패턴을 포함하는 상기 제 3 절연층 상부에 솔더레지스트를 형성하는 단계와, 상기 솔더레지스트를 부분 식각하여 상기 제 2 회로 패턴 중 외부 접속용 단자를 노출시키고 상기 외부 접속용 단자에 솔더볼을 접착시키는 단계 및 상기 솔더볼 접착에 의해 형성된 칩스케일패키지 영역을 마킹으로 표시하고 쏘잉 공정을 수행하여 각각의 칩스케일패키지를 분리시키는 단계를 포함하는 것을 특징으로 한다.In addition, the chip scale package manufacturing method according to another embodiment of the present invention is the step of forming an epoxy resin on the surface of the laminate substrate, and the buried surface of the first chip is exposed to the epoxy resin is embedded in the laminate substrate and the first Integrating one chip, forming a first insulating layer on the laminate substrate including the first chip, exposing a first bonding connection terminal formed on the bonding surface, and exposing the first insulating layer. Forming a first circuit pattern connected to the first bonding connection terminal on the upper portion, and forming a second insulating layer on the first insulating layer including the first circuit pattern, and then bonding the second chip to the bonding surface of the second chip. Filling the exposed portions, and forming a third insulating layer on the second upper portion including the second chip, and then forming a second bonding connection terminal formed on the bonding surface of the second chip. Forming a second circuit pattern connected to the second bonding connection terminal on the third insulating layer, and forming a solder resist on the third insulating layer including the second circuit pattern. And partially etching the solder resist to expose an external connection terminal of the second circuit pattern, adhering a solder ball to the external connection terminal, and marking a chip scale package region formed by the solder ball adhesion. And separating each chip scale package by performing a sawing process.

여기서, 상기 제 2칩 매립 단계부터 상기 제 2 회로 패턴 형성 단계까지를 멀티 칩 적층 사이클로 하여 반복수행 할 수 있는 것을 특징으로 하고, 상기 제 1 내지 제 3 절연층은 솔더레지스트 또는 포토레지스트를 사용하는 것을 특징으로 한다.Here, the second chip buried step to the second circuit pattern forming step may be repeatedly performed as a multi-chip stacking cycle, wherein the first to third insulating layer using a solder resist or a photoresist It is characterized by.

아울러, 본 발명은 상술한 방법으로 제조된 칩스케일패키지를 포함하는 것을 특징으로 한다.In addition, the present invention is characterized in that it comprises a chip scale package manufactured by the above-described method.

본 발명에 의하면, 라미네이트기판을 제조하는데 있어서 PTH 형성 공정과 같은 드릴공정을 생략할 수 있고, 패키지어셈블리공정에서 골드 와이어를 기판의 회로패터닝 공정으로 대체하고, 몰드공정을 라미네이트소재로 대체함으로써, 칩스케일패키지 공정을 단순화 할 수 있다. 또한, 본 발명은 몰딩컴파운드층을 라미네이트기판층이 대신하므로 패키지두께를 획기적으로 낮출 수 있는 효과를 제공한다.According to the present invention, it is possible to omit a drill process, such as a PTH forming process, in manufacturing a laminate substrate, replace the gold wire with a circuit patterning process of the substrate in the package assembly process, and replace the mold process with a laminate material, Simplify the scale package process. In addition, the present invention provides an effect that can significantly reduce the package thickness because the laminated substrate layer is replaced by the molding compound layer.

본 발명의 상술한 목적에 근거하여 칩스케일패키지 및 그의 제조 방법을 제시한다.Based on the above object of the present invention, a chip scale package and a manufacturing method thereof are provided.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시 되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.Advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments described below in detail. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments make the disclosure of the present invention complete and common knowledge in the art to which the present invention pertains. It is provided to fully inform the person having the scope of the invention, which is defined only by the scope of the claims.

도 2는 본 발명에 따른 단일 칩스케일패키지를 도시한 단면도이다.2 is a cross-sectional view showing a single chip scale package according to the present invention.

도 2를 참조하면, 라미네이트기판(100)에 칩(120)이 내장되고, 칩(120)의 본딩 접속 단자는 마이크로 비아(180)에 의해서 회로 패턴(140)과 연결된다. 회로 패턴(140)은 솔더레지스트와 같은 절연층(150) 내에 형성되며, 회로 패턴(140)에 솔더볼(160)이 연결된다.Referring to FIG. 2, the chip 120 is embedded in the laminate substrate 100, and the bonding connection terminal of the chip 120 is connected to the circuit pattern 140 by the micro via 180. The circuit pattern 140 is formed in the insulating layer 150 such as solder resist, and the solder balls 160 are connected to the circuit pattern 140.

이와 같이, 칩스케일패키지에 있어서, 마이크로 비아(180)가 종래의 골드 와이어 기능을 수행하게 된다. 도 1 및 도 2를 비교하면 알 수 있는 바와 같이 칩스케일패키지의 두께가 현저히 감소될 수 있고, 골드 와이어 보다 더 안정적인 구조로 패키지가 제조될 수 있다. 또한, 마이크로 비아(180)는 다중 칩을 연결하는데도 효과적으로 사용될 수 있다. As such, in the chip scale package, the micro via 180 performs a conventional gold wire function. As can be seen by comparing FIG. 1 and FIG. 2, the thickness of the chip scale package can be significantly reduced, and the package can be manufactured with a more stable structure than the gold wire. In addition, the micro via 180 may be effectively used to connect multiple chips.

도 3은 본 발명에 따른 다중 칩스케일패키지를 도시한 단면도이다.3 is a cross-sectional view illustrating a multiple chip scale package according to the present invention.

도 3을 참조하면 최 상부에 라미네이트기판(200)에 매립된 제 1칩(220a)이 구비되며, 그 하부에 제 2칩(220b)이 내장되고, 그 하부에 제 3칩(220c)이 내장된다. 각각의 칩 과 칩 사이에는 제 1 회로 패턴(240a), 제 2 회로 패턴(240b) 및 제 3 회로 패턴(240c)이 구비되고, 각 칩의 본딩 접속 단자는 마이크로 비아(280)에 의해서 연결된다.Referring to FIG. 3, a first chip 220a embedded in a laminate substrate 200 is provided at an uppermost part thereof, a second chip 220b is embedded at a lower part thereof, and a third chip 220c is embedded at a lower part thereof. do. A first circuit pattern 240a, a second circuit pattern 240b, and a third circuit pattern 240c are provided between each chip and the chip, and the bonding connection terminals of the chips are connected by micro vias 280. .

그리고, 라미네이트기판(200)에 직접 접속되는 제 1칩(220a)을 제외한 나머지 제 1 회로 패턴(240a), 제 2칩(220a), 제 2 회로 패턴(240b), 제 3칩(220c) 및 제 3 회로 패턴(240c)과 같은 구성은 솔더레지스트와 같은 절연층(250) 내에 매립된다.The first circuit pattern 240a, the second chip 220a, the second circuit pattern 240b, the third chip 220c and the second chip 220a except for the first chip 220a directly connected to the laminate substrate 200. A configuration such as the third circuit pattern 240c is embedded in an insulating layer 250 such as solder resist.

그 다음에는, 제 3 회로 패턴(240c)과 같이 최종 회로 패턴에 솔더볼(260)이 연결된다.Next, the solder ball 260 is connected to the final circuit pattern like the third circuit pattern 240c.

상기와 같은 칩스케일패키지 구조는 반도체 제조 공정에서 일반적으로 사용되는 미세패턴 회로 형성 기술을 이용하는 것이므로, 와이어 본딩과 비교할 때 매우 안정적인 칩 적층 공정을 제공할 수 있다.Since the chip scale package structure uses a micropattern circuit forming technique generally used in a semiconductor manufacturing process, it can provide a very stable chip stacking process compared to wire bonding.

또한, 라미네이트기판에 별도의 회로를 형성하지 않고, 패키지기판 공정에 어셈블리공정을 일체화 시킬 수 있으므로 제조 단가를 감소시킬 수 있다.In addition, since the assembly process can be integrated in the package substrate process without forming a separate circuit on the laminate substrate, the manufacturing cost can be reduced.

아울러, 칩스케일패키지의 크기 및 두께를 최소화 할 수 있는데 그 구체적인 공정을 설명하면 다음과 같다.In addition, the size and thickness of the chip scale package can be minimized. The specific process will be described below.

도 4a 내지 도 4e는 본 발명에 따른 칩스케일패키지 제조 방법을 도시한 단면도들이다.4A through 4E are cross-sectional views illustrating a method of manufacturing a chip scale package according to the present invention.

도 4a를 참조하면, 라미네이트기판(300)의 표면에 에폭시레진(미도시)을 형성하고, 에폭시레진에 칩(320)의 본딩면이 노출되도록 매립하여 라미네이트기 판(300) 및 칩(320)을 일체화시킨다. 이때, 복수개의 칩(320)을 매립할 경우 라미네이트기판(300)의 표면에 인식마크를 형성한 후 투명의 에폭시레진을 사용하면 칩(320)을 용이하게 병렬로 배열시킬 수 있다.Referring to FIG. 4A, an epoxy resin (not shown) is formed on a surface of the laminate substrate 300, and the laminate substrate 300 and the chip 320 are buried so that the bonding surface of the chip 320 is exposed to the epoxy resin. Integrate. In this case, when the plurality of chips 320 are embedded, the identification marks may be formed on the surface of the laminate substrate 300 and then transparent chips may be used to easily arrange the chips 320 in parallel.

이때, 에폭시레진은 일반적으로 EMC(Encapsulant Molding Compound) 몰딩 공정에서 사용하는 것을 그 대로 적용할 수 있다. 본 발명에서는 칩(320)을 매립할 수 있을 정도로 얇은 양만을 필요로 하고 있으므로 라미네이트기판(300)에 일체화된 형태로 볼 수 있다. 그러나, 본 도면에서는 칩(320)의 매립을 강조하기 위하여 칩(320)의 두께를 과장되게 도시한 것이다.At this time, the epoxy resin can be generally used as it is used in the EMC (Encapsulant Molding Compound) molding process. In the present invention, since only a small amount is required to bury the chip 320, it can be seen as an integrated form on the laminate substrate 300. However, in this drawing, the thickness of the chip 320 is exaggerated to emphasize the embedding of the chip 320.

도 4b를 참조하면, 칩(320)을 포함하는 라미네이트기판(300) 상부에 절연층(355)을 형성한 후, 본딩면에 형성된 본딩 접속 단자를 노출시키고, 노출 영역을 포함하는 절연층(355) 상부에 동도금층(345)을 형성한다. 이때, 마이크로 비아(380)도 동도금 공정에 의해 동시에 형성된다.  Referring to FIG. 4B, after the insulating layer 355 is formed on the laminate substrate 300 including the chip 320, the bonding connection terminal formed on the bonding surface is exposed and the insulating layer 355 including the exposed area. Copper plated layer 345 is formed on the upper part. At this time, the micro via 380 is also formed at the same time by a copper plating process.

여기서, 절연층(355)은 솔더레지스트 또는 일반적인 반도체 제조 공정에서 사용하는 레지스트를 이용할 수 있으며, 본딩 접속 단자 노출 및 매립 공정도 반도체 제조 공정에서 사용되는 리소그래피 공정을 이용한다. 마이크로 비아(380)는 종래 기술의 금 와이어 역할을 한다.Here, the insulating layer 355 may use a solder resist or a resist used in a general semiconductor manufacturing process, and a bonding connection terminal exposure and embedding process also uses a lithography process used in a semiconductor manufacturing process. Micro via 380 serves as a gold wire of the prior art.

도 4c를 참조하면, 절연층(355) 상부에 형성된 동도금층(345)을 패터닝하여 회로 패턴(340)을 형성한다.Referring to FIG. 4C, a circuit pattern 340 is formed by patterning the copper plating layer 345 formed on the insulating layer 355.

도 4d를 참조하면, 회로 패턴(340)을 포함하는 절연층(355) 상부에 솔더레지스트(350)를 형성한다.Referring to FIG. 4D, the solder resist 350 is formed on the insulating layer 355 including the circuit pattern 340.

도 4e를 참조하면, 리소그래피 공정을 이용하여 회로 패턴(340) 중 외부 접속용 단자가 되는 부분을 노출시키고, 이렇게 노출된 회로 패턴(340) 상부에 표면처리 후 솔더볼(360)을 형성한다. Referring to FIG. 4E, a portion of the circuit pattern 340, which becomes an external connection terminal, is exposed using a lithography process, and a solder ball 360 is formed after surface treatment on the exposed circuit pattern 340.

이때, 표면처리 공정으로서 소프트 골드(Soft Gold) 도금이나 ENIG(Electroless Nickel Immersion Gold) 공정이 주로 사용되며, 이 외에도 ENEPIG(electroless Ni and electroless Pd and immersion gold), TIN 도금 등의 일반적인 표면처리 공정이 사용될 수도 있다. At this time, soft gold plating or electroless nickel immersion gold (ENIG) process is mainly used as a surface treatment process, and general surface treatment processes such as electroless Ni and electroless Pd and immersion gold (ENEPIG) and TIN plating are used. May be used.

다음에는, 솔더볼(360) 접착에 의해 완성된 칩스케일패키지 영역을 마킹으로 표시하고 쏘잉 공정을 수행하여 각각의 칩스케일패키지를 분리시킨다.Next, the chip scale package region, which is completed by the solder ball 360 bonding, is marked by marking and a sawing process is performed to separate each chip scale package.

여기서, 라미네이트기판(300)에 적어도 둘 이상의 칩이 병렬 매트릭스 형태로 내장되도록 하여, 단일 공정으로 가능한 많은 수의 칩스케일패키지가 형성될 수 있도록 한다. Here, at least two chips are embedded in the laminate substrate 300 in a parallel matrix form, so that a large number of chip scale packages can be formed in a single process.

도 5는 본 발명에 따른 칩스케일패지지 제조 방법을 도시한 평면도이다.5 is a plan view showing a chip scale package manufacturing method according to the present invention.

도 5에 도시된 바와 같이, 웨이퍼 형태의 라이네이트기판(400)에 복수개의 칩을 배열시킴으로써, 솔더볼(460)이 형성된 칩스케일패키지(420)를 완성한다.As illustrated in FIG. 5, the chip scale package 420 in which the solder balls 460 are formed is completed by arranging a plurality of chips on the wafer-shaped laminate substrate 400.

상술한 바와 같이, 본 발명에 따른 칩스케일패키지 및 그 제조 방법은 단일칩 또는 다중칩에 모두 적용이 가능하며, 골드 와이어 본딩 기술 보다 더 안정적으로 칩스케일패키지 제조 공정을 진행할 수 있으며, 그 크기 및 두께를 효율적으로 감소시킬 수 있다.As described above, the chip scale package and the method of manufacturing the same according to the present invention can be applied to a single chip or multiple chips, and the chip scale package manufacturing process can be performed more stably than the gold wire bonding technology. The thickness can be reduced efficiently.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 변형될 수 있으며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described above with reference to the accompanying drawings, the present invention is not limited to the above embodiments and can be modified in various forms, and having ordinary skill in the art to which the present invention pertains. It will be understood by those skilled in the art that the present invention may be embodied in other specific forms without changing the technical spirit or essential features of the present invention. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive.

도 1은 종래 기술에 따른 칩스케일패키지를 도시한 단면도.1 is a cross-sectional view showing a chip scale package according to the prior art.

도 2는 본 발명에 따른 단일 칩스케일패키지를 도시한 단면도.Figure 2 is a cross-sectional view showing a single chip scale package according to the present invention.

도 3은 본 발명에 따른 다중 칩스케일패키지를 도시한 단면도.Figure 3 is a cross-sectional view showing a multi-chip scale package according to the present invention.

도 4a 내지 도 4e는 본 발명에 따른 칩스케일패키지 제조 방법을 도시한 단면도들.4A to 4E are cross-sectional views illustrating a method of manufacturing a chip scale package according to the present invention.

도 5는 본 발명에 따른 칩스케일패키지 제조 방법을 도시한 평면도.Figure 5 is a plan view showing a chip scale package manufacturing method according to the present invention.

Claims (11)

라미네이트기판의 표면에 에폭시레진을 형성하는 단계;Forming an epoxy resin on a surface of the laminate substrate; 상기 에폭시레진에 칩의 본딩면이 노출되도록 매립하여 상기 라미네이트기판 및 상기 칩을 일체화시키는 단계;Embedding the laminate substrate and the chip by embedding the bonding surface of the chip in the epoxy resin; 상기 칩을 포함하는 상기 라미네이트기판 상부에 절연층을 형성한 후, 상기 본딩면에 형성된 본딩 접속 단자를 노출시키는 단계;Forming an insulating layer on the laminate substrate including the chip, and then exposing a bonding connection terminal formed on the bonding surface; 상기 절연층 상부에 상기 본딩 접속 단자와 연결되는 회로 패턴을 형성하는 단계;Forming a circuit pattern connected to the bonding connection terminal on the insulating layer; 상기 회로 패턴을 포함하는 상기 절연층 상부에 솔더레지스트를 형성하는 단계;Forming a solder resist on the insulating layer including the circuit pattern; 상기 솔더레지스트를 부분 식각하여 상기 회로 패턴 중 외부 접속용 단자를 노출시키고, 표면처리 후 상기 외부 접속용 단자에 솔더볼을 접착시키는 단계; 및Partially etching the solder resist to expose an external connection terminal of the circuit pattern, and attaching a solder ball to the external connection terminal after surface treatment; And 상기 솔더볼 접착에 의해 형성된 칩스케일패키지 영역을 마킹으로 표시하고 쏘잉 공정을 수행하여 각각의 칩스케일패키지를 분리시키는 단계를 포함하는 것을 특징으로 하는 칩스케일패키지 제조 방법.And marking each chip scale package region formed by the solder ball bonding with a marking and separating each chip scale package by performing a sawing process. 제 1 항에 있어서, The method of claim 1, 상기 라미네이트기판에 적어도 둘 이상의 칩이 병렬로 매트릭스 형태로 내장 되도록 하는 것을 특징으로 하는 칩스케일패키지 제조 방법.Chip scale package manufacturing method characterized in that at least two or more chips to be embedded in the laminate substrate in a matrix form in parallel. 제 1 항에 있어서, The method of claim 1, 상기 라미네이트기판 상에 상기 칩을 병렬 매트릭스로 배열하기 위한 인식마크를 형성하는 것을 특징으로 하는 칩스케일패키지 제조 방법.And forming a recognition mark for arranging the chips in a parallel matrix on the laminate substrate. 제 1 항에 있어서, The method of claim 1, 상기 절연층은 솔더레지스트 또는 포토레지스트를 사용하는 것을 특징으로 하는 칩스케일패키지 제조 방법.The insulating layer is a chip scale package manufacturing method, characterized in that using a solder resist or photoresist. 제 1 항에 있어서, The method of claim 1, 상기 회로 패턴의 표면에는 동도금 공정을 더 수행 하는 것을 특징으로 하는 칩스케일패키지 제조 방법.Chip scale package manufacturing method characterized in that to further perform a copper plating process on the surface of the circuit pattern. 제 1 항에 있어서, The method of claim 1, 상기 표면처리 공정은 소프트 골드(Soft Gold) 도금 또는 ENIG 공정을 수행 하는 것을 특징으로 하는 칩스케일패키지 제조 방법.The surface treatment process is a chip scale package manufacturing method characterized in that performing a soft gold plating or ENIG process. 라미네이트기판의 표면에 에폭시레진을 형성하는 단계;Forming an epoxy resin on a surface of the laminate substrate; 상기 에폭시레진에 제 1칩의 본딩면이 노출되도록 매립하여 상기 라미네이트기판 및 상기 제 1칩을 일체화시키는 단계;Embedding the laminate substrate and the first chip by embedding the bonding surface of the first chip in the epoxy resin; 상기 제 1칩을 포함하는 상기 라미네이트기판 상부에 제 1 절연층을 형성한 후, 상기 본딩면에 형성된 제 1 본딩 접속 단자를 노출시키는 단계;Forming a first insulating layer on the laminate substrate including the first chip, and then exposing a first bonding connection terminal formed on the bonding surface; 상기 제 1 절연층 상부에 상기 제 1 본딩 접속 단자와 연결되는 제 1 회로 패턴을 형성하는 단계;Forming a first circuit pattern connected to the first bonding connection terminal on the first insulating layer; 상기 제 1 회로 패턴을 포함하는 상기 제 1 절연층 상부에 제 2 절연층을 형성한 후 제 2칩의 본딩면이 상기 노출되도록 매립하는 단계;Forming a second insulating layer on the first insulating layer including the first circuit pattern, and then filling the bonding surface of the second chip to expose the second insulating layer; 상기 제 2칩을 포함하는 상기 제 2 상부에 제 3 절연층을 형성한 후, 상기 제 2칩의 본딩면에 형성된 제 2 본딩 접속 단자를 노출시키는 단계;Forming a third insulating layer on the second upper part including the second chip, and then exposing a second bonding connection terminal formed on the bonding surface of the second chip; 상기 제 3 절연층 상부에 상기 제 2 본딩 접속 단자와 연결되는 제 2 회로 패턴을 형성하는 단계;Forming a second circuit pattern connected to the second bonding connection terminal on the third insulating layer; 상기 제 2 회로 패턴을 포함하는 상기 제 3 절연층 상부에 솔더레지스트를 형성하는 단계;Forming a solder resist on the third insulating layer including the second circuit pattern; 상기 솔더레지스트를 부분 식각하여 상기 제 2 회로 패턴 중 외부 접속용 단자를 노출시키고 상기 외부 접속용 단자에 표면처리 후 솔더볼을 접착시키는 단계; 및Partially etching the solder resist to expose an external connection terminal of the second circuit pattern, and attaching a solder ball after surface treatment to the external connection terminal; And 상기 솔더볼 접착에 의해 형성된 칩스케일패키지 영역을 마킹으로 표시하고 쏘잉 공정을 수행하여 각각의 칩스케일패키지를 분리시키는 단계를 포함하는 것을 특징으로 하는 칩스케일패키지 제조 방법.And marking each chip scale package region formed by the solder ball bonding with a marking and separating each chip scale package by performing a sawing process. 제 7 항에 있어서, The method of claim 7, wherein 상기 제 2칩 매립 단계부터 상기 제 2 회로 패턴 형성 단계까지를 멀티 칩 적층 사이클로 하여 반복수행 할 수 있는 것을 특징으로 하는 칩스케일패키지 제조 방법.The chip scale package manufacturing method, characterized in that it can be repeatedly performed from the second chip embedding step to the second circuit pattern forming step in a multi-chip stack cycle. 제 7 항에 있어서, The method of claim 7, wherein 상기 제 1 내지 제 3 절연층은 솔더레지스트 또는 포토레지스트를 사용하는 것을 특징으로 하는 칩스케일패키지 제조 방법.The first to the third insulating layer is a chip scale package manufacturing method, characterized in that using a solder resist or photoresist. 청구항 제 1 항 내지 제 6 항 중 선택된 어느 한 항의 방법을 이용하여 제조된 것을 특징으로 하는 칩스케일패키지. A chip scale package which is manufactured using the method of any one of claims 1 to 6. 청구항 제 7 항 및 제 9 항 중 선택된 어느 한 항의 방법을 이용하여 제조된 것을 특징으로 하는 칩스케일패키지.A chip scale package, characterized in that it is manufactured using the method of any one of claims 7 and 9.
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