KR20100074543A - Vertical channel type non-volatile memory device and method for fabricating the same - Google Patents

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Abstract

PURPOSE: A vertical channel type non-volatile memory device and a method for manufacturing the same are provided to improve the uniformity of a threshold voltage distribution by forming a channel with single-crystal silicon. CONSTITUTION: A plurality of sacrificing films and an interlayer insulating film(21) are alternatively formed on a substrate(20). A plurality of channel trenches, which is capable of exposing the substrate, is formed by etching a plurality of sacrificing films and the interlayer insulating film. A plurality of channels which is projected from the substrate is formed by filling a channel film in the channel trenches. The sacrificing films and the interlayer insulating film are etched to form a trench for removing the sacrificing films. The sidewall of a channel is exposed by removing the sacrificing films. A tunnel insulating film, a charge trapping film, a charge blocking film, and a conductive film for a gate electrode are successively formed on the exposed sidewall of the channel.

Description

수직채널형 비휘발성 메모리 소자 및 그 제조 방법{VERTICAL CHANNEL TYPE NON-VOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}Vertical channel type nonvolatile memory device and method of manufacturing the same {VERTICAL CHANNEL TYPE NON-VOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}

본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로, 보다 상세히는 수직채널형 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a nonvolatile memory device and a method of manufacturing the same, and more particularly, to a vertical channel type nonvolatile memory device and a method of manufacturing the same.

메모리 소자는 전원공급 차단시 데이터의 유지 여부에 따라 휘발성 메모리 소자와 비휘발성 메모리 소자로 나누어진다. 휘발성 메모리 소자는 전원공급 차단시 데이터가 소멸되는 메모리 소자로서, 디램 및 에스램이 이에 속한다. 비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자로서, 플래시 메모리 소자가 이에 속한다.The memory device is divided into a volatile memory device and a nonvolatile memory device according to whether data is maintained when the power supply is cut off. Volatile memory devices are memory devices in which data is lost when a power supply is cut off, and DRAM and SRAM are examples thereof. A nonvolatile memory device is a memory device in which stored data is maintained even when a power supply is cut off, and a flash memory device belongs to the nonvolatile memory device.

특히, 전하트랩형 비휘발성 메모리 소자는 기판 상에 형성된 터널절연막, 전하트랩막, 전하차단막 및 콘트롤 게이트 전극으로 이루어지며, 상기 전하트랩막 내의 깊은 준위 트랩 사이트(deep level trap site)에 전하를 트랩하여 데이터를 저장하게 된다.In particular, the charge trap type nonvolatile memory device includes a tunnel insulating film, a charge trap film, a charge blocking film, and a control gate electrode formed on a substrate, and traps charge at a deep level trap site in the charge trap film. To save the data.

그러나, 종래 기술에 따른 평판형 비휘발성 메모리 소자의 경우, 메모리 소 자의 집적도 향상에 한계가 있다. 따라서, 최근에는 기판으로부터 수직으로 스트링을 배열하는 수직채널형 비휘발성 메모리 소자가 제안되고 있다. 여기서, 수직채널형 비휘발성 메모리 소자는 기판상에 하부 선택 트랜지스터, 복수의 메모리 셀 및 상부 선택 트랜지스터가 차례로 적층된 구조로, 기판으로부터 수직으로 배열되는 스트링을 통해 메모리 소자의 집적도를 향상시킬 수 있다.However, in the case of the planar nonvolatile memory device according to the prior art, there is a limit in improving the integration degree of the memory device. Therefore, recently, a vertical channel type nonvolatile memory device in which strings are arranged vertically from a substrate has been proposed. Here, the vertical channel type nonvolatile memory device has a structure in which a lower selection transistor, a plurality of memory cells, and an upper selection transistor are sequentially stacked on a substrate, and thus the integration degree of the memory device may be improved through a string arranged vertically from the substrate. .

이하, 도면을 참조하여 종래기술에 따른 수직채널형 비휘발성 메모리 소자제조 방법을 상세히 살펴보도록 한다.Hereinafter, a vertical channel type nonvolatile memory device manufacturing method according to the related art will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1d는 종래기술에 따른 수직채널형 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 공정 단면도이다. 단, 설명의 편의를 위하여 본 명세서에서는 하부 선택 트랜지스터와 상부 선택 트랜지스터의 형성 단계는 생략하고, 복수의 메모리 셀을 형성하는 단계를 중심으로 설명하도록 하겠다. 특히, (a) 도면은 중간 결과물의 단면도를 나타내며, (b) 도면은 중간 결과물의 A-A' 높이에서의 평면도를 나타낸다.1A to 1D are cross-sectional views illustrating a manufacturing process of a vertical channel type nonvolatile memory device according to the prior art. However, for convenience of description, the forming steps of the lower selection transistor and the upper selection transistor are omitted in the present specification, and the description will be given based on the steps of forming a plurality of memory cells. In particular, (a) the drawing shows a cross-sectional view of the intermediate product, and (b) the drawing shows a plan view at A-A 'height of the intermediate product.

도 1a에 도시된 바와 같이, 소스 라인, 하부 선택트랜지스터 등 요구되는 하부구조물이 형성된 기판(10) 상에 복수층의 층간절연막(11) 및 게이트 전극용 도전막(12)을 교대로 형성한다. 이어서, 층간절연막(11) 및 게이트 전극용 도전막(12)을 선택적으로 식각하여 기판(10)을 노출시키는 복수의 콘택홀(C)을 형성한다. As shown in FIG. 1A, a plurality of interlayer insulating films 11 and gate electrode conductive films 12 are alternately formed on a substrate 10 on which a desired substructure such as a source line, a lower select transistor, and the like is formed. Subsequently, the interlayer insulating film 11 and the gate electrode conductive film 12 are selectively etched to form a plurality of contact holes C exposing the substrate 10.

도 1b에 도시된 바와 같이, 콘택홀(C) 내벽에 전하차단막(13)을 형성한다. 여기서, 전하차단막(13)은 전하가 전하트랩막(14)을 통과하여 게이트 전극 방향으 로 이동하는 것을 방지하는 역할을 한다. As shown in FIG. 1B, the charge blocking layer 13 is formed on the inner wall of the contact hole C. Here, the charge blocking film 13 prevents charge from moving in the direction of the gate electrode through the charge trap film 14.

이어서, 전하차단막(13) 상에 전하트랩막(14)을 형성한다. 여기서, 전하트랩막(14)은 깊은 준위 트랩 사이트에 전하를 트랩하며, 실질적인 데이터 저장소로서의 역할을 하게 된다. 또한, 전하트랩막(14)은 일반적으로 질화막으로 이루어진다.Subsequently, a charge trap film 14 is formed on the charge blocking film 13. Here, the charge trap film 14 traps charge at the deep level trap site and serves as a substantial data store. In addition, the charge trap film 14 is generally made of a nitride film.

이어서, 전하차단막(13) 및 전하트랩막(14)이 형성된 콘택홀(C) 내에 터널절연막(15)을 매립한다. 여기서, 터널절연막(15)은 전하의 터널링에 따른 에너지 장벽막으로 제공된다.Subsequently, the tunnel insulating film 15 is buried in the contact hole C in which the charge blocking film 13 and the charge trap film 14 are formed. Here, the tunnel insulating film 15 is provided as an energy barrier film due to tunneling of charges.

도 1c에 도시된 바와 같이, 터널절연막(15)의 중심 영역을 식각하여 기판(10)을 노출시키는 채널용 트렌치를 형성한 후, 채널용 트렌치 내에 채널용막을 매립하여 기판(10)으로부터 돌출되는 복수의 채널(16)을 형성한다. As shown in FIG. 1C, the channel region for exposing the substrate 10 is formed by etching the center region of the tunnel insulating layer 15, and then the channel layer is embedded in the channel trench to protrude from the substrate 10. A plurality of channels 16 are formed.

도 1d에 도시된 바와 같이, 채널(16)이 형성된 결과물 상에, 메모리 셀이 형성될 영역을 덮으면서 제1방향(I-I')으로 확장되는 복수의 마스크 패턴(미도시)을 형성한 후, 상기 마스크 패턴을 식각 베리어로 층간절연막(11) 및 게이트 전극용 도전막(12)을 식각하여 게이트 전극(12A)을 형성한다. 이어서, 식각된 영역에 절연막(17)을 매립한다.As shown in FIG. 1D, a plurality of mask patterns (not shown) extending in the first direction (I-I ′) are formed on the resultant product in which the channel 16 is formed, covering the region where the memory cell is to be formed. Subsequently, the interlayer insulating film 11 and the conductive film 12 for a gate electrode are etched using the mask pattern as an etch barrier to form a gate electrode 12A. Subsequently, the insulating film 17 is buried in the etched region.

이로써, 수직형 채널(16)의 외주 표면을 둘러싸는 터널절연막(15), 전하트랩막(14), 전하차단막(13) 및 게이트 전극으로 이루어지는 복수의 메모리 셀(MC)이 형성된다. 또한, 기판(10)의 표면으로부터 수직으로 적층된 복수의 메모리 셀(MC)은 스트링(ST) 구조를 형성하게 된다. 이때, 비휘발성 메모리 소자는 하나의 채널(16)에 대하여 하나의 스트링(ST)을 갖게 된다.As a result, a plurality of memory cells MC including the tunnel insulating film 15, the charge trap film 14, the charge blocking film 13, and the gate electrode surrounding the outer circumferential surface of the vertical channel 16 are formed. In addition, the plurality of memory cells MC stacked vertically from the surface of the substrate 10 form a string ST structure. In this case, the nonvolatile memory device has one string ST for one channel 16.

그러나, 전술한 바와 같은 종래기술에 따르면, 먼저, 게이트 전극(12)을 형성한 후에, 전하차단막(13), 전하트랩막(14) 및 터널절연막(15)을 차례로 형성한 후, 채널(16)을 형성하게 된다. 즉, 평판형 비휘발성 메모리 소자 제조 방법과는 역순으로 제조 공정이 진행되기 때문에, 메모리 소자의 특성이 저하되는 문제점이 발생하게 된다. 이를 보다 상세히 살펴보면 다음과 같다.However, according to the related art as described above, first, after the gate electrode 12 is formed, the charge blocking film 13, the charge trap film 14, and the tunnel insulating film 15 are sequentially formed, and then the channel 16 is formed. ). That is, since the manufacturing process proceeds in the reverse order to the planar nonvolatile memory device manufacturing method, there is a problem that the characteristics of the memory device are degraded. Looking at this in more detail as follows.

첫째, 터널절연막(15)의 막질이 저하되어, 데이터 보유 특성 저하 및 신뢰성 저하를 유발하게 된다. 비휘발성 메모리 소자는 F-N 터널링(Fowler-Nordheim tunneling) 방식에 의해 데이터를 저장 및 소거하므로, F-N 터널링시 에너지 장벽으로 제공되는 터널절연막(15)의 막질이 메모리 소자의 특성에 큰 영향을 끼친다.First, the film quality of the tunnel insulating film 15 is lowered, causing a decrease in data retention characteristics and a decrease in reliability. Since the nonvolatile memory device stores and erases data by F-N tunneling, the film quality of the tunnel insulation layer 15 provided as an energy barrier during F-N tunneling greatly affects the characteristics of the memory device.

그러나, 종래기술에 따르면, 터널절연막(15)을 가장 마지막으로 형성하게 되며, 터널절연막(15)의 중심 영역을 식각하여 채널용 트렌치를 형성하게 되므로, 터널절연막(15)의 막질이 저하되는 문제점이 발생한다.However, according to the related art, since the tunnel insulation layer 15 is formed last, and the channel region is formed by etching the center region of the tunnel insulation layer 15, the quality of the tunnel insulation layer 15 is degraded. This happens.

둘째, 채널용 트랜치 내에 채널용 막을 형성하는 과정에서, 기 형성된 전하차단막(13), 전하트랩막(14) 및 터널절연막(15)의 손상을 방지하기 위해 폴리실리콘막으로 이루어진 채널(16)을 형성하기 때문에, 채널(16)에서의 전류 흐름이 저하되고 문턱 전압 분포의 균일성이 저하되는 등의 문제점이 발생한다. Second, in the process of forming the channel film in the channel trench, a channel 16 made of a polysilicon film is formed to prevent damage to the previously formed charge blocking film 13, the charge trap film 14, and the tunnel insulating film 15. As a result, problems such as a decrease in current flow in the channel 16 and a decrease in uniformity of the threshold voltage distribution occur.

일반적으로 단결정 실리콘의 성장 공정은 고온에서 실리콘 소스 가스 및 HCl 가스를 이용하여 수행된다. 여기서, 실리콘 소스 가스는 단결정 실리콘을 성장시키기 위한 실리콘 소스를 공급하고, HCl 가스는 환원 반응을 통해 기판(10) 표면에 형성된 자연 산화막을 제거하거나 절연막 상에 증착된 실리콘을 제거하여, 기 판(10)의 표면에서만 단결정 실리콘이 성장하도록 한다. In general, the growth process of single crystal silicon is performed using silicon source gas and HCl gas at high temperature. Here, the silicon source gas supplies a silicon source for growing single crystal silicon, and the HCl gas removes a natural oxide film formed on the surface of the substrate 10 or a silicon deposited on the insulating film through a reduction reaction. Allow only single crystal silicon to grow on the surface of 10).

이와 같은 단결정 실리콘 성장 공정을 종래의 수직채널형 비휘발성 메모리 소자의 채널(16) 형성 과정에 적용하는 경우, 이는 기 형성된 전하차단막(13), 전하트랩막(14) 및 터널절연막(15)을 손상시키게 된다. 따라서, 단결정 실리콘으로 이루어진 채널(16)을 형성시키는데에 어려움이 있다.When the single crystal silicon growth process is applied to the channel 16 formation process of a conventional vertical channel type nonvolatile memory device, the single crystal silicon growth process may be performed using the charge blocking film 13, the charge trap film 14, and the tunnel insulating film 15. It is damaged. Therefore, there is a difficulty in forming the channel 16 made of single crystal silicon.

한편, 종래기술에 따르면, 채널(16)의 외주 표면을 360°둘러싸면서 터널절연막(15), 전하트랩막(14), 전하차단막(13) 및 게이트 전극이 형성되기 때문에, 하나의 하나의 채널(16)에 대하여 하나의 스트링(ST)을 형성하게 된다. 따라서, 비휘발성 메모리 소자의 집적도를 증가시키는데에 한계가 있다. Meanwhile, according to the related art, since the tunnel insulation film 15, the charge trap film 14, the charge blocking film 13 and the gate electrode are formed while surrounding the outer circumferential surface of the channel 16 by 360 °, one channel is formed. One string ST is formed with respect to 16. Therefore, there is a limit to increasing the degree of integration of nonvolatile memory devices.

본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 채널, 터널절연막, 전하트랩막 및 전하차단막이 차례로 형성된 수직채널형 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것을 제1목적으로 한다.The present invention has been proposed to solve the above problems, and a first object of the present invention is to provide a vertical channel type nonvolatile memory device in which a channel, a tunnel insulating film, a charge trap film, and a charge blocking film are sequentially formed.

또한, 본 발명은 적어도 두 개의 스트링이 하나의 채널을 공유하도록 형성된 수직채널형 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것을 제2목적으로 한다.It is also a second object of the present invention to provide a vertical channel type nonvolatile memory device and a method of manufacturing the same, wherein at least two strings are configured to share one channel.

이러한 목적을 달성하기 위해 제안된 본 발명은 수직채널형 비휘발성 메모리 소자의 제조 방법에 있어서, 기판 상에, 복수층의 희생막 및 층간절연막을 교대로 형성하는 단계; 상기 복수층의 희생막 및 층간절연막을 식각하여 상기 기판을 노출시키는 복수의 채널용 트렌치를 형성하는 단계; 상기 채널용 트렌치 내에 채널용 막을 매립하여 상기 기판으로부터 돌출되는 복수의 채널을 형성하는 단계; 상기 복수층의 희생막 및 층간절연막을 식각하여, 상기 복수의 채널 사이에 위치하는 희생막 제거용 트렌치를 형성하는 단계; 상기 희생막 제거용 트렌치에 의해 노출되는 상기 복수층의 희생막을 제거하여, 상기 채널의 측벽을 노출시키는 단계; 및 상기 노출된 채널의 측벽 상에 터널절연막, 전하트랩막, 전하 차단막 및 게이트 전극용 도전막을 차례로 형성하는 단계를 포함하는 것을 일 특징으로 한다.In order to achieve the above object, the present invention provides a method of manufacturing a vertical channel type nonvolatile memory device, comprising: alternately forming a plurality of sacrificial layers and an interlayer insulating layer on a substrate; Etching the plurality of sacrificial layers and the interlayer insulating layer to form a plurality of channel trenches for exposing the substrate; Embedding a channel film in the channel trench to form a plurality of channels protruding from the substrate; Etching the plurality of sacrificial layers and the interlayer insulating layer to form a sacrificial layer removing trench positioned between the plurality of channels; Removing the plurality of sacrificial layers exposed by the sacrificial layer removing trench to expose sidewalls of the channel; And sequentially forming a tunnel insulating film, a charge trap film, a charge blocking film, and a conductive film for a gate electrode on sidewalls of the exposed channel.

또한, 본 발명은 수직채널형 비휘발성 메모리 소자에 있어서, 기판 상에, 복수의 희생막 및 층간절연막을 교대로 형성하는 단계; 상기 복수의 희생막 및 층간절연막을 식각하여 상기 기판을 노출시키는 사각 기둥형의 복수의 채널용 트렌치를 형성하는 단계; 상기 채널용 트렌치 내에 채널용 막을 매립하여 상기 기판으로부터 돌출되는 복수의 채널을 형성하는 단계; 상기 복수의 희생막 및 층간절연막을 식각하여, 상기 복수의 채널 사이에 위치하는 희생막 제거용 트렌치를 형성하는 단계; 상기 희생막 제거용 트렌치에 의해 노출되는 상기 복수의 희생막을 제거하여, 상기 채널의 양측 측벽을 노출시키는 단계; 상기 노출된 채널의 양측 측벽 상에 터널절연막, 전하트랩막, 전하 차단막 및 게이트 전극용 도전막을 차례로 형성하는 단계; 상기 채널 및 상기 채널 양측의 메모리 셀이 형성될 영역을 덮으면서 소정 방향으로 확장되는 복수의 마스크 패턴을 형성하는 단계; 및 상기 마스크 패턴을 식각 베리어로 상기 게이트 전극용 도전막을 식각하여 게이트 전극을 형성하는 단계를 포함하는 것을 다른 특징으로 한다.In addition, the present invention provides a vertical channel type nonvolatile memory device, comprising: alternately forming a plurality of sacrificial films and an interlayer insulating film on a substrate; Etching the plurality of sacrificial films and the interlayer insulating film to form a plurality of channel trenches having a rectangular columnar shape to expose the substrate; Embedding a channel film in the channel trench to form a plurality of channels protruding from the substrate; Etching the plurality of sacrificial layers and the interlayer insulating layer to form a sacrificial layer removing trench positioned between the plurality of channels; Removing the plurality of sacrificial layers exposed by the sacrificial layer removing trench to expose sidewalls of both sides of the channel; Sequentially forming a tunnel insulating film, a charge trap film, a charge blocking film, and a conductive film for a gate electrode on both sidewalls of the exposed channel; Forming a plurality of mask patterns extending in a predetermined direction while covering the channel and a region where memory cells on both sides of the channel are to be formed; And forming a gate electrode by etching the conductive film for the gate electrode using the mask pattern as an etching barrier.

또한, 본 발명은 수직채널형 비휘발성 메모리 소자에 있어서, 기판으로부터 수직으로 돌출되는 복수의 채널; 및 상기 채널을 따라 적층되는 복수의 메모리 셀을 포함하는 복수의 스트링을 포함하되, 적어도 두개의 상기 스트링이 하나의 상기 채널을 공유하는 것을 다른 특징으로 한다.In addition, the present invention provides a vertical channel type nonvolatile memory device, comprising: a plurality of channels projecting vertically from a substrate; And a plurality of strings including a plurality of memory cells stacked along the channel, wherein at least two of the strings share one channel.

또한, 본 발명은 수직채널형 비휘발성 메모리 소자에 있어서, 기판으로부터 수직으로 돌출되는 채널; 및 상기 채널을 따라 적층되는 복수의 메모리 셀을 포함하는 스트링을 포함하고, 상기 복수의 메모리 셀의 게이트 전극 측벽에 스페이서가 형성된 것을 다른 특징으로 한다.In addition, the present invention provides a vertical channel type nonvolatile memory device, comprising: a channel protruding vertically from a substrate; And a string including a plurality of memory cells stacked along the channel, wherein a spacer is formed on sidewalls of gate electrodes of the plurality of memory cells.

본 발명에 따르면, 채널을 먼저 형성한 후에, 터널절연막, 전하트랩막 및 전하차단막을 차례로 형성할 수 있다. 따라서, 터널절연막의 막질을 향상시킬 수 있으며, 단결정 실리콘으로 이루어진 채널을 형성하여 채널에서의 전류 흐름을 개선하고 문턱 전압 분포의 균일성을 향상시킬 수 있다. According to the present invention, after the channel is formed first, the tunnel insulating film, the charge trap film, and the charge blocking film can be formed in this order. Therefore, the film quality of the tunnel insulating film can be improved, and a channel made of single crystal silicon can be formed to improve current flow in the channel and improve uniformity of threshold voltage distribution.

또한, 적어도 두개의 스트링이 하나의 채널을 공유하도록 형성함으로써, 수직채널형 비휘발성 메모리 소자의 집적도를 향상시킬 수 있다.In addition, by forming at least two strings to share one channel, the integration degree of the vertical channel type nonvolatile memory device may be improved.

이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과정되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.In the following, the most preferred embodiment of the present invention is described. In the drawings, thicknesses and intervals are expressed for convenience of description and may be shown to be processed compared to actual physical thicknesses. In describing the present invention, well-known structures irrelevant to the gist of the present invention may be omitted. In adding reference numerals to the components of each drawing, it should be noted that the same components as much as possible, even if displayed on different drawings.

이하, 제1 실시예를 통해, 채널, 터널절연막, 전하트랩막, 전하차단막 및 게이트 전극이 차례로 형성된 비휘발성 메모리 소자 및 그 제조 방법에 대해 설명하겠다. 또한, 제2 실시예를 통해, 적어도 두 개의 스트링이 하나의 채널을 공유하도 록 형성된 비휘발성 메모리 소자 및 그 제조 방법에 대해 설명하겠다.Hereinafter, a nonvolatile memory device in which a channel, a tunnel insulating film, a charge trap film, a charge blocking film, and a gate electrode are sequentially formed through a first embodiment and a manufacturing method thereof will be described. Also, a nonvolatile memory device and a method of manufacturing the same are described so that at least two strings share one channel through the second embodiment.

도 2a 내지 도 2f는 본 발명의 제1 실시예에 따른 수직채널형 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 도면으로서, (a) 도면은 중간 결과물의 단면도를 나타내며, (b) 도면은 중간 결과물의 A-A' 높이에서의 평면도를 나타낸다. 2A to 2F are views for explaining a manufacturing process of the vertical channel type nonvolatile memory device according to the first embodiment of the present invention, where (a) is a cross-sectional view of an intermediate product, and (b) is an intermediate The top view at the AA 'height of the result is shown.

도 2a에 도시된 바와 같이, 소스 라인, 하부 선택트랜지스터 등 요구되는 하부구조물이 형성된 기판(20) 상에 복수층의 층간절연막(21) 및 희생막(22)을 교대로 형성한다. As illustrated in FIG. 2A, a plurality of interlayer insulating layers 21 and sacrificial layers 22 are alternately formed on a substrate 20 on which a desired substructure such as a source line, a lower select transistor, and the like are formed.

여기서, 층간절연막(21)은 스트링을 구성하는 복수의 메모리 셀을 상호 분리시키기 위한 것으로서, 산화막 예를 들어, SiO2로 이루어지는 것이 바람직하다.Here, the interlayer insulating film 21 is used to separate a plurality of memory cells constituting the string from each other, and is preferably made of an oxide film, for example, SiO 2 .

여기서, 희생막(22)은 후속 공정에서 터널절연막, 전하트랩막, 전하차단막 및 게이트 전극을 형성하기 위한 공간을 확보하기 위한 것으로서, 스트링을 구성하는 복수의 메모리 셀의 수에 대응되도록 반복하여 형성되는 것이 바람직하다. Here, the sacrificial film 22 is to secure a space for forming the tunnel insulating film, the charge trap film, the charge blocking film, and the gate electrode in a subsequent process, and is formed repeatedly to correspond to the number of the plurality of memory cells constituting the string. It is preferable to be.

또한, 후속 공정에서 복수층의 층간절연막(21)이 유지된 상태에서 희생막(22)만을 선택적으로 제거하여 터널절연막, 전하트랩막, 전하차단막 및 게이트 전극을 형성하기 위한 공간을 확보하게 되므로, 희생막(22)은 층간절연막(21)과의 식각선택비가 큰 물질로 이루어지는 것이 바람직하다. 예를 들어, 산화막으로 이루어지는 층간절연막(21)을 형성하는 경우, 희생막(22)은 비정질 탄소막 또는 질화막 특히, Si3N4로 이루어지는 것이 더욱 바람직하다.In addition, in the subsequent process, only the sacrificial layer 22 is selectively removed while the plurality of interlayer dielectric layers 21 are maintained, thereby securing a space for forming the tunnel dielectric layer, the charge trap layer, the charge blocking layer, and the gate electrode. The sacrificial film 22 is preferably made of a material having a large etching selectivity with respect to the interlayer insulating film 21. For example, when the interlayer insulating film 21 made of an oxide film is formed, the sacrificial film 22 is more preferably made of an amorphous carbon film or a nitride film, in particular, Si 3 N 4 .

이어서, 층간절연막(21) 및 희생막(22)을 선택적으로 식각하여 기판(20)을 노출시키는 복수의 채널용 트렌치를 형성한다. Subsequently, the interlayer insulating film 21 and the sacrificial film 22 are selectively etched to form a plurality of channel trenches for exposing the substrate 20.

여기서, 채널용 트렌치는 제1방향 및 상기 제1방향과 교차되는 제2방향으로 배열되는 것이 바람직하다. 또한, 채널용 트렌치 간의 간격은 후속 공정에 의해 형성되는 터널절연막, 전하트랩막, 전하차단막 및 게이트 전극의 두께를 고려하여 결정되는 것이 바람직하다.Here, the channel trench is preferably arranged in a first direction and a second direction crossing the first direction. In addition, the interval between the trenches for the channel is preferably determined in consideration of the thickness of the tunnel insulating film, the charge trap film, the charge blocking film and the gate electrode formed by a subsequent process.

본 도면에서는 원주형의 채널용 트렌치를 도시하였으나, 이는 일 실시예에 불과하며 당업자의 의도에 따라 사각 기둥 등과 같은 다양한 형태로 변경이 가능하다. 채널용 트렌치의 형성의 상세한 공정은 도 3a 및 도 3b에서 상세히 설명하도록 하겠다. Although the trench for the channel is shown in the figure, this is only one embodiment and can be changed in various forms such as a square pillar according to the intention of those skilled in the art. A detailed process of forming the trench for the channel will be described in detail with reference to FIGS. 3A and 3B.

이어서, 상기 채널용 트렌치 내에 채널용 막을 매립하여 기판(20)으로부터 돌출되는 복수의 채널(23)을 형성한다. Subsequently, a channel film is embedded in the channel trench to form a plurality of channels 23 protruding from the substrate 20.

여기서, 채널(23)의 형성 단계는 단결정 실리콘 형성 공정에 의해 수행되는 것이 바람직하며, 예를 들어, 고온에서 실리콘 소스 가스 및 HCl 가스를 이용하여 채널(23)을 형성하는 것이 더욱 바람직하다. 특히, 본 발명의 제1 실시예에 따르면, 터널절연막, 전하트랩막 및 전하차단막을 형성하기에 앞서 채널(23)을 형성하므로, 채널(23) 형성 과정에서 터널절연막, 전하트랩막 및 전하차단막이 손상될 염려가 없다. 따라서, 단결정 실리콘으로 이루어진 채널(23)을 형성하는 것이 가능해진다.Here, the forming step of the channel 23 is preferably performed by a single crystal silicon forming process, for example, it is more preferable to form the channel 23 using a silicon source gas and HCl gas at a high temperature. In particular, according to the first embodiment of the present invention, the channel 23 is formed prior to forming the tunnel insulating film, the charge trap film, and the charge blocking film. There is no fear of damage. Therefore, it becomes possible to form the channel 23 made of single crystal silicon.

도 2b에 도시된 바와 같이, 복수층의 희생막(22) 및 층간절연막(21)을 선택 적으로 식각하여, 복수의 채널(23) 사이에 위치하는 희생막 제거용 트렌치(T1)를 형성한다.As illustrated in FIG. 2B, the sacrificial layer 22 and the interlayer insulating layer 21 may be selectively etched to form the sacrificial layer removing trench T1 positioned between the plurality of channels 23. .

여기서, 희생막 제거용 트렌치(T1)는 복수층의 희생막(22)을 제거하기 위한 것이므로, 희생막 제거용 트렌치(T1)는 적어도 최하층의 희생막(22)을 노출시킬 수 있는 깊이(D1)로 형성되는 것이 바람직하다. 이러한 경우, 희생막 제거용 트렌치(T1)의 내벽을 통해 복수층의 희생막(22)을 모두 노출시킬 수 있으며, 이를 통해 희생막(22)을 모두 제거할 수 있다. Here, since the sacrificial film removing trench T1 is for removing the sacrificial layer 22 of the plurality of layers, the sacrificial film removing trench T1 may have a depth D1 at which the sacrificial film 22 of the lowermost layer may be exposed. It is preferably formed by In this case, all of the sacrificial layers 22 of the plurality of layers may be exposed through the inner wall of the sacrificial layer removing trench T1, and thus all of the sacrificial layers 22 may be removed.

본 도면에서는 일 실시예로서 소정 방향으로 평행하게 확장되는 복수의 희생막 제거용 트렌치(T1) 즉, 라인형으로 희생막 제거용 트렌치(T1)를 형성하는 경우에 대해 도시하고 있으나, 이는 설명의 편의를 위한 것일 뿐이며 당업자는 원형 등과 같이 다양한 형태로 희생막 제거용 트렌치(T1)를 형성할 수 있다.In the drawing, as an example, a plurality of sacrificial film removal trenches T1 extending in parallel in a predetermined direction, that is, a case in which the sacrificial film removal trenches T1 are formed in a line shape, is described. It is merely for convenience and a person skilled in the art may form the sacrificial film removal trench T1 in various forms such as a circle.

도 2c에 도시된 바와 같이, 희생막 제거용 트렌치(T1)에 의해 노출되는 복수층의 희생막(22)을 제거하여 채널(23)의 측벽을 노출시킨다. 이때, 복수층의 희생막(22) 제거에 의해 희생막 제거용 트렌치(T1')가 채널(23)의 측벽까지 확장된다.As illustrated in FIG. 2C, the sidewalls of the channel 23 may be exposed by removing the plurality of layers of the sacrificial layer 22 exposed by the sacrificial layer removing trench T1. At this time, the sacrificial film removing trench T1 ′ extends to the sidewall of the channel 23 by removing the plurality of sacrificial films 22.

여기서, 희생막(22) 제거 단계는 복수층의 층간절연막(21)은 그대로 유지되는 상태에서, 복수층의 희생막(22)만을 선택적으로 제거하도록 수행된다. 따라서, 희생막(22)이 제거된 공간을 통해 채널(23)의 측벽이 소정 간격으로 노출되며(도면 부호 "①" 참조), 희생막(22)이 제거된 공간에는 후속 공정에서, 터널절연막, 전하트랩막, 전하차단막 및 게이트 전극이 형성된다.Here, the removing of the sacrificial layer 22 is performed to selectively remove only the plurality of sacrificial layers 22 while the interlayer insulating layer 21 of the plurality of layers is maintained as it is. Therefore, the sidewalls of the channel 23 are exposed at predetermined intervals through the space where the sacrificial film 22 is removed (see reference numeral “①”), and the tunnel insulating film is formed in the space where the sacrificial film 22 is removed in a subsequent process. A charge trap film, a charge blocking film and a gate electrode are formed.

전술한 바와 같이, 층간절연막(21)이 SiO2막으로 이루어지고, 희생막(22)은 Si3N4막으로 이루어지는 경우, 희생막(22) 제거 단계는 50 내지 200℃의 온도에서 인산 예를 들어, H3PO4를 이용하여 수행되는 것이 바람직하다. 이러한 경우, 화학식 1과 같은 반응을 통해 희생막(22)만을 선택적으로 제거할 수 있다.As described above, when the interlayer insulating film 21 is made of a SiO 2 film and the sacrificial film 22 is made of a Si 3 N 4 film, the step of removing the sacrificial film 22 is a phosphoric acid example at a temperature of 50 to 200 ° C. For example, it is preferably performed using H 3 PO 4 . In this case, only the sacrificial layer 22 may be selectively removed through the reaction of Chemical Formula 1.

Si3N4 + 4H3PO4 + 12H2O -> 3Si(OH)4 + 4NH4H2PO4 Si 3 N 4 + 4H 3 PO 4 + 12H 2 O -> 3Si (OH) 4 + 4NH 4 H 2 PO 4

SiO2 + 2H2O -> Si(OH)4 SiO 2 + 2H 2 O-> Si (OH) 4

도 2d에 도시된 바와 같이, 채널(23)이 노출된 결과물의 전면에 터널절연막, 전하트랩막 및 전하차단막(24)을 차례로 형성한다. 이로써, 노출된 채널(23)의 측벽 상에 터널절연막, 전하트랩막 및 전하차단막(24)이 차례로 형성된다. 도면상에서는 터널절연막, 전하트랩막 및 전하차단막을 하나의 막으로 도시하였으며, 도면 번호 "24"를 통해 나타내었다. As shown in FIG. 2D, the tunnel insulating film, the charge trap film, and the charge blocking film 24 are sequentially formed on the entire surface of the resultant product where the channel 23 is exposed. As a result, the tunnel insulating film, the charge trap film, and the charge blocking film 24 are sequentially formed on the sidewalls of the exposed channel 23. In the drawings, the tunnel insulating film, the charge trap film, and the charge blocking film are shown as one film, and are indicated by reference numeral “24”.

이때, 희생막(22)이 제거된 결과물의 전면에, 터널절연막, 전하트랩막 및 전하차단막(24)을 차례로 형성함에 있어서, 터널절연막, 전하트랩막 및 전하차단막(24)은 복수층의 층간절연막(21) 사이의 공간을 완전히 매립하지 않을 정도의 소정 두께로 형성되는 것이 바람직하다. 즉, 복수층의 층간절연막 사이가 어느 정도 오픈될 수 있을 정도 즉, 게이트 전극이 형성될 공간을 확보할 수 있을 정도의 소정 두께로 터널절연막, 전하트랩막 및 전하차단막(24)을 형성하는 것이 바람직하 다. 이를 통해, 층간절연막(21)과 후속 공정에 의해 형성되는 게이트 전극용 도전막(25) 사이에 스페이서를 개재시킬 수 있다.At this time, the tunnel insulating film, the charge trap film and the charge blocking film 24 are sequentially formed on the entire surface of the resultant product from which the sacrificial film 22 has been removed. It is preferable to form a predetermined thickness such that the space between the insulating films 21 is not completely filled. That is, forming the tunnel insulating film, the charge trap film and the charge blocking film 24 to a predetermined thickness such that the space between the plurality of interlayer insulating films can be opened to some extent, that is, to secure a space for forming the gate electrode. desirable. As a result, a spacer may be interposed between the interlayer insulating film 21 and the conductive film 25 for a gate electrode formed by a subsequent process.

여기서, 터널절연막의 형성 공정은 산화 공정 또는 CVD(Chemical Vapor Deposition) 공정에 의해 수행되는 것이 바람직하다. 또한, 전하트랩막은 고유전율물질 예를 들어, SixNy, Hf, Zr, La, Dy 또는 Sc을 포함하는 것이 바람직하다. 또한, 전하차단막은 이성분계 물질 예를 들어, SiO2, Al2O3, HfO2, ZrO2, GdO, DyO 또는 ScO로 이루어지거나, 삼성분계 물질 예를 들어, HfAlO, HfLaO, AlLaO, GdAlO 또는 GdLaO로 이루어지는 것이 바람직하다.Here, the formation process of the tunnel insulating film is preferably performed by an oxidation process or a chemical vapor deposition (CVD) process. In addition, the charge trap film preferably includes a high dielectric constant material such as SixNy, Hf, Zr, La, Dy or Sc. In addition, the charge blocking film is preferably made of a binary component material such as SiO 2, Al 2 O 3, HfO 2, ZrO 2, GdO, DyO or ScO, or is made of a tertiary material such as HfAlO, HfLaO, AlLaO, GdAlO or GdLaO. .

도 2e에 도시된 바와 같이, 터널절연막, 전하트랩막 및 전하차단막(24)이 형성된 결과물의 전체 구조상에 게이트 전극용 도전막을 형성한 후, 평탄화 공정을 수행한다. 이를 통해, 복수층의 층간절연막(21) 사이의 오픈된 영역에 게이트 전극용 도전막(25)이 매립된다.As shown in FIG. 2E, after the conductive film for the gate electrode is formed on the entire structure of the resultant product in which the tunnel insulating film, the charge trap film and the charge blocking film 24 are formed, a planarization process is performed. As a result, the conductive film 25 for the gate electrode is buried in an open area between the plurality of interlayer insulating films 21.

여기서, 게이트 전극용 도전막(25)는 금속실리사이드, 메탈, 산화 메탈 또는 질화 메탈로 이루어지는 것이 바람직하다. 예를 들어, TiN, WN, TiAlN, TaN, TaCN 또는 MoN으로 이루어지는 것이 바람직하며, 특히, 질화 메탈 상에 저저항 물질 예를 들어, W, Al 또는 Cu를 더 포함하는 것이 더욱 바람직하다. Here, it is preferable that the conductive film 25 for gate electrodes consists of a metal silicide, a metal, a metal oxide, or a metal nitride. For example, it is preferable to consist of TiN, WN, TiAlN, TaN, TaCN or MoN, and it is especially preferable to further include a low resistance material, for example, W, Al or Cu, on the metal nitride.

또한, 게이트 전극용 도전막(25)의 형성 공정은 화학기상증착(CVD) 방식 또는 원자층증착(ALD) 방식에 의해 수행되는 것이 바람직하다.In addition, the formation process of the gate electrode conductive film 25 is preferably performed by chemical vapor deposition (CVD) or atomic layer deposition (ALD).

도 2f에 도시된 바와 같이, 게이트 전극용 도전막(25)이 형성된 결과물 상에, 메모리 셀(MC)이 형성될 영역을 덮으면서 제1방향(I-I')으로 평행하게 확장되 는 복수의 마스크 패턴(미도시)을 형성한 후, 상기 마스크 패턴을 식각 베리어로 게이트 전극용 도전막(25)을 식각하여 게이트 전극(25A)을 형성한다.As shown in FIG. 2F, on the resultant in which the gate electrode conductive film 25 is formed, a plurality of portions extending in parallel in the first direction I-I 'while covering a region where the memory cell MC is to be formed. After forming a mask pattern (not shown), the gate electrode conductive layer 25 is etched using the mask pattern as an etch barrier to form a gate electrode 25A.

이때, 마스크 패턴의 패턴 폭은 게이트 전극(25A)의 두께를 고려하여 형성되는 것이 바람직하며, 게이트 전극용 도전막(25)을 식각하는 과정에서 마스크 패턴의 폭에 따라 주변의 다른 막(21,24)이 함께 식각될 수 있다.In this case, the pattern width of the mask pattern is preferably formed in consideration of the thickness of the gate electrode 25A. In the process of etching the conductive film 25 for the gate electrode, another pattern 21 of the peripheral portion of the mask pattern may be formed according to the width of the mask pattern. 24) can be etched together.

이어서, 식각된 영역에 절연막(26)을 매립한다. 이로써, 채널(23), 터널절연막, 전하트랩막 및 전하차단막(24), 게이트 전극(25A)으로 이루어지는 메모리 셀(MC)이 형성된다. 또한, 채널(23)을 따라 적층된 복수의 메모리 셀(MC)로 이루어지는 복수의 스트링(ST)이 형성된다. Subsequently, the insulating layer 26 is buried in the etched region. As a result, a memory cell MC including the channel 23, the tunnel insulating film, the charge trap film, the charge blocking film 24, and the gate electrode 25A is formed. In addition, a plurality of strings ST including a plurality of memory cells MC stacked along the channel 23 are formed.

이때, 메모리 셀(MC)의 게이트 전극(25A) 측벽에는 터널절연막, 전하트랩막 및 전하차단막(24)으로 이루어지는 스페이서(SP)가 구비되는데, 스페이서(SP)는 예를 들어, ONO(Oxide-Nitride-Oxide)막으로 이루어질 수 있다.At this time, a spacer SP formed of a tunnel insulating film, a charge trap film, and a charge blocking film 24 is provided on the sidewall of the gate electrode 25A of the memory cell MC, and the spacer SP is, for example, ONO (Oxide- Nitride-Oxide) film.

이어서, 본 명세서에서는 도시되지 않았으나, 복수층의 층간절연막(21) 및 게이트 전극(25A)을 패터닝하여 각층의 게이트 전극(25A)과 연결되는 금속 배선을 형성한다.Subsequently, although not shown in the present specification, a plurality of interlayer insulating films 21 and gate electrodes 25A are patterned to form metal wires connected to the gate electrodes 25A of each layer.

전술한 바와 같은 본 발명에 따르면, 채널(23)을 먼저 형성한 후에, 터널절연막, 전하트랩막 및 전하차단막(24)을 차례로 형성할 수 있다. 따라서, 터널절연막의 막질을 향상시킬 수 있으며, 단결정 실리콘으로 이루어진 채널(23)을 형성하여 채널(23)에서의 전류 흐름을 개선하고 문턱 전압 분포의 균일성을 향상시킬 수 있다. According to the present invention as described above, after the channel 23 is first formed, the tunnel insulating film, the charge trap film, and the charge blocking film 24 may be sequentially formed. Therefore, the film quality of the tunnel insulating film can be improved, and the channel 23 made of single crystal silicon can be formed to improve current flow in the channel 23 and to improve uniformity of threshold voltage distribution.

도 3a 및 도 3g는 본 발명의 제2 실시예에 따른 수직채널형 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 도면으로서, (a) 도면은 중간 결과물의 단면도를 나타내며, (b) 도면은 중간 결과물의 A-A' 높이에서의 평면도를 나타낸다. 여기서, 수직채널형 비휘발성 메모리 소자의 상세한 제조 공정은 앞서 제1 실시예에서 설명한 바와 동일하므로, 별도로 설명하지 않는다.3A and 3G are views for explaining a manufacturing process of a vertical channel type nonvolatile memory device according to a second embodiment of the present invention, where (a) is a cross-sectional view of an intermediate product, and (b) is an intermediate The top view at the AA 'height of the result is shown. Here, the detailed manufacturing process of the vertical channel type nonvolatile memory device is the same as described above in the first embodiment, and thus will not be described separately.

도 3a에 도시된 바와 같이, 기판(30) 상에 복수층의 층간절연막(31) 및 희생막(32)을 교대로 형성한다. 여기서, 희생막(32)은 비정질 탄소막 또는 질화막 예를 들어, Si3N4로 이루어지는 것이 바람직하다.As shown in FIG. 3A, a plurality of interlayer insulating films 31 and sacrificial films 32 are alternately formed on the substrate 30. Here, the sacrificial film 32 is preferably made of an amorphous carbon film or a nitride film, for example, Si 3 N 4 .

이어서, 층간절연막(31) 및 희생막(32)을 선택적으로 식각하여 제1방향(I-I')으로 평행하게 확장되는 복수의 라인형 트렌치를 형성한 후, 상기 라인형 트렌치 내에 절연막(33)을 매립한다. 여기서, 절연막(33)은 산화막으로 이루어지는 것이 바람직하다.Subsequently, the interlayer insulating layer 31 and the sacrificial layer 32 are selectively etched to form a plurality of linear trenches extending in parallel in the first direction I-I ', and then the insulating film 33 is formed in the linear trenches. Landfill). Here, it is preferable that the insulating film 33 consists of an oxide film.

도 3b에 도시된 바와 같이, 절연막(33)이 형성된 결과물 상에, 제2방향(II-II')으로 평행하게 확장되는 복수의 라인형 마스크 패턴을 형성한 후, 상기 마스크 패턴을 식각 베리어로 절연막(33)을 식각한다. 이로써, 기판(30)을 노출시키는 사각 기둥형의 채널용 트렌치가 형성된다.As shown in FIG. 3B, a plurality of linear mask patterns extending in parallel in the second direction (II-II ') are formed on the resultant layer on which the insulating film 33 is formed, and then the mask patterns are etch barriers. The insulating film 33 is etched. As a result, a channel trench having a rectangular columnar shape that exposes the substrate 30 is formed.

이어서, 채널용 트렌치 내에 채널용 막을 매립하여, 기판(30)으로부터 수직으로 돌출되는 복수의 채널(34)을 형성한다. 이때, 채널(34)은 사각 기둥의 형태를 갖게 되며, 제1방향으로 배열되는 채널(34) 간의 영역에는 절연막(33)이 매립되어 있다.Subsequently, a channel film is embedded in the channel trench to form a plurality of channels 34 that protrude vertically from the substrate 30. At this time, the channel 34 has a rectangular pillar shape, and an insulating film 33 is embedded in a region between the channels 34 arranged in the first direction.

도 3c에 도시된 바와 같이, 복수층의 희생막(32) 및 층간절연막(31)을 선택적으로 식각하여, 복수의 채널(34) 사이에 위치하는 희생막 제거용 트렌치(T2)를 형성한다.As illustrated in FIG. 3C, the sacrificial layer 32 and the interlayer insulating layer 31 are selectively etched to form the sacrificial layer removing trench T2 positioned between the plurality of channels 34.

도 3d에 도시된 바와 같이, 희생막 제거용 트렌치(T2)에 의해 노출되는 복수층의 희생막(32)을 제거하여 채널(34)의 양측 측벽을 노출시킨다. 이때, 복수층의 희생막(32) 제거에 의해 희생막 제거용 트렌치(T2')가 채널(34)의 측벽까지 확장된다.따라서, 희생막(32)이 제거된 공간을 통해 채널(23)의 양측 측벽이 소정 간격으로 노출되며, 희생막(32)이 제거된 공간에는 후속 공정에서, 터널절연막, 전하트랩막, 전하차단막 및 게이트 전극이 형성된다.As shown in FIG. 3D, the plurality of layers of the sacrificial layer 32 exposed by the sacrificial layer removing trench T2 are removed to expose both sidewalls of the channel 34. At this time, the sacrificial layer removing trench T2 ′ extends to the sidewall of the channel 34 by removing the plurality of layers of the sacrificial layer 32. Thus, the channel 23 is disposed through the space where the sacrificial layer 32 is removed. In the subsequent process, the tunnel side film, the charge trap film, the charge blocking film, and the gate electrode are formed in a space where both sidewalls of the substrate are exposed at predetermined intervals and the sacrificial film 32 is removed.

도 3e에 도시된 바와 같이, 채널(34)의 양측 측벽이 노출된 결과물의 전면에, 터널절연막, 전하트랩막 및 전하차단막(35)을 차례로 형성한다. 이로써, 노출된 채널(34)의 양측 측벽 상에 터널절연막, 전하트랩막 및 전하차단막(35)이 차례로 형성된다. 도면상에서는 터널절연막, 전하트랩막 및 전하차단막을 하나의 막으로 도시하였으며, 도면 번호 "35"를 통해 나타내었다. As shown in FIG. 3E, a tunnel insulating film, a charge trap film, and a charge blocking film 35 are sequentially formed on the front surface of the resultant product in which both sidewalls of the channel 34 are exposed. As a result, the tunnel insulating film, the charge trap film, and the charge blocking film 35 are sequentially formed on both sidewalls of the exposed channel 34. In the drawings, the tunnel insulating film, the charge trap film, and the charge blocking film are shown as one film, and are indicated by reference numeral “35”.

이때, 희생막(32)이 제거된 결과물의 전면에, 터널절연막, 전하트랩막 및 전하차단막(35)을 차례로 형성함에 있어서, 터널절연막, 전하트랩막 및 전하차단막(35)은 복수층의 층간절연막(31) 사이의 공간을 완전히 매립하지 않을 정도의 소정 두께로 형성되는 것이 바람직하다. 즉, 복수층의 층간절연막 사이가 어느 정도 오픈될 수 있을 정도 즉, 게이트 전극이 형성될 공간을 확보할 수 있을 정도의 소 정 두께로 터널절연막, 전하트랩막 및 전하차단막(35)을 형성하는 것이 바람직하다. 이를 통해, 층간절연막(31)과 후속 공정에 의해 형성되는 게이트 전극용 도전막(36) 사이에 스페이서를 개재시킬 수 있다.At this time, the tunnel insulating film, the charge trap film and the charge blocking film 35 are sequentially formed on the entire surface of the resultant product from which the sacrificial film 32 has been removed. It is preferable that it is formed to a predetermined thickness such that the space between the insulating films 31 is not completely filled. That is, the tunnel insulating film, the charge trap film, and the charge blocking film 35 are formed to a predetermined thickness such that the space between the plurality of interlayer insulating films can be opened to some extent, that is, to secure a space for forming the gate electrode. It is preferable. As a result, a spacer may be interposed between the interlayer insulating film 31 and the conductive film 36 for a gate electrode formed by a subsequent process.

또한, 제1방향으로 배열되는 채널(34) 간의 영역에는 절연막(33)이 매립되어 있으므로, 터널절연막, 전하트랩막 및 전하차단막(35)은 사각 기둥의 양 측면(도면 부호 '③' 참조)에 한해 형성된다. 즉, 채널(34)의 양 측면에 전하트랩막을 각각 분리하여 형성할 수 있다.In addition, since the insulating film 33 is embedded in the region between the channels 34 arranged in the first direction, the tunnel insulating film, the charge trap film, and the charge blocking film 35 are formed on both sides of the rectangular pillar (see reference numeral ③). It is formed only. That is, the charge trap layers may be separately formed on both side surfaces of the channel 34.

도 3f에 도시된 바와 같이, 터널절연막, 전하트랩막 및 전하차단막(35)이 형성된 결과물의 전체 구조상에 게이트 전극용 도전막(36)을 형성한 후, 평탄화 공정을 수행한다. 이를 통해, 복수층의 층간절연막(31) 사이의 오픈된 영역에 게이트 전극용 도전막(36)이 매립된다.As shown in FIG. 3F, the gate electrode conductive film 36 is formed on the entire structure of the resultant product in which the tunnel insulating film, the charge trap film, and the charge blocking film 35 are formed, and then the planarization process is performed. As a result, the conductive film 36 for the gate electrode is buried in an open area between the plurality of interlayer insulating films 31.

도 3g에 도시된 바와 같이, 게이트 전극용 도전막(36)이 형성된 결과물 상에, 채널(34) 및 채널(34) 양측의 메모리 셀(MC)이 형성될 영역을 덮으면서 제1방향(I-I')으로 평행하게 확장되는 복수의 마스크 패턴(미도시)을 형성한 후, 상기 마스크 패턴을 식각 베리어로 게이트 전극용 도전막(36)을 식각하여 게이트 전극(36A)을 형성한다.As shown in FIG. 3G, the first direction I covers the channel 34 and the region in which the memory cells MC on both sides of the channel 34 are to be formed, on the resultant formed conductive film 36 for the gate electrode. After forming a plurality of mask patterns (not shown) that extend in parallel to (I ′), the gate electrode conductive layer 36 is etched using the mask pattern as an etch barrier to form the gate electrode 36A.

이어서, 식각된 영역에 절연막(37)을 매립한다. 이로써, 채널(34), 터널절연막, 전하트랩막 및 전하차단막(35), 게이트 전극(36A)으로 이루어지는 메모리 셀(MC)이 형성된다. 이때, 메모리 셀(MC)의 게이트 전극(36A) 측벽에는 터널절연 막, 전하트랩막 및 전하차단막(35)으로 이루어지는 스페이서(SP)가 구비되는데, 스페이서(SP)는 예를 들어, ONO(Oxide-Nitride-Oxide)막으로 이루어질 수 있다.Subsequently, the insulating film 37 is buried in the etched region. As a result, a memory cell MC including the channel 34, the tunnel insulating film, the charge trap film, the charge blocking film 35, and the gate electrode 36A is formed. In this case, a spacer SP formed of a tunnel insulating film, a charge trap film, and a charge blocking film 35 is provided on the sidewall of the gate electrode 36A of the memory cell MC. The spacer SP may be, for example, ONO (Oxide). -Nitride-Oxide) film.

이를 통해, 채널(34)을 따라 적층된 복수의 메모리 셀(MC)로 이루어지는 복수의 스트링(ST)이 형성된다. 특히, 제1방향으로 배열되는 채널(34) 간의 영역에 매립된 절연막(33)에 의해, 하나의 채널(34)을 공유하는 두 개의 스트링(ST)이 상호 분리된다. 따라서, 채널(34)의 양 측면에 각각 스트링(ST)이 형성되며, 하나의 채널(34)에 대해 두 개의 스트링(ST)을 형성할 수 있다. 즉, 두 개의 스트링(ST1과 ST2)(ST3와 ST4)이 하나의 채널(34)을 공유하게 된다. As a result, a plurality of strings ST including a plurality of memory cells MC stacked along the channel 34 are formed. In particular, the two strings ST sharing one channel 34 are separated from each other by the insulating film 33 embedded in the region between the channels 34 arranged in the first direction. Accordingly, the strings ST may be formed at both sides of the channel 34, and two strings ST may be formed for one channel 34. That is, two strings ST1 and ST2 ST3 and ST4 share one channel 34.

이어서, 본 명세서에서는 도시되지 않았으나, 복수층의 층간절연막(31) 및 게이트 전극(36A)을 패터닝하여 각층의 게이트 전극(36A)과 연결되는 금속 배선을 형성한다.Subsequently, although not shown in the present specification, a plurality of interlayer insulating films 31 and gate electrodes 36A are patterned to form metal wires connected to the gate electrodes 36A of each layer.

전술한 바와 같은 본 발명에 따르면, 적어도 두개의 스트링(ST)이 하나의 채널(34)을 공유하도록 형성함으로써, 수직채널형 비휘발성 메모리 소자의 집적도를 향상시킬 수 있다.According to the present invention as described above, by forming at least two strings (ST) to share one channel 34, it is possible to improve the integration degree of the vertical channel type nonvolatile memory device.

본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been specifically recorded in accordance with the above-described preferred embodiments, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

도 1a 내지 도 1d는 종래기술에 따른 수직채널형 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 공정 단면도.1A to 1D are cross-sectional views illustrating a manufacturing process of a vertical channel type nonvolatile memory device according to the prior art.

도 2a 내지 도 2f는 본 발명의 제1 실시예에 따른 수직채널형 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 도면.2A to 2F are views for explaining a manufacturing process of the vertical channel type nonvolatile memory device according to the first embodiment of the present invention.

도 3a 및 도 3g는 본 발명의 제2 실시예에 따른 수직채널형 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 도면.3A and 3G illustrate a manufacturing process of a vertical channel type nonvolatile memory device according to a second embodiment of the present invention.

[도면의 주요 부분에 대한 부호의 설명][Description of Symbols for Main Parts of Drawing]

20: 기판 21: 층간절연막20: substrate 21: interlayer insulating film

22: 희생막 23: 채널22: Sacrifice 23: Channel

24: 터널절연막, 전하트랩막 및 전하차단막 24: tunnel insulation film, charge trap film and charge blocking film

25: 게이트 전극용 도전막 25A: 게이트 전극25: conductive film for gate electrode 25A: gate electrode

26: 절연막 30: 기판26: insulating film 30: substrate

31: 층간절연막 32: 희생막31: interlayer insulating film 32: sacrificial film

33: 절연막 34: 채널33: insulating film 34: channel

35: 터널절연막, 전하트랩막 및 전하차단막35: tunnel insulation film, charge trap film and charge blocking film

36: 게이트 전극용 도전막 36A: 게이트 전극36: conductive film for gate electrode 36A: gate electrode

37: 절연막37: insulating film

Claims (24)

기판 상에, 복수의 희생막 및 층간절연막을 교대로 형성하는 단계;Alternately forming a plurality of sacrificial films and an interlayer insulating film on the substrate; 상기 복수의 희생막 및 층간절연막을 식각하여 상기 기판을 노출시키는 복수의 채널용 트렌치를 형성하는 단계;Etching the plurality of sacrificial and interlayer insulating layers to form a plurality of channel trenches for exposing the substrate; 상기 채널용 트렌치 내에 채널용 막을 매립하여 상기 기판으로부터 돌출되는 복수의 채널을 형성하는 단계;Embedding a channel film in the channel trench to form a plurality of channels protruding from the substrate; 상기 복수의 희생막 및 층간절연막을 식각하여, 상기 복수의 채널 사이에 위치하는 희생막 제거용 트렌치를 형성하는 단계;Etching the plurality of sacrificial layers and the interlayer insulating layer to form a sacrificial layer removing trench positioned between the plurality of channels; 상기 희생막 제거용 트렌치에 의해 노출되는 상기 복수의 희생막을 제거하여, 상기 채널의 측벽을 노출시키는 단계; 및Removing the plurality of sacrificial layers exposed by the sacrificial layer removing trench to expose sidewalls of the channels; And 상기 노출된 채널의 측벽 상에 터널절연막, 전하트랩막, 전하 차단막 및 게이트 전극용 도전막을 차례로 형성하는 단계Sequentially forming a tunnel insulating film, a charge trap film, a charge blocking film, and a conductive film for a gate electrode on sidewalls of the exposed channel. 를 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.Vertical channel type nonvolatile memory device manufacturing method comprising a. 제 1 항에 있어서,The method of claim 1, 상기 희생막은,The sacrificial film, 상기 층간절연막과의 식각 선택비가 큰 물질로 이루어지는Made of a material having a high etching selectivity with the interlayer insulating film 수직채널형 비휘발성 메모리 소자 제조 방법.A vertical channel type nonvolatile memory device manufacturing method. 제 2 항에 있어서,The method of claim 2, 상기 희생막은,The sacrificial film, 질화막 또는 비정질 탄소막으로 이루어지고,Made of a nitride film or an amorphous carbon film, 상기 층간절연막은,The interlayer insulating film, 산화막으로 이루어지는Made of oxide film 수직채널형 비휘발성 메모리 소자 제조 방법.A vertical channel type nonvolatile memory device manufacturing method. 제 1 항에 있어서,The method of claim 1, 상기 희생막 제거용 트렌치는,The sacrificial film removal trench, 소정 방향으로 평행하게 확장되는 복수의 라인형 트렌치인A plurality of line trenches that extend in parallel in a predetermined direction 수직채널형 비휘발성 메모리 소자 제조 방법.A vertical channel type nonvolatile memory device manufacturing method. 제 1 항에 있어서,The method of claim 1, 상기 희생막 제거용 트렌치는,The sacrificial film removal trench, 적어도 최하층의 상기 희생막을 노출시킬 수 있는 깊이로 형성되는Formed to a depth capable of exposing at least the sacrificial layer of the lowest layer 수직채널형 비휘발성 메모리 소자 제조 방법.A vertical channel type nonvolatile memory device manufacturing method. 제 1 항에 있어서,The method of claim 1, 상기 채널은,The channel is, 단결정 실리콘막으로 이루어지는Made of single crystal silicon film 수직채널형 비휘발성 메모리 소자 제조 방법.A vertical channel type nonvolatile memory device manufacturing method. 제 1 항에 있어서,The method of claim 1, 상기 터널절연막, 전하트랩막, 전하 차단막 및 게이트 전극용 도전막 형성 단계는,The tunnel insulating film, the charge trap film, the charge blocking film and the conductive film forming gate electrode, 상기 복수층의 희생막이 제거된 결과물의 전면에 터널절연막, 전하트랩막 및 전하차단막을 차례로 형성하되, 상기 복수층의 층간절연막 사이는 오픈되도록 형성하는 단계; 및Forming a tunnel insulating film, a charge trap film, and a charge blocking film in order on the entire surface of the resultant product from which the plurality of sacrificial films have been removed, and being formed so as to be open between the plurality of interlayer insulating films; And 상기 복수층의 층간절연막 사이의 오픈된 영역에 상기 게이트 전극용 도전막을 형성하는 단계Forming a conductive film for the gate electrode in an open region between the plurality of interlayer insulating films 를 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.Vertical channel type nonvolatile memory device manufacturing method comprising a. 제 1 항에 있어서,The method of claim 1, 상기 터널절연막, 전하트랩막, 전하 차단막 및 게이트 전극용 도전막 형성 단계는,The tunnel insulating film, the charge trap film, the charge blocking film and the conductive film forming gate electrode, 상기 게이트 전극용 도전막과 층간절연막 사이에, 스페이서로서, 상기 터널절연막, 전하트랩막 및 전하 차단막을 개재시키는Between the gate electrode conductive film and the interlayer insulating film, the tunnel insulating film, the charge trap film and the charge blocking film are interposed as spacers. 수직 채널형 비휘발성 메모리 소자 제조 방법.A method of manufacturing a vertical channel type nonvolatile memory device. 제 8 항에 있어서,The method of claim 8, 상기 스페이서는,The spacer, ONO막으로 이루어지는Made of ONO film 수직 채널형 비휘발성 메모리 소자 제조 방법.A method of manufacturing a vertical channel type nonvolatile memory device. 제 1 항에 있어서,The method of claim 1, 상기 터널절연막, 전하트랩막, 전하 차단막 및 게이트 전극용 도전막 형성 단계 후에,After the tunnel insulating film, the charge trap film, the charge blocking film and the gate electrode conductive film forming step, 메모리 셀이 형성될 영역을 덮으면서 소정 방향으로 확장되는 복수의 마스크 패턴을 형성하는 단계; 및Forming a plurality of mask patterns extending in a predetermined direction while covering a region where the memory cells are to be formed; And 상기 마스크 패턴을 식각 베리어로 상기 게이트 전극용 도전막을 식각하여 게이트 전극을 형성하는 단계Forming a gate electrode by etching the conductive layer for the gate electrode using the mask pattern as an etching barrier 를 더 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.The vertical channel type nonvolatile memory device manufacturing method further comprising. 기판 상에, 복수의 희생막 및 층간절연막을 교대로 형성하는 단계;Alternately forming a plurality of sacrificial films and an interlayer insulating film on the substrate; 상기 복수의 희생막 및 층간절연막을 식각하여 상기 기판을 노출시키는 사각 기둥형의 복수의 채널용 트렌치를 형성하는 단계;Etching the plurality of sacrificial films and the interlayer insulating film to form a plurality of channel trenches having a rectangular columnar shape to expose the substrate; 상기 채널용 트렌치 내에 채널용 막을 매립하여 상기 기판으로부터 돌출되는 복수의 채널을 형성하는 단계;Embedding a channel film in the channel trench to form a plurality of channels protruding from the substrate; 상기 복수의 희생막 및 층간절연막을 식각하여, 상기 복수의 채널 사이에 위치하는 희생막 제거용 트렌치를 형성하는 단계;Etching the plurality of sacrificial layers and the interlayer insulating layer to form a sacrificial layer removing trench positioned between the plurality of channels; 상기 희생막 제거용 트렌치에 의해 노출되는 상기 복수의 희생막을 제거하여, 상기 채널의 양측 측벽을 노출시키는 단계;Removing the plurality of sacrificial layers exposed by the sacrificial layer removing trench to expose sidewalls of both sides of the channel; 상기 노출된 채널의 양측 측벽 상에 터널절연막, 전하트랩막, 전하 차단막 및 게이트 전극용 도전막을 차례로 형성하는 단계;Sequentially forming a tunnel insulating film, a charge trap film, a charge blocking film, and a conductive film for a gate electrode on both sidewalls of the exposed channel; 상기 채널 및 상기 채널 양측의 메모리 셀이 형성될 영역을 덮으면서 소정 방향으로 확장되는 복수의 마스크 패턴을 형성하는 단계; 및Forming a plurality of mask patterns extending in a predetermined direction while covering the channel and a region where memory cells on both sides of the channel are to be formed; And 상기 마스크 패턴을 식각 베리어로 상기 게이트 전극용 도전막을 식각하여 게이트 전극을 형성하는 단계Forming a gate electrode by etching the conductive layer for the gate electrode using the mask pattern as an etching barrier 를 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.Vertical channel type nonvolatile memory device manufacturing method comprising a. 제 11 항에 있어서,The method of claim 11, 상기 채널용 트렌치 형성 단계는,The trench forming step for the channel, 상기 복수의 희생막 및 층간절연막을 식각하여, 제1방향으로 평행하게 확장되는 라인형의 트렌치를 형성하는 단계;Etching the plurality of sacrificial layers and the interlayer insulating layer to form a line trench extending in parallel in a first direction; 상기 라인형의 트렌치 내에 절연막을 매립하는 단계;Embedding an insulating film in the line trench; 상기 절연막이 매립된 결과물의 전체 구조 상에 상기 제1방향과 교차하는 제2방향으로 평행하게 확장되는 복수개의 마스크 패턴을 형성하는 단계; 및Forming a plurality of mask patterns extending in parallel in a second direction crossing the first direction on the entire structure of the resultant material in which the insulating film is embedded; And 상기 마스크 패턴을 식각베리어로 상기 매립된 절연막을 식각하여, 상기 복수의 채널용 트렌치를 형성하는 단계Etching the buried insulating layer using the mask pattern as an etch barrier to form the plurality of channel trenches 를 포함하는 수직채널형 비휘발성 메모리 소자의 채널용 트렌치 제조 방법.A trench manufacturing method for a channel of a vertical channel type nonvolatile memory device including a. 제 11 항에 있어서,The method of claim 11, 상기 희생막은, The sacrificial film, 질화막 또는 비정질 탄소막으로 이루어지고,Made of a nitride film or an amorphous carbon film, 상기 절연막은, The insulating film, 산화막으로 이루어지는Made of oxide film 수직채널형 비휘발성 메모리 소자 제조 방법.A vertical channel type nonvolatile memory device manufacturing method. 제 11 항에 있어서,The method of claim 11, 상기 희생막 제거용 트렌치는,The sacrificial film removal trench, 소정 방향으로 평행하게 확장되는 복수의 라인형 트렌치인A plurality of line trenches that extend in parallel in a predetermined direction 수직채널형 비휘발성 메모리 소자 제조 방법.A vertical channel type nonvolatile memory device manufacturing method. 제 11 항에 있어서,The method of claim 11, 상기 희생막 제거용 트렌치는,The sacrificial film removal trench, 적어도 최하층의 상기 희생막을 노출시킬 수 있는 깊이로 형성되는Formed to a depth capable of exposing at least the sacrificial layer of the lowest layer 수직채널형 비휘발성 메모리 소자 제조 방법.A vertical channel type nonvolatile memory device manufacturing method. 제 11 항에 있어서,The method of claim 11, 상기 채널은,The channel is, 단결정 실리콘막으로 이루어지는Made of single crystal silicon film 수직채널형 비휘발성 메모리 소자 제조 방법.A vertical channel type nonvolatile memory device manufacturing method. 제 11 항에 있어서,The method of claim 11, 상기 터널절연막, 전하트랩막, 전하 차단막 및 게이트 전극용 도전막 형성 단계는,The tunnel insulating film, the charge trap film, the charge blocking film and the conductive film forming gate electrode, 상기 복수층의 희생막이 제거된 결과물의 전면에 터널절연막, 전하트랩막 및 전하차단막을 차례로 형성하되, 상기 복수층의 층간절연막 사이는 오픈되도록 형성하는 단계; 및Forming a tunnel insulating film, a charge trap film, and a charge blocking film in order on the entire surface of the resultant product from which the plurality of sacrificial films have been removed, and being formed so as to be open between the plurality of interlayer insulating films; And 상기 복수층의 층간절연막 사이의 오픈된 영역에 상기 게이트 전극용 도전막을 형성하는 단계Forming a conductive film for the gate electrode in an open region between the plurality of interlayer insulating films 를 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.Vertical channel type nonvolatile memory device manufacturing method comprising a. 제 11 항에 있어서,The method of claim 11, 상기 터널절연막, 전하트랩막, 전하 차단막 및 게이트 전극용 도전막 형성 단계는,The tunnel insulating film, the charge trap film, the charge blocking film and the conductive film forming gate electrode, 상기 게이트 전극용 도전막과 층간절연막 사이에, 스페이서로서, 상기 터널절연막, 전하트랩막 및 전하 차단막을 개재시키는Between the gate electrode conductive film and the interlayer insulating film, the tunnel insulating film, the charge trap film and the charge blocking film are interposed as spacers. 수직 채널형 비휘발성 메모리 소자 제조 방법.A method of manufacturing a vertical channel type nonvolatile memory device. 제 18 항에 있어서,The method of claim 18, 상기 스페이서는,The spacer, ONO막으로 이루어지는Made of ONO film 수직 채널형 비휘발성 메모리 소자 제조 방법.A method of manufacturing a vertical channel type nonvolatile memory device. 기판으로부터 수직으로 돌출된 복수의 채널; 및A plurality of channels protruding vertically from the substrate; And 상기 채널을 따라 적층된 복수의 메모리 셀을 포함하는 복수의 스트링A plurality of strings comprising a plurality of memory cells stacked along the channel 을 포함하되,≪ / RTI > 적어도 두개의 상기 스트링이 하나의 상기 채널을 공유하는 At least two said strings sharing one said channel 수직채널형 비휘발성 메모리 소자.Vertical channel type nonvolatile memory device. 제 20 항에 있어서,The method of claim 20, 상기 복수의 채널은,The plurality of channels, 제1방향 및 상기 제1방향과 교차하는 제2방향으로 배열되고,Arranged in a first direction and a second direction crossing the first direction, 상기 제1방향으로 배열되는 채널 간의 영역에는 절연막이 매립된An insulating film is buried in a region between the channels arranged in the first direction 수직채널형 비휘발성 메모리 소자.Vertical channel type nonvolatile memory device. 제 20 항에 있어서,The method of claim 20, 상기 복수의 채널은,The plurality of channels, 사각 기둥의 형태를 갖고,In the form of a square pillar, 상기 하나의 채널을 공유하는 두개의 스트링은,Two strings sharing the one channel, 상기 사각 기둥의 양 측면에 형성되는Formed on both sides of the square pillar 수직채널형 비휘발성 메모리 소자.Vertical channel type nonvolatile memory device. 기판으로부터 수직으로 돌출된 채널; 및A channel protruding vertically from the substrate; And 상기 채널을 따라 적층된 복수의 메모리 셀을 포함하는 스트링A string comprising a plurality of memory cells stacked along the channel 을 포함하고,Including, 상기 메모리 셀의 게이트 전극 측벽에 스페이서를 포함하는A spacer on a sidewall of a gate electrode of the memory cell 수직채널형 비휘발성 메모리 소자.Vertical channel type nonvolatile memory device. 제 23 항에 있어서,The method of claim 23, 상기 스페이서는,The spacer, ONO막으로 이루어지는Made of ONO film 수직채널형 비휘발성 메모리 소자.Vertical channel type nonvolatile memory device.
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