WO2022080842A1 - Three-dimensional flash memory, method for manufacturing same, and method for operating same - Google Patents

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extending
flash memory
charge storage
channel layer
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송윤흡
김태환
박재현
정우제
이준규
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한양대학교 산학협력단
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Definitions

  • the following embodiments relate to a three-dimensional flash memory, and more particularly, a technology related to a structure of a channel layer and a structure of a charge storage layer.
  • a flash memory device is an Electrically Erasable Programmable Read Only Memory (EEPROM), the memory being, for example, a computer, a digital camera, an MP3 player, a game system, a memory stick. ) can be commonly used. Such a flash memory device electrically controls input/output of data by Fowler-Nordheimtunneling or hot electron injection.
  • EEPROM Electrically Erasable Programmable Read Only Memory
  • FIG. 1 which is an X-Y plan view showing the conventional three-dimensional flash memory
  • FIG. 2 which is an X-Z cross-sectional view illustrating the three-dimensional flash memory of FIG. 1, in the conventional three-dimensional flash memory 100, in one direction (eg, A plurality of strings 110 including a channel layer 111 extending in the Z-axis direction) and a charge storage layer 112 extending in one direction (eg, Z-axis direction) to surround the channel layer 111 . ) has a circular shape on the plane (X-Y plane).
  • the plurality of strings 110 are formed by depositing the charge storage layer 112 and the channel layer 111 in the circular vertical holes, in the conventional manufacturing process of the 3D flash memory, vertical A disadvantage of high process complexity due to the formation of each hole and a problem that the vertical holes are not uniformly formed may occur because a gas etching the vertical holes is not stably injected.
  • the conventional 3D flash memory has a disadvantage in that the degree of integration in the plane (X-Y) is lowered due to limitations in the process of forming vertical holes.
  • FIG. 11 a structure including a channel layer 1110 extending in a vertical direction and a charge storage layer 1120 extending in a vertical direction to surround the channel layer 1110 as shown in FIG. 11 showing a conventional three-dimensional flash memory.
  • the three-dimensional flash memory 1100 of the channel layer 1110, the charge storage layer 1120, and the plurality of cells constituted by the plurality of word lines 1130 each share the charge storage layer 1120, During a program operation on a target memory cell, there is a problem in that a charge loss occurs in adjacent memory cells, and furthermore, a charge loss occurs and a retention characteristic of memory performance is deteriorated, thereby reducing reliability.
  • a string bar having a shape of a bar on a plane is divided and formed at once.
  • a three-dimensional flash memory including a plurality of strings and a method for manufacturing the same are proposed.
  • the memory cells do not share a charge storage layer connected as one.
  • a three-dimensional flash memory and an operating method thereof are proposed to reduce charge loss and improve memory reliability.
  • each of the plurality of charge storage layers is three-dimensionally formed to have a size corresponding to a partial region of a plurality of word lines on a plane.
  • a flash memory and an operating method thereof are proposed.
  • a 3D flash memory may include a plurality of word lines extending in a horizontal direction on a substrate and sequentially stacked; and a plurality of strings extending in one direction on the substrate through the plurality of word lines, each of the plurality of strings having a rectangular shape in a plane and a channel layer extending in the one direction and a charge storage layer extending in the one direction in contact with the outside of each of opposite surfaces of the inclined surfaces extending and formed of the channel layer.
  • the plurality of strings may be disposed on the same row or the same column while being spaced apart from each other by a predetermined interval.
  • the plurality of strings may be characterized in that a string bar having a bar shape on a plane is divided and formed collectively.
  • a plurality of sacrificial layers are formed extending in a horizontal direction on a substrate and sequentially stacked, and a plurality of insulating layers are alternately stacked between the plurality of sacrificial layers.
  • a string bar penetrating the plurality of sacrificial layers and extending in one direction on the substrate.
  • the string bar has a planar bar shape and extends in the one direction, and the channel layer and the channel layer are extended.
  • a semiconductor structure comprising a-comprising a charge storage layer extending in the one direction and contacting the outside of each of opposite surfaces having a large area among the formed slopes; forming isolation trenches at regular intervals on the string bar; and the plurality of strings into which the string bar is divided by filling the isolation trenches with an insulating layer, each of the plurality of strings having a rectangular shape in a plane and extending in the one direction; and and collectively creating a charge storage layer extending in the one direction while in contact with the outside of each of the opposite both sides among the slopes extending in the channel layer.
  • a plurality of word lines extending in a horizontal direction on a substrate and sequentially stacked, a plurality of insulating layers alternately stacked between the plurality of word lines and a string bar extending in one direction on the substrate through the plurality of word lines.
  • the string bar has a bar shape on a plane and a channel layer extending in the one direction and an extension of the channel layer.
  • a semiconductor structure comprising a-comprising a charge storage layer extending in the one direction and contacting the outside of each of opposite surfaces having a large area among the formed slopes; forming isolation trenches at regular intervals on the string bar; and the plurality of strings into which the string bar is divided by filling the isolation trenches with an insulating layer, each of the plurality of strings having a rectangular shape in a plane and extending in the one direction; and and collectively creating a charge storage layer extending in the one direction while in contact with the outside of each of the opposite both sides among the slopes extending in the channel layer.
  • a plurality of sacrificial layers are formed extending in a horizontal direction on a substrate and sequentially stacked, and a plurality of insulating layers are alternately stacked between the plurality of sacrificial layers.
  • a string bar penetrating the plurality of sacrificial layers and extending in one direction on the substrate.
  • the string bar has a planar bar shape and extends in the one direction, and the channel layer and the channel layer are extended.
  • a semiconductor structure comprising a-comprising a charge storage layer extending in the one direction and contacting the outside of each of opposite surfaces having a large area among the formed slopes; removing the plurality of sacrificial layers and filling the spaces from which the plurality of sacrificial layers are removed with a conductive material to form a plurality of word lines; disposing metal masks at regular intervals on the string bar; etching portions of the string bar that are not covered by the metal masks through a photoresist process using the metal masks; and the plurality of strings in which the string bar is divided by filling in spaces in which portions not covered by the metal masks in the string bar are etched, such that the string bar is divided into a rectangular shape in a plane (Rectangle type) ) with a channel layer extending in one direction and a charge storage layer extending in the one direction while in contact with the outside of each of the opposite surfaces of the slopes extending in the channel layer and extending in the one direction.
  • a plurality of word lines extending in a horizontal direction on a substrate and sequentially stacked, a plurality of insulating layers alternately stacked between the plurality of word lines and a string bar extending in one direction on the substrate through the plurality of word lines.
  • the string bar has a bar shape on a plane and a channel layer extending in the one direction and an extension of the channel layer.
  • Preparing a semiconductor structure comprising a-comprising a charge storage layer extending in the one direction and contacting the outside of each of opposite surfaces having a large area among the formed slopes; disposing metal masks at regular intervals on the string bar; etching portions of the string bar that are not covered by the metal masks through a photoresist process using the metal masks; and the plurality of strings in which the string bar is divided by filling in spaces in which portions not covered by the metal masks in the string bar are etched, such that the string bar is divided into a rectangular shape in a plane (Rectangle type) ) with a channel layer extending in one direction and a charge storage layer extending in the one direction while in contact with the outside of each of the opposite surfaces of the slopes extending in the channel layer and extending in the one direction. comprising the steps of creating
  • a three-dimensional flash memory having a dual gate structure includes at least one channel layer extending in a vertical direction on a substrate; a plurality of word lines extending in a horizontal direction to be orthogonal to and connected to the at least one channel layer; and a plurality of charge storage layers alternately interposed between the plurality of word lines and configured to store charges transferred from the at least one channel layer by a bias applied to the plurality of word lines,
  • Each of the plurality of charge storage layers is formed to have a size corresponding to a portion of the plurality of word lines on a plane.
  • each of the plurality of charge storage layers is formed in a circular tube shape having a size corresponding to some regions of the plurality of word lines with the at least one channel layer as a center.
  • each of the plurality of charge storage layers includes an insulating layer disposed between the plurality of word lines and an insulating layer disposed between the at least one channel layer and the plurality of words. It may be characterized in that it is isolated from the lines and the at least one channel layer.
  • At least one channel layer extending in a vertical direction on a substrate; a plurality of word lines extending in a horizontal direction to be orthogonal to and connected to the at least one channel layer; and a plurality of charge storage layers alternately interposed between the plurality of word lines and configured to store charges transferred from the at least one channel layer by a bias applied to the plurality of word lines.
  • Each of the charge storage layers is formed to have a size corresponding to a partial region of the plurality of word lines on a plane. applying a negative bias to upper and lower word lines with a target charge storage layer interposed therebetween; and performing a program operation of storing charges transferred from the at least one channel layer in the target charge storage layer in response to a negative bias applied to the upper and lower word lines.
  • the method of operating the 3D flash memory program includes applying a positive bias to upper and lower word lines to which the negative bias is applied and neighboring word lines among the plurality of word lines. step; and in response to a positive bias applied to the neighboring word lines, canceling an electric field generated in a target charge storage layer that is a target of the program operation among the plurality of charge storage layers and an electric field generated in neighboring charge storage layers. It may include further steps.
  • a plurality of word lines extending in a horizontal direction on a substrate and stacked thereon and insulating layers alternately interposed between the plurality of word lines are provided.
  • preparing a semiconductor structure comprising; forming at least one hole orthogonal to the plurality of word lines extending in a vertical direction in the semiconductor structure; performing selective etching on a partial area of each of the insulating layers through the at least one hole to create spaces having a size corresponding to a partial area of the plurality of word lines on a plane; forming a plurality of charge storage layers in the spaces where the selective etching is performed; depositing an insulating film on an inner wall of the at least one hole; and vertically extending at least one channel layer inside the at least one hole on which the insulating layer is deposited.
  • the performing of the selective etching includes creating the spaces in the form of a circular tube having a size corresponding to a partial region of the plurality of word lines with the at least one hole as a center.
  • the forming of the plurality of charge storage layers may include depositing an insulating layer on the surfaces of the plurality of word lines exposed in the spaces where the selective etching is performed; and forming the plurality of charge storage layers in a space between the plurality of word lines on which the insulating layer is deposited.
  • a three-dimensional flash memory including a plurality of strings in which a string bar having a bar shape on a plane is divided and integrally formed, and a manufacturing method thereof, are proposed, thereby improving the degree of integration on a plane and , it is possible to reduce the complexity of the string forming process while improving the uniformity of the string.
  • the memory cells do not share a charge storage layer connected as one, so that the charge A three-dimensional flash memory that reduces loss and improves memory reliability and an operating method thereof can be proposed.
  • each of the plurality of charge storage layers is three-dimensionally formed to have a size corresponding to a partial region of a plurality of word lines on a plane.
  • a flash memory and an operating method thereof can be proposed.
  • 1 is an X-Y plan view showing a conventional three-dimensional flash memory.
  • FIG. 2 is an X-Z cross-sectional view illustrating the three-dimensional flash memory shown in FIG. 1 .
  • FIG. 3 is an X-Y plan view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • FIG. 4 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • 5A to 5D are X-Y plan views illustrating a three-dimensional flash memory to explain the manufacturing method illustrated in FIG. 4 .
  • FIG. 6 is a flowchart illustrating a method of manufacturing a 3D flash memory according to another exemplary embodiment.
  • 7A to 7C are X-Y plan views illustrating a three-dimensional flash memory to explain the manufacturing method illustrated in FIG. 6 .
  • FIG. 8 is a flowchart illustrating a method of manufacturing a 3D flash memory according to another exemplary embodiment.
  • 9A to 9E are X-Y plan views illustrating a three-dimensional flash memory to explain the manufacturing method illustrated in FIG. 8 .
  • FIG. 10 is a flowchart illustrating a method of manufacturing a 3D flash memory according to another exemplary embodiment.
  • FIG. 11 is a cross-sectional view illustrating a conventional three-dimensional flash memory.
  • FIG. 12 is a cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • FIG. 13 is a plan view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • FIG. 14 is a flowchart illustrating a method of operating a 3D flash memory according to an exemplary embodiment.
  • FIG. 15 is a cross-sectional view of a 3D flash memory for explaining an operating method of the 3D flash memory shown in FIG. 14 .
  • 16 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • 17A to 17H are cross-sectional views of a 3D flash memory for explaining a method of manufacturing the 3D flash memory shown in FIG. 16 .
  • the three-dimensional flash memory has components such as a bit line positioned above a plurality of strings and a source line positioned below the plurality of strings omitted for convenience of description. can be illustrated and described.
  • the 3D flash memory to be described later is not limited thereto, and may further include additional components based on the structure of the existing 3D flash memory.
  • FIG. 3 is an X-Y plan view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • the 3D flash memory 300 includes a plurality of word lines 310 and a plurality of strings 320 .
  • the plurality of word lines 310 are sequentially stacked while extending in a horizontal direction (eg, X-axis direction) on a substrate, respectively, W (tungsten), Ti (titanium), Ta (tantalum), Cu (copper). , Mo (molybdenum), Ru (ruthenium), or Au (gold), such as a conductive material (all metal materials capable of forming an ALD are included in addition to the described metal materials), and applying a voltage to the corresponding memory cells to operate the memory (a read operation, a program operation, an erase operation, etc.) may be performed.
  • a plurality of insulating layers formed of an insulating material may be interposed between the plurality of word lines 310 .
  • a String Selection Line (SSL) (not shown) may be disposed at the upper end of the plurality of word lines 310
  • GSL Ground Selection Line
  • the plurality of strings 320 pass through the plurality of word lines 310 to extend in one direction (eg, the Z-axis direction) on the substrate, and respectively, the channel layer 321 and the charge storage layer 322 .
  • a plurality of memory cells corresponding to the plurality of word lines 310 may be configured.
  • the channel layer 321 is a component that transfers charges or holes to the charge storage layer 322 by a voltage applied through the plurality of word lines 310, SSL, GSL, and bit lines, and is a single crystalline silicon (Single) layer. Crystal silicon) or poly-silicon.
  • the channel layer 321 may be formed to extend in one direction (eg, the Z-axis direction) to pass through the plurality of word lines 310 while having a rectangular shape on a plane (X-Y plane).
  • the channel layer 321 is described as a rectangular parallelepiped shape with a full interior, but is not limited thereto and may be disposed in a hollow tubular shape therein. In this case, a buried film filling the inside of the channel layer 321 ( (not shown) may be further disposed.
  • the channel layer 321 may have a structure to prevent leakage current in the GSL.
  • a boron (B) is further added to the region corresponding to the GSL in the channel layer 321 . It may have a structure for increasing the threshold voltage of the corresponding region.
  • the charge storage layer 322 is formed to extend in one direction (Z-axis direction) while in contact with the outside of each of the opposite both surfaces 321-1 and 321-2 among the slopes formed to extend of the channel layer 321 , and includes a plurality of As a component that traps charges or holes by a voltage applied through the word lines 310 or maintains states of charges (eg, polarization states of charges), data storage in the three-dimensional flash memory 300 .
  • an oxide-nitride-oxide (ONO) layer or a ferroelectric layer may be used as the charge storage layer 322 .
  • the channel layer 321 has a rectangular shape in plan view, and the charge storage layer 322 is in contact with the outside of each of the opposite surfaces 321-1 and 321-2 among the slopes extending and formed of the channel layer 321, Since the extension is formed, each of the plurality of strings 320 included in the channel layer 321 and the charge storage layer 322 may have a rectangular shape.
  • the plurality of strings 320 is characterized in that a string bar having a bar shape on a plane is divided and formed collectively. Accordingly, the plurality of strings 320 may be disposed to be spaced apart from each other by the insulating layers 330 interposed therebetween.
  • the plurality of strings 320 are formed by dividing the string bar, they are more dense than the existing strings formed through an individual process for each string, so that the degree of integration in a plane can be improved, and the plurality of strings 320 are each Since the string bars are not formed through other processes but are divided and formed collectively, process complexity may be lowered compared to the conventional string forming process and the uniformity of the strings may be improved. A detailed description thereof will be described with reference to FIGS. 4 to 10 below.
  • the plurality of strings 320 are disposed on the same row or the same column while being spaced apart by a predetermined interval.
  • the plurality of strings 320 may be grouped in the same row or in the same column based on a position where the charge storage layer 322 is disposed.
  • the plurality of strings 320 may be grouped in the direction of opposite surfaces on which the charge storage layer 322 is not disposed among the slopes extending and formed of the channel layer 321 , as shown in the drawing. It may be grouped into group A located in the first row and group B located in the second row.
  • the groups in which the plurality of strings 320 are grouped may be collectively formed for each group.
  • the strings included in the group B may be simultaneously formed simultaneously.
  • the present invention is not limited thereto, and the plurality of strings 320 may be formed simultaneously irrespective of a group.
  • the 3D flash memory 300 having the same structure includes a plurality of word lines 310 contacting both surfaces on which a charge storage layer 322 is formed for each of the plurality of strings 320 to the plurality of strings 320 .
  • Each can be used as a dual gate. Accordingly, a dual gate may be utilized in a memory operation, and thus operation efficiency and speed may be improved.
  • the manufacturing method of the 3D flash memory to be described below is a method for manufacturing the 3D flash memory 300 shown in FIG. 3 , and is assumed to be performed by an automated and mechanized system.
  • FIG. 4 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment
  • FIGS. 5A to 5D are X-Y plan views illustrating the 3D flash memory to explain the manufacturing method illustrated in FIG. 4 .
  • the manufacturing system may prepare the semiconductor structure 510 as shown in FIG. 5A .
  • the semiconductor structure 510 is formed extending in a horizontal direction on a substrate and includes a plurality of sacrificial layers 511 sequentially stacked, a plurality of insulating layers alternately stacked between the plurality of sacrificial layers 511, and a plurality of It may include a string bar 512 extending in one direction (eg, Z-axis direction) on the substrate through the sacrificial layers 511 .
  • the string bar 512 has a bar shape on a plane (X-Y plane) and is wider among the channel layer 513 extending in one direction (eg, the Z-axis direction) and the slopes extending from the channel layer 513 . It may include a charge storage layer 514 extending in one direction (eg, Z-axis direction) in contact with the outside of each of the opposite surfaces 513 - 1 and 513 - 2 having an area.
  • step S420 the manufacturing system may form isolation trenches 520 at regular intervals on the string bar 512 as shown in FIG. 5B .
  • each of the plurality of strings 530 has a rectangular shape on a plane (X-Y plane) and is formed to extend in one direction (eg, in the Z-axis direction) and is formed to extend the channel layer 531 . It may include a charge storage layer 532 extending in one direction (eg, the Z-axis direction) in contact with the outside of each of the opposite surfaces among the four sides, and may be disposed to be spaced apart from each other by the insulating film 521 . there is.
  • step S440 the manufacturing system may remove the plurality of sacrificial layers 511 as shown in FIG. 5D , and fill the removed spaces with a conductive material to form a plurality of word lines 515 . there is.
  • step S440 the manufacturing system conducts the spaces in which the plurality of sacrificial layers 511 are removed through at least one word line removal pattern (not shown) provided separately from the isolation trenches 520 .
  • material can be filled.
  • the present invention is not limited thereto, and the removal of the plurality of sacrificial layers 511 and the filling of the conductive material may be performed through the isolation trenches 520 . In this case, step S440 may be performed between steps S420 and S430.
  • the manufacturing method according to the exemplary embodiment since the plurality of strings 530 are formed by dividing the string bar 512, the complexity of the string forming process may be lowered and the uniformity of the strings may be improved.
  • the plurality of strings 530 formed through the manufacturing method according to the embodiment are relatively dense compared to the existing strings formed through an individual process for each string, the degree of integration in a plane can be improved. there is.
  • the method of manufacturing the 3D flash memory has been described as using the plurality of sacrificial layers 511 , but the present invention is not limited thereto and may also be performed without using the plurality of sacrificial layers 511 . A detailed description thereof will be described with reference to FIGS. 6 to 7C below.
  • FIG. 6 is a flowchart illustrating a manufacturing method of a 3D flash memory according to another exemplary embodiment
  • FIGS. 7A to 7C are X-Y plan views illustrating the 3D flash memory to explain the manufacturing method shown in FIG. 6 .
  • the manufacturing system may prepare the semiconductor structure 710 as shown in FIG. 7A .
  • the semiconductor structure 710 is formed extending in a horizontal direction on a substrate and includes a plurality of word lines 711 sequentially stacked, a plurality of insulating layers alternately stacked between the plurality of word lines 711 and a plurality of A string bar 712 extending through the word lines 711 and extending in one direction (eg, the Z-axis direction) on the substrate may be included.
  • the string bar 712 has a bar shape on a plane (X-Y plane) and is wider among the channel layer 713 extending in one direction (eg, the Z-axis direction) and the slopes extending from the channel layer 713 .
  • a charge storage layer 714 that is in contact with the outside of each of the opposite surfaces 713 - 1 and 713 - 2 having an area and extends in one direction (eg, the Z-axis direction) may be included.
  • the manufacturing system may form isolation trenches 720 at regular intervals on the string bar 712 as shown in FIG. 7B .
  • each of the plurality of strings 730 has a rectangular shape on a plane (X-Y plane) and extends in one direction (eg, the Z-axis direction) and the channel layer 731 and the channel layer 731 are formed to extend. It may include a charge storage layer 732 extending in one direction (eg, in the Z-axis direction) in contact with the outside of each of the opposite surfaces among the slopes, and may be disposed to be spaced apart from each other by the insulating film 721 . there is.
  • the plurality of strings 730 are formed by dividing the string bar 712 at once, the complexity of the string forming process may be lowered and the uniformity of the strings may be improved. .
  • the plurality of strings 730 formed through the manufacturing method according to another embodiment are also relatively dense compared to the existing strings formed through an individual process for each string, the degree of integration in a plane may be improved.
  • the 3D flash memory manufacturing method has been described as utilizing the etching process of the plurality of isolation trenches 720 , but the present invention is not limited thereto, and a photoresist process based on metal masks may be used. A detailed description thereof will be provided below.
  • FIG. 8 is a flowchart illustrating a manufacturing method of a 3D flash memory according to another exemplary embodiment
  • FIGS. 9A to 9E are X-Y plan views illustrating the 3D flash memory to explain the manufacturing method shown in FIG. 8 .
  • the manufacturing system may prepare the semiconductor structure 910 as shown in FIG. 9A .
  • the semiconductor structure 910 is formed extending in a horizontal direction on a substrate and includes a plurality of sacrificial layers 911 sequentially stacked, a plurality of insulating layers alternately stacked between the plurality of sacrificial layers 911, and a plurality of It may include a string bar 912 extending through the sacrificial layers 911 and extending in one direction (eg, the Z-axis direction) on the substrate.
  • the string bar 912 has a bar shape on a plane (X-Y plane) and is wide among the channel layer 913 extending in one direction (eg, the Z-axis direction) and the slopes extending from the channel layer 913 . It may include a charge storage layer 914 extending in one direction (eg, Z-axis direction) in contact with the outside of each of the opposite surfaces 913 - 1 and 913 - 2 having an area.
  • step S820 the manufacturing system removes the plurality of sacrificial layers 911 as shown in FIG. 9B , and fills the spaces from which the plurality of sacrificial layers 911 are removed with a conductive material to fill the plurality of word lines Fields 915 may be formed.
  • step S820 the manufacturing system may fill the spaces from which the plurality of sacrificial layers 911 are removed through at least one word line removal pattern (not shown) with a conductive material.
  • the manufacturing system may arrange the metal masks 920 at regular intervals on the string bar 912 as shown in FIG. 9C .
  • step S840 the manufacturing system etches portions not covered by the metal masks 920 in the string bar 912 through a photoresist process using the metal masks 920 as shown in FIG. 9D . can do.
  • the captive resist process may be a process of removing materials other than the conductive material.
  • step S850 the manufacturing system fills in the string bar 912 with an insulating film 922 in the etched spaces 921 of the portions not covered by the metal mask 920 as shown in FIG. 9E .
  • a plurality of strings 930 in which the bar 912 is divided may be collectively generated. Accordingly, each of the plurality of strings 930 has a rectangular shape on a plane (X-Y plane) and is formed to extend in one direction (eg, in the Z-axis direction) and the channel layer 931 is formed to extend.
  • It may include a charge storage layer 932 extending in one direction (eg, in the Z-axis direction) while contacting the outside of each of the opposite surfaces among the four sides, and may be disposed to be spaced apart from each other by the insulating film 922 . there is.
  • the plurality of strings 930 are formed by dividing the string bar 912, the complexity of the string forming process is lowered and the uniformity of the strings can be improved. there is.
  • the plurality of strings 930 formed through the manufacturing method according to another embodiment are also relatively dense compared to the existing strings formed through an individual process for each string, the degree of integration in a plane is improved. can be
  • the manufacturing method of the 3D flash memory has been described as using the plurality of sacrificial layers 911 , but the present invention is not limited thereto and may also be performed without using the plurality of sacrificial layers 911 . A detailed description thereof will be described with reference to FIG. 10 below.
  • FIGS. 10 is a flowchart illustrating a method of manufacturing a 3D flash memory according to another exemplary embodiment.
  • the manufacturing method described below includes some steps of the manufacturing method described with reference to FIGS. 8 and 9A to 9E as it is, and will be described with reference to FIGS. 9B to 9E .
  • the manufacturing system may prepare a semiconductor structure 910 as shown in FIG. 9B .
  • the semiconductor structure 910 is formed to extend in a horizontal direction on a substrate, and includes a plurality of word lines 915 sequentially stacked, a plurality of insulating layers alternately stacked between the plurality of word lines 915 , and a plurality of A string bar 912 extending through the word lines 915 and extending in one direction (eg, the Z-axis direction) on the substrate may be included.
  • the string bar 912 has a bar shape on a plane (X-Y plane) and is wide among the channel layer 913 extending in one direction (eg, the Z-axis direction) and the slopes extending from the channel layer 913 . It may include a charge storage layer 914 extending in one direction (eg, Z-axis direction) in contact with the outside of each of the opposite surfaces 913 - 1 and 913 - 2 having an area.
  • the manufacturing system may arrange the metal masks 920 at regular intervals on the string bar 912 as shown in FIG. 9C .
  • step S1030 the manufacturing system etches portions not covered by the metal masks 920 in the string bar 912 through a photoresist process using the metal masks 920 as shown in FIG. 9D . can do.
  • step S1040 the manufacturing system fills the spaces 921 in which portions not covered by the metal mask 920 of the string bar 912 are etched with an insulating film 922 to form the string bar 912 .
  • a plurality of strings 930 in which are divided may be collectively generated. Accordingly, each of the plurality of strings 930 has a rectangular shape on a plane (X-Y plane) and is formed to extend in one direction (eg, in the Z-axis direction) and the channel layer 931 is formed to extend.
  • It may include a charge storage layer 932 extending in one direction (eg, in the Z-axis direction) while contacting the outside of each of the opposite surfaces among the four sides, and may be disposed to be spaced apart from each other by the insulating film 922 . there is.
  • the plurality of strings 930 are formed by dividing the string bar 912, the complexity of the string forming process is lowered and the uniformity of the strings can be improved. there is.
  • the plurality of strings 930 formed through the manufacturing method according to another embodiment are also relatively dense compared to the existing strings formed through an individual process for each string, the degree of integration in a plane is improved. can be
  • FIG. 12 is a cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment
  • FIG. 13 is a plan view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • the 3D flash memory 1200 includes at least one channel layer 1210 , a plurality of word lines 1220 , and a plurality of charge storage layers 1230 .
  • At least one channel layer 1210 is formed to extend in a vertical direction on the substrate, and serves to supply charges according to a bias applied to the plurality of word lines 1220 to the plurality of charge storage layers 1230 .
  • the at least one channel layer 1210 may be formed of a semiconductor material such as single crystal silicon, polycrystalline silicon, or poly-SiGe, and is formed in the form of a hollow tube inside the buried film 1211 . may further include. Since the buried layer 1211 is formed of an insulating material, it is possible to reduce charge migration due to a gain of the at least one channel layer 1210 .
  • the at least one channel layer 1210 is not limited thereto, and may be formed in a cylindrical shape without an empty inside.
  • the at least one channel layer 1210 may be surrounded by a tunneling insulating layer 1212 (hereinafter, referred to as an insulating layer) in the form of a hollow tube while extending in the vertical direction as shown in the drawing.
  • the insulating layer 1212 is an insulating material having a high-k characteristic (eg, Al 2 O 3 , HfO 2 , TiO 2 , La 2 O 5 , BaZrO 3 , Ta 2 O 5 , ZrO 2 , Gd 2 O ). 3 , an insulating material such as CdO, ZnO, In 2 O 3 , ITO or Y 2 O 3 ).
  • the present invention is not limited thereto, and the smoke film 1212 may be omitted from the 3D flash memory 1200 .
  • a BE ONO (Band-gap Engineered ONO) layer may be used instead of the insulating film 1212 . .
  • a channel barrier layer may be disposed on the interface between the insulating layer 1212 and the at least one channel layer 1210 .
  • the plurality of word lines 1220 serve to apply a bias to the at least one channel layer 1210 while extending in a horizontal direction to be orthogonal to and connected to the at least one channel layer 1210 .
  • each of the plurality of word lines 1220 may be formed of a conductive material.
  • a metal material such as W (tungsten), Ti (titanium), Ta (tantalum), Cu (copper) or Au (gold) or polycrystalline silicon may be used.
  • connection of the plurality of word lines 1220 to the at least one channel layer 1210 refers to at least one tunneling oxide layer disposed between the plurality of word lines 1220 and the at least one channel layer 1210 .
  • Indirect connection through (not shown) and a plurality of gate insulating layers (not shown) may mean both of the plurality of word lines 1220 are directly connected to at least one channel layer 1210 . there is.
  • a plurality of gate insulating layers are formed between the plurality of word lines 1220 and the at least one tunneling oxide layer, and are formed between the plurality of word lines 1220 and the at least one channel layer 1210 .
  • each of the plurality of gate insulating layers is formed to have a thickness greater than that of the at least one tunneling oxide layer, so that the charge is transferred from the at least one channel layer 1210 to the plurality of word lines 1220 to prevent tunneling. can be prevented
  • the plurality of charge storage layers 1230 are alternately interposed between the plurality of word lines 1220 and are moved from the at least one channel layer 1210 by a bias applied to the plurality of word lines 1220 . It has a data storage function to store electric charges.
  • each of the plurality of charge storage layers 1230 may be formed of silicon nitride (Si 3 N 4 ).
  • the present invention is not limited thereto, and each of the plurality of charge storage layers 1230 may be formed of various materials other than silicon nitride that implement the described data storage function.
  • FN tunneling generated by a fringing effect of a bias applied to the plurality of word lines 1220 may be used.
  • Each of the plurality of charge storage layers 1230 includes an insulating layer 1240 disposed between the plurality of word lines 1220 and an insulating layer disposed between the at least one channel layer 1210 .
  • the structure may be isolated from the plurality of word lines 1220 and the at least one channel layer 1210 by the 1212 . Accordingly, a structure in which a plurality of charge storage layers 1230 corresponding to memory cells are isolated is applied to the 3D flash memory 1200 rather than a structure of a charge storage layer connected as one, so that the memory cells share the charge storage layer Therefore, the effect of reducing charge loss and improving memory reliability can be expected.
  • each of the plurality of charge storage layers 1230 is formed to have a size corresponding to the partial region 1221 of the plurality of word lines 1220 on a plane. Accordingly, since an effective area of an electric field generated when a bias is applied to the plurality of word lines 1220 is greater than a planar area of the plurality of charge storage layers 1230, the efficiency of a memory operation may be improved (memory operation) It can reduce power and speed up memory operation).
  • the memory operation refers to a program operation, an erase operation, or a read operation.
  • each of the plurality of charge storage layers 1230 has a circular tube shape having a size corresponding to the partial region 1221 of the plurality of word lines 1220 with the at least one channel layer 1210 as the center.
  • the 3D flash memory 1200 may perform a program operation differentiated from the existing 3D flash memory.
  • each of the plurality of charge storage layers 1230 is a negative bias applied to upper and lower word lines with each of the plurality of charge storage layers 1230 interposed therebetween among the plurality of word lines 1220 .
  • a program operation for storing charges transferred from the at least one channel layer 1210 may be performed.
  • a positive bias for canceling the generated electric field may be applied. A detailed description thereof will be described with reference to FIGS. 14 to 15 below.
  • the three-dimensional flash memory 1200 forms upper and lower word lines with each of the plurality of charge storage layers 1230 interposed therebetween, based on the structure of the plurality of charge storage layers 1230 described above.
  • gate controllability can be secured to improve data storage performance (reduced program noise to improve write errors), and memory operation power can be reduced and memory operation speed can be improved. It is possible to improve the operation efficiency and reduce the complexity of the manufacturing process.
  • FIG. 14 is a flowchart illustrating an operating method of a 3D flash memory according to an exemplary embodiment
  • FIG. 15 is a cross-sectional view of a 3D flash memory for explaining the operating method of the 3D flash memory shown in FIG. 14
  • the three-dimensional flash memory 1500 which is the subject of the operation method to be described means the three-dimensional flash memory 1200 described above with reference to FIGS. 12 to 13 .
  • the 3D flash memory 1500 applies a negative bias to the upper and lower word lines 1520 and 1521 interposed between the target charge storage layer 1510 that is the target of the program operation among the plurality of word lines in step S1410. can be authorized
  • the 3D flash memory 1500 transfers charges transferred from the at least one channel layer 1530 in response to the negative bias applied to the upper and lower word lines 1520 and 1521 to the target charge storage layer in step S1420.
  • a program operation to be stored in 1510 may be performed.
  • step S1410 the 3D flash memory 1500 is adjacent to the upper and lower word lines 1520 and 1521 to which the negative bias is applied among the plurality of word lines.
  • a positive bias may be applied to the word lines 1522 and 1523 .
  • step S1420 the 3D flash memory 1500 , in response to the positive bias applied to the neighboring word lines 1522 and 1523 , a target charge that is a target of a program operation among the plurality of charge storage layers.
  • An electric field generated in the storage layer 1510 and the neighboring charge storage layers 1511 and 1512 may be canceled. Accordingly, the electric field generated in the adjacent charge storage layers 1511 and 1512 is canceled to prevent charge loss to the adjacent charge storage layers 1511 and 1512 , thereby improving memory reliability.
  • the three-dimensional flash memory 1500 has been described as performing a program operation to which a bias of a single pulse is applied, but it is not limited thereto and a step pulse program to which a step pulse is applied ( Incremental step pulse programming (ISSP) may also be performed.
  • ISSP Incremental step pulse programming
  • the erase operation method may be performed by applying an erase voltage to all of the plurality of word lines 1510 in the same manner as in the existing erase operation method.
  • FIG. 16 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment
  • FIGS. 17A to 17H are cross-sectional views of the 3D flash memory for explaining the method of manufacturing the 3D flash memory shown in FIG. 16
  • the 3D flash memory 1700 manufactured through the manufacturing method described has the structure of the 3D flash memory 1200 described above with reference to FIGS. 12 to 13 , and the subject of the manufacturing method is automated and mechanized manufacturing. It can be a system.
  • a plurality of word lines 1711 and a plurality of word lines 1711 are stacked and formed to extend in a horizontal direction on a substrate.
  • a semiconductor structure 1710 including insulating layers 1712 alternately interposed therebetween may be prepared.
  • the manufacturing system may vertically extend at least one hole 1713 orthogonal to the plurality of word lines 1711 in the semiconductor structure 1710 as shown in FIG. 17B in step S1620. there is.
  • step S1630 the manufacturing system makes at least one hole 1713 such that spaces 1714 of a size corresponding to a partial area of the plurality of word lines 1711 are created on a plane as shown in FIG. 17C .
  • selective etching may be performed on a partial region of each of the insulating layers 1712 .
  • step S1630 the spaces 1714 in the form of a circular tube having a size corresponding to a partial area of the plurality of word lines 1711 with the at least one hole 1713 as the center. ) can be created.
  • the manufacturing system may form a plurality of charge storage layers 1720 in spaces 1714 on which selective etching has been performed.
  • the manufacturing system deposits an insulating layer 1714 - 1 on the surface of the plurality of word lines 1711 exposed in the spaces 1714 on which the selective etching is performed as shown in FIG. 17D in step S1640 , and , as shown in FIG. 17E , a plurality of charge storage layers 1720 may be formed in a space 1714 - 2 between a plurality of word lines 1711 on which an insulating layer 1714 - 1 is deposited on the surface.
  • step S1650 the manufacturing system may deposit an insulating layer 1730 on the inner wall of at least one hole 1713 as shown in FIG. 17F .
  • the manufacturing system may vertically extend at least one channel layer 1740 inside the at least one hole 1713 on which the insulating film 1730 is deposited as shown in FIG. 17G in step S1660. .
  • the manufacturing system is not shown as a separate step, as shown in FIG. 17H , the buried film 1742 is extended in the inner hole 1741 of the at least one channel layer 1740 to form the 3D flash memory 1700 . can be completed.

Landscapes

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Abstract

Disclosed are a three-dimensional flash memory in which the structure of a channel layer and the structure of a charge storage layer have been changed, a method for manufacturing same, and a method for operating same. The three-dimensional flash memory comprises: a string bar that extends in one direction on a substrate by passing through a plurality of sacrificial layers; and a channel layer in which each of a plurality of strings is formed extending in one direction and having a rectangular shape on a plane. Further, the three-dimensional flash memory having a dual gate structure comprises a plurality of charge storage layers that are alternately interposed between a plurality of word lines and store charges transferred from at least one channel layer by a bias applied to the plurality of word lines, wherein each of the plurality of charge storage layers is formed to have a size corresponding to a partial region of the plurality of word lines on a plane.

Description

3차원 플래시 메모리, 그 제조 방법 및 그 동작 방법3D flash memory, its manufacturing method and its operating method
아래의 실시예들은 3차원 플래시 메모리에 관한 것으로, 보다 상세하게는, 채널층의 구조 및 전하 저장층의 구조와 관련된 기술이다.The following embodiments relate to a three-dimensional flash memory, and more particularly, a technology related to a structure of a channel layer and a structure of a charge storage layer.
플래시 메모리 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다. 이러한, 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.A flash memory device is an Electrically Erasable Programmable Read Only Memory (EEPROM), the memory being, for example, a computer, a digital camera, an MP3 player, a game system, a memory stick. ) can be commonly used. Such a flash memory device electrically controls input/output of data by Fowler-Nordheimtunneling or hot electron injection.
구체적으로, 기존의 3차원 플래시 메모리를 나타낸 X-Y 평면도인 도 1 및 도 1의 3차원 플래시 메모리를 나타낸 X-Z 단면도인 도 2를 참조하면, 기존의 3차원 플래시 메모리(100)에서는 일 방향(예컨대, Z축 방향)으로 연장 형성되는 채널층(111) 및 채널층(111)을 감싸도록 일 방향(예컨대, Z축 방향)으로 연장 형성되는 전하 저장층(112)을 포함하는 복수의 스트링들(110)이 평면(X-Y 평면) 상 원 형태를 갖는다.Specifically, referring to FIG. 1, which is an X-Y plan view showing the conventional three-dimensional flash memory, and FIG. 2, which is an X-Z cross-sectional view illustrating the three-dimensional flash memory of FIG. 1, in the conventional three-dimensional flash memory 100, in one direction (eg, A plurality of strings 110 including a channel layer 111 extending in the Z-axis direction) and a charge storage layer 112 extending in one direction (eg, Z-axis direction) to surround the channel layer 111 . ) has a circular shape on the plane (X-Y plane).
이와 같은 복수의 스트링들(110)은 원 형태의 수직 홀(Hole)들 내에 전하 저장층(112) 및 채널층(111)이 증착되어 형성되기 때문에, 기존의 3차원 플래시 메모리의 제조 공정에서는 수직 홀들을 각기 형성함에 의한 공정 복잡도가 높은 단점과 수직 홀들을 에칭하는 가스가 안정적으로 주입되지 않아 수직 홀들이 균일하게 형성되지 못하는 문제점이 발생될 수 있다.Since the plurality of strings 110 are formed by depositing the charge storage layer 112 and the channel layer 111 in the circular vertical holes, in the conventional manufacturing process of the 3D flash memory, vertical A disadvantage of high process complexity due to the formation of each hole and a problem that the vertical holes are not uniformly formed may occur because a gas etching the vertical holes is not stably injected.
또한, 기존의 3차원 플래시 메모리는 수직 홀들의 형성 공정상의 한계로 인해 평면(X-Y) 상 집적도가 떨어지는 단점을 갖는다.In addition, the conventional 3D flash memory has a disadvantage in that the degree of integration in the plane (X-Y) is lowered due to limitations in the process of forming vertical holes.
따라서, 평면 상 집적도를 개선하고, 스트링의 균일성을 향상시키는 동시에 스트링 형성 공정의 복잡도를 낮추기 위한 기술이 제안될 필요가 있다.Accordingly, there is a need to propose a technique for improving the degree of integration in a plane, improving the uniformity of the string, and lowering the complexity of the string forming process.
또한, 기존의 3차원 플래시 메모리를 나타낸 도 11과 같이 수직 방향으로 연장 형성되는 채널층(1110)과 채널층(1110)을 감싸도록 수직 방향으로 연장 형성되는 전하 저장층(1120)을 포함하는 구조의 3차원 플래시 메모리(1100)는, 채널층(1110), 전하 저장층(1120) 및 복수의 워드 라인들(1130)이 구성하는 복수의 셀들 각각이 전하 저장층(1120)을 공유하기 때문에, 대상 메모리 셀에 대한 프로그램 동작 시 인접한 메모리 셀들에 전하 로스(Charge loss)가 발생되는 문제점, 더 나아가 전하 로스가 발생되어 메모리 성능 중 리텐션(Retention) 특성이 저하되어 신뢰성이 떨어지는 문제점을 갖는다.In addition, a structure including a channel layer 1110 extending in a vertical direction and a charge storage layer 1120 extending in a vertical direction to surround the channel layer 1110 as shown in FIG. 11 showing a conventional three-dimensional flash memory. The three-dimensional flash memory 1100 of the channel layer 1110, the charge storage layer 1120, and the plurality of cells constituted by the plurality of word lines 1130 each share the charge storage layer 1120, During a program operation on a target memory cell, there is a problem in that a charge loss occurs in adjacent memory cells, and furthermore, a charge loss occurs and a retention characteristic of memory performance is deteriorated, thereby reducing reliability.
이에, 전하 로스를 감소시켜 메모리 신뢰성을 향상시키는 기술이 제안될 필요가 있다.Accordingly, there is a need to propose a technique for improving memory reliability by reducing charge loss.
일 실시예들은 평면 상 집적도를 개선하고, 스트링의 균일성을 향상시키는 동시에 스트링 형성 공정의 복잡도를 낮추고자, 평면 상 바(Bar) 형태를 갖는 스트링 바(Bar)가 분할되어 일괄적으로 형성되는 복수의 스트링들을 포함하는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.In one embodiment, in order to improve the degree of integration on a plane, to improve the uniformity of the string and to lower the complexity of the string forming process, a string bar having a shape of a bar on a plane is divided and formed at once. A three-dimensional flash memory including a plurality of strings and a method for manufacturing the same are proposed.
또한, 일 실시예들은 적어도 하나의 채널층으로부터 이동되는 전하를 저장하는 복수의 전하 저장층들이 복수의 워드 라인들 사이에 교번하며 개재되는 구조를 통해, 메모리 셀들이 하나로 연결된 전하 저장층을 공유하지 않아 전하 로스를 감소시키고 메모리 신뢰성을 향상시키는 3차원 플래시 메모리 및 그 동작 방법을 제안한다.In addition, in some embodiments, through a structure in which a plurality of charge storage layers for storing charges moved from at least one channel layer are alternately interposed between a plurality of word lines, the memory cells do not share a charge storage layer connected as one. Thus, a three-dimensional flash memory and an operating method thereof are proposed to reduce charge loss and improve memory reliability.
특히, 일 실시예들은 제조 공정 복잡도를 낮추는 동시에 메모리 동작의 효율성을 향상시키기 위해, 상기 구조에서 복수의 전하 저장층들 각각이 평면 상 복수의 워드 라인들의 일부 영역에 대응하는 크기로 형성되는 3차원 플래시 메모리 및 그 동작 방법을 제안한다.In particular, in one embodiment, in order to reduce manufacturing process complexity and improve memory operation efficiency, in the structure, each of the plurality of charge storage layers is three-dimensionally formed to have a size corresponding to a partial region of a plurality of word lines on a plane. A flash memory and an operating method thereof are proposed.
일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 평면 상 사각 형태(Rectangle type)를 가진 채 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층의 연장 형성되는 사면 중 마주보는 양면 각각의 외부에 접촉하며 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-을 포함한다.According to an embodiment, a 3D flash memory may include a plurality of word lines extending in a horizontal direction on a substrate and sequentially stacked; and a plurality of strings extending in one direction on the substrate through the plurality of word lines, each of the plurality of strings having a rectangular shape in a plane and a channel layer extending in the one direction and a charge storage layer extending in the one direction in contact with the outside of each of opposite surfaces of the inclined surfaces extending and formed of the channel layer.
일 측면에 따르면, 상기 복수의 스트링들은, 일정 간격으로 이격된 채 동일 로우(Row) 또는 동일 컬럼(Column) 상에 배치되는 것을 특징으로 할 수 있다.According to an aspect, the plurality of strings may be disposed on the same row or the same column while being spaced apart from each other by a predetermined interval.
다른 일 측면에 따르면, 상기 복수의 스트링들은, 평면 상 바(Bar) 형태를 갖는 스트링 바(Bar)가 분할되어 일괄적으로 형성되는 것을 특징으로 할 수 있다.According to another aspect, the plurality of strings may be characterized in that a string bar having a bar shape on a plane is divided and formed collectively.
일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 희생층들, 상기 복수의 희생층들 사이에 교번하며 적층되는 복수의 절연층들 및 상기 복수의 희생층들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 스트링 바(Bar)-상기 스트링 바는 평면 상 바 형태를 가진 채 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층의 연장 형성되는 사면 중 넓은 면적을 갖는 마주보는 양면 각각의 외부에 접촉하며 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-를 포함하는 반도체 구조체를 준비하는 단계; 상기 스트링 바 상에 일정 간격으로 분리 트렌치(Trench)들을 형성하는 단계; 및 상기 분리 트렌치들에 절연막을 채워 넣어 상기 스트링 바가 분할된 상기 복수의 스트링들-상기 복수의 스트링들 각각은 평면 상 사각 형태(Rectangle type)를 가진 채 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층의 연장 형성되는 사면 중 마주보는 양면 각각의 외부에 접촉하며 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-을 일괄적으로 생성하는 단계를 포함한다.According to an embodiment, in a method of manufacturing a 3D flash memory, a plurality of sacrificial layers are formed extending in a horizontal direction on a substrate and sequentially stacked, and a plurality of insulating layers are alternately stacked between the plurality of sacrificial layers. and a string bar penetrating the plurality of sacrificial layers and extending in one direction on the substrate. The string bar has a planar bar shape and extends in the one direction, and the channel layer and the channel layer are extended. Preparing a semiconductor structure comprising a-comprising a charge storage layer extending in the one direction and contacting the outside of each of opposite surfaces having a large area among the formed slopes; forming isolation trenches at regular intervals on the string bar; and the plurality of strings into which the string bar is divided by filling the isolation trenches with an insulating layer, each of the plurality of strings having a rectangular shape in a plane and extending in the one direction; and and collectively creating a charge storage layer extending in the one direction while in contact with the outside of each of the opposite both sides among the slopes extending in the channel layer.
일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들, 상기 복수의 워드 라인들 사이에 교번하며 적층되는 복수의 절연층들 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 스트링 바(Bar)-상기 스트링 바는 평면 상 바 형태를 가진 채 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층의 연장 형성되는 사면 중 넓은 면적을 갖는 마주보는 양면 각각의 외부에 접촉하며 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-를 포함하는 반도체 구조체를 준비하는 단계; 상기 스트링 바 상에 일정 간격으로 분리 트렌치(Trench)들을 형성하는 단계; 및 상기 분리 트렌치들에 절연막을 채워 넣어 상기 스트링 바가 분할된 상기 복수의 스트링들-상기 복수의 스트링들 각각은 평면 상 사각 형태(Rectangle type)를 가진 채 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층의 연장 형성되는 사면 중 마주보는 양면 각각의 외부에 접촉하며 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-을 일괄적으로 생성하는 단계를 포함한다.According to an embodiment, in a method of manufacturing a 3D flash memory, a plurality of word lines extending in a horizontal direction on a substrate and sequentially stacked, a plurality of insulating layers alternately stacked between the plurality of word lines and a string bar extending in one direction on the substrate through the plurality of word lines. The string bar has a bar shape on a plane and a channel layer extending in the one direction and an extension of the channel layer. Preparing a semiconductor structure comprising a-comprising a charge storage layer extending in the one direction and contacting the outside of each of opposite surfaces having a large area among the formed slopes; forming isolation trenches at regular intervals on the string bar; and the plurality of strings into which the string bar is divided by filling the isolation trenches with an insulating layer, each of the plurality of strings having a rectangular shape in a plane and extending in the one direction; and and collectively creating a charge storage layer extending in the one direction while in contact with the outside of each of the opposite both sides among the slopes extending in the channel layer.
일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 희생층들, 상기 복수의 희생층들 사이에 교번하며 적층되는 복수의 절연층들 및 상기 복수의 희생층들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 스트링 바(Bar)-상기 스트링 바는 평면 상 바 형태를 가진 채 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층의 연장 형성되는 사면 중 넓은 면적을 갖는 마주보는 양면 각각의 외부에 접촉하며 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-를 포함하는 반도체 구조체를 준비하는 단계; 상기 복수의 희생층들을 제거하고, 상기 복수의 희생층들이 제거된 공간들에 전도성 물질을 채워 넣어 복수의 워드 라인들을 형성하는 단계; 상기 스트링 바 상에 일정 간격으로 메탈 마스크들을 배치하는 단계; 상기 메탈 마스크들을 이용하는 포토 레지스트 공정을 통해, 상기 스트링 바에서 상기 메탈 마스크들에 의해 가려지지 않은 부분들을 에칭하는 단계; 및 상기 스트링 바에서 상기 메탈 마스크들에 의해 가려지지 않은 부분들이 에칭된 공간들에 절연막을 채워 넣어 상기 스트링 바가 분할된 상기 복수의 스트링들-상기 복수의 스트링들 각각은 평면 상 사각 형태(Rectangle type)를 가진 채 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층의 연장 형성되는 사면 중 마주보는 양면 각각의 외부에 접촉하며 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-을 일괄적으로 생성하는 단계를 포함한다.According to an embodiment, in a method of manufacturing a 3D flash memory, a plurality of sacrificial layers are formed extending in a horizontal direction on a substrate and sequentially stacked, and a plurality of insulating layers are alternately stacked between the plurality of sacrificial layers. and a string bar penetrating the plurality of sacrificial layers and extending in one direction on the substrate. The string bar has a planar bar shape and extends in the one direction, and the channel layer and the channel layer are extended. Preparing a semiconductor structure comprising a-comprising a charge storage layer extending in the one direction and contacting the outside of each of opposite surfaces having a large area among the formed slopes; removing the plurality of sacrificial layers and filling the spaces from which the plurality of sacrificial layers are removed with a conductive material to form a plurality of word lines; disposing metal masks at regular intervals on the string bar; etching portions of the string bar that are not covered by the metal masks through a photoresist process using the metal masks; and the plurality of strings in which the string bar is divided by filling in spaces in which portions not covered by the metal masks in the string bar are etched, such that the string bar is divided into a rectangular shape in a plane (Rectangle type) ) with a channel layer extending in one direction and a charge storage layer extending in the one direction while in contact with the outside of each of the opposite surfaces of the slopes extending in the channel layer and extending in the one direction. comprising the steps of creating
일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들, 상기 복수의 워드 라인들 사이에 교번하며 적층되는 복수의 절연층들 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 스트링 바(Bar)-상기 스트링 바는 평면 상 바 형태를 가진 채 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층의 연장 형성되는 사면 중 넓은 면적을 갖는 마주보는 양면 각각의 외부에 접촉하며 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-를 포함하는 반도체 구조체를 준비하는 단계; 상기 스트링 바 상에 일정 간격으로 메탈 마스크들을 배치하는 단계; 상기 메탈 마스크들을 이용하는 포토 레지스트 공정을 통해, 상기 스트링 바에서 상기 메탈 마스크들에 의해 가려지지 않은 부분들을 에칭하는 단계; 및 상기 스트링 바에서 상기 메탈 마스크들에 의해 가려지지 않은 부분들이 에칭된 공간들에 절연막을 채워 넣어 상기 스트링 바가 분할된 상기 복수의 스트링들-상기 복수의 스트링들 각각은 평면 상 사각 형태(Rectangle type)를 가진 채 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층의 연장 형성되는 사면 중 마주보는 양면 각각의 외부에 접촉하며 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-을 일괄적으로 생성하는 단계를 포함한다.According to an embodiment, in a method of manufacturing a 3D flash memory, a plurality of word lines extending in a horizontal direction on a substrate and sequentially stacked, a plurality of insulating layers alternately stacked between the plurality of word lines and a string bar extending in one direction on the substrate through the plurality of word lines. The string bar has a bar shape on a plane and a channel layer extending in the one direction and an extension of the channel layer. Preparing a semiconductor structure comprising a-comprising a charge storage layer extending in the one direction and contacting the outside of each of opposite surfaces having a large area among the formed slopes; disposing metal masks at regular intervals on the string bar; etching portions of the string bar that are not covered by the metal masks through a photoresist process using the metal masks; and the plurality of strings in which the string bar is divided by filling in spaces in which portions not covered by the metal masks in the string bar are etched, such that the string bar is divided into a rectangular shape in a plane (Rectangle type) ) with a channel layer extending in one direction and a charge storage layer extending in the one direction while in contact with the outside of each of the opposite surfaces of the slopes extending in the channel layer and extending in the one direction. comprising the steps of creating
일 실시예에 따르면, 듀얼 게이트 구조의 3차원 플래시 메모리는, 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 직교하며 연결되도록 수평 방향으로 연장 형성되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들 사이에 교번하여 개재되며 상기 복수의 워드 라인들에 인가되는 바이어스(bias)에 의해 상기 적어도 하나의 채널층으로부터 이동되는 전하를 저장하는 복수의 전하 저장층들을 포함하고, 상기 복수의 전하 저장층들 각각은, 평면 상 상기 복수의 워드 라인들의 일부 영역에 대응하는 크기로 형성되는 것을 특징으로 한다.According to an embodiment, a three-dimensional flash memory having a dual gate structure includes at least one channel layer extending in a vertical direction on a substrate; a plurality of word lines extending in a horizontal direction to be orthogonal to and connected to the at least one channel layer; and a plurality of charge storage layers alternately interposed between the plurality of word lines and configured to store charges transferred from the at least one channel layer by a bias applied to the plurality of word lines, Each of the plurality of charge storage layers is formed to have a size corresponding to a portion of the plurality of word lines on a plane.
일 측면에 따르면, 상기 복수의 전하 저장층들 각각은, 상기 적어도 하나의 채널층을 중심으로 하여 상기 복수의 워드 라인들의 일부 영역에 대응하는 크기를 갖는 원형의 튜브 형태로 형성되는 것을 특징으로 할 수 있다.According to one aspect, each of the plurality of charge storage layers is formed in a circular tube shape having a size corresponding to some regions of the plurality of word lines with the at least one channel layer as a center. can
다른 일 측면에 따르면, 상기 복수의 전하 저장층들 각각은, 상기 복수의 워드 라인들과의 사이에 배치되는 절연층 및 상기 적어도 하나의 채널층과의 사이에 배치되는 절연막에 의해 상기 복수의 워드 라인들 및 상기 적어도 하나의 채널층으로부터 고립되는 것을 특징으로 할 수 있다.According to another aspect, each of the plurality of charge storage layers includes an insulating layer disposed between the plurality of word lines and an insulating layer disposed between the at least one channel layer and the plurality of words. It may be characterized in that it is isolated from the lines and the at least one channel layer.
일 실시예에 따르면, 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 직교하며 연결되도록 수평 방향으로 연장 형성되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들 사이에 교번하여 개재되며 상기 복수의 워드 라인들에 인가되는 바이어스(bias)에 의해 상기 적어도 하나의 채널층으로부터 이동되는 전하를 저장하는 복수의 전하 저장층들-상기 복수의 전하 저장층들 각각은 평면 상 상기 복수의 워드 라인들의 일부 영역에 대응하는 크기로 형성됨-을 포함하는 듀얼 게이트 구조의 3차원 플래시 메모리의 프로그램 동작 방법은, 상기 복수의 워드 라인들 중 프로그램 동작의 대상이 되는 대상 전하 저장층을 사이에 두는 상하부 워드 라인들에 네거티브 바이어스(Negative bias)를 인가하는 단계; 및 상기 상하부 워드 라인들에 인가되는 네거티브 바이어스에 응답하여 상기 적어도 하나의 채널층으로부터 이동되는 전하를 상기 대상 전하 저장층에 저장하는 프로그램 동작을 수행하는 단계를 포함한다.According to an embodiment, at least one channel layer extending in a vertical direction on a substrate; a plurality of word lines extending in a horizontal direction to be orthogonal to and connected to the at least one channel layer; and a plurality of charge storage layers alternately interposed between the plurality of word lines and configured to store charges transferred from the at least one channel layer by a bias applied to the plurality of word lines. Each of the charge storage layers is formed to have a size corresponding to a partial region of the plurality of word lines on a plane. applying a negative bias to upper and lower word lines with a target charge storage layer interposed therebetween; and performing a program operation of storing charges transferred from the at least one channel layer in the target charge storage layer in response to a negative bias applied to the upper and lower word lines.
일측에 따르면, 상기 3차원 플래시 메모리의 프로그램 동작 방법은, 상기 복수의 워드 라인들 중 상기 네거티브 바이어스가 인가되는 상하부 워드 라인들과 이웃하는 이웃 워드 라인들에 파지티브 바이어스(Positive bias)를 인가하는 단계; 및 상기 이웃 워드 라인들에 인가되는 파지티브 바이어스에 응답하여, 상기 복수의 전하 저장층들 중 상기 프로그램 동작의 대상이 되는 대상 전하 저장층과 이웃하는 이웃 전하 저장층들에 발생되는 전기장을 상쇄하는 단계를 더 포함할 수 있다.According to one side, the method of operating the 3D flash memory program includes applying a positive bias to upper and lower word lines to which the negative bias is applied and neighboring word lines among the plurality of word lines. step; and in response to a positive bias applied to the neighboring word lines, canceling an electric field generated in a target charge storage layer that is a target of the program operation among the plurality of charge storage layers and an electric field generated in neighboring charge storage layers. It may include further steps.
일 실시예에 따르면, 듀얼 게이트 구조의 3차원 플래시 메모리의 제조 방법은, 기판 상 수평 방향으로 연장 형성되며 적층된 복수의 워드 라인들 및 상기 복수의 워드 라인들 사이에 교번하여 개재되는 절연층들을 포함하는 반도체 구조체를 준비하는 단계; 상기 반도체 구조체에 상기 복수의 워드 라인들과 직교하는 적어도 하나의 홀(Hole)을 수직 방향으로 연장 형성하는 단계; 평면 상 상기 복수의 워드 라인들의 일부 영역에 대응하는 크기의 공간들이 생성되도록 상기 적어도 하나의 홀을 통하여 상기 절연층들 각각의 일부 영역에 대한 선택적 에칭(Selective etching)을 수행하는 단계; 상기 선택적 에칭이 수행된 공간들에 복수의 전하 저장층들을 형성하는 단계; 상기 적어도 하나의 홀의 내벽에 절연막을 증착하는 단계; 및 상기 절연막이 증착된 상기 적어도 하나의 홀의 내부에 적어도 하나의 채널층을 수직 방향으로 연장 형성하는 단계를 포함한다.According to an embodiment, in a method of manufacturing a three-dimensional flash memory having a dual gate structure, a plurality of word lines extending in a horizontal direction on a substrate and stacked thereon and insulating layers alternately interposed between the plurality of word lines are provided. preparing a semiconductor structure comprising; forming at least one hole orthogonal to the plurality of word lines extending in a vertical direction in the semiconductor structure; performing selective etching on a partial area of each of the insulating layers through the at least one hole to create spaces having a size corresponding to a partial area of the plurality of word lines on a plane; forming a plurality of charge storage layers in the spaces where the selective etching is performed; depositing an insulating film on an inner wall of the at least one hole; and vertically extending at least one channel layer inside the at least one hole on which the insulating layer is deposited.
일측에 따르면, 상기 선택적 에칭을 수행하는 단계는, 상기 적어도 하나의 홀을 중심으로 하여 상기 복수의 워드 라인들의 일부 영역에 대응하는 크기를 갖는 원형의 튜브 형태로 상기 공간들을 생성하는 단계를 포함하는 것을 특징으로 할 수 있다.According to one side, the performing of the selective etching includes creating the spaces in the form of a circular tube having a size corresponding to a partial region of the plurality of word lines with the at least one hole as a center. can be characterized as
다른 일측에 따르면, 상기 복수의 전하 저장층들을 형성하는 단계는, 상기 선택적 에칭이 수행된 공간들에서 노출되는 상기 복수의 워드 라인들의 표면에 절연층을 증착하는 단계; 및 상기 절연층이 표면에 증착된 복수의 워드 라인들의 사이 공간에 상기 복수의 전하 저장층들을 형성하는 단계를 포함하는 것을 특징으로 할 수 있다.According to another aspect, the forming of the plurality of charge storage layers may include depositing an insulating layer on the surfaces of the plurality of word lines exposed in the spaces where the selective etching is performed; and forming the plurality of charge storage layers in a space between the plurality of word lines on which the insulating layer is deposited.
일 실시예들은 평면 상 바(Bar) 형태를 갖는 스트링 바(Bar)가 분할되어 일괄적으로 형성되는 복수의 스트링들을 포함하는 3차원 플래시 메모리 및 그 제조 방법을 제안함으로써, 평면 상 집적도를 개선하고, 스트링의 균일성을 향상시키는 동시에 스트링 형성 공정의 복잡도를 낮출 수 있다.In one embodiment, a three-dimensional flash memory including a plurality of strings in which a string bar having a bar shape on a plane is divided and integrally formed, and a manufacturing method thereof, are proposed, thereby improving the degree of integration on a plane and , it is possible to reduce the complexity of the string forming process while improving the uniformity of the string.
일 실시예들은 적어도 하나의 채널층으로부터 이동되는 전하를 저장하는 복수의 전하 저장층들이 복수의 워드 라인들 사이에 교번하며 개재되는 구조를 통해, 메모리 셀들이 하나로 연결된 전하 저장층을 공유하지 않아 전하 로스를 감소시키고 메모리 신뢰성을 향상시키는 3차원 플래시 메모리 및 그 동작 방법을 제안할 수 있다.In some embodiments, through a structure in which a plurality of charge storage layers for storing charges transferred from at least one channel layer are alternately interposed between a plurality of word lines, the memory cells do not share a charge storage layer connected as one, so that the charge A three-dimensional flash memory that reduces loss and improves memory reliability and an operating method thereof can be proposed.
특히, 일 실시예들은 제조 공정 복잡도를 낮추는 동시에 메모리 동작의 효율성을 향상시키기 위해, 상기 구조에서 복수의 전하 저장층들 각각이 평면 상 복수의 워드 라인들의 일부 영역에 대응하는 크기로 형성되는 3차원 플래시 메모리 및 그 동작 방법을 제안할 수 있다.In particular, in one embodiment, in order to reduce manufacturing process complexity and improve memory operation efficiency, in the structure, each of the plurality of charge storage layers is three-dimensionally formed to have a size corresponding to a partial region of a plurality of word lines on a plane. A flash memory and an operating method thereof can be proposed.
도 1은 기존의 3차원 플래시 메모리를 나타낸 X-Y 평면도이다.1 is an X-Y plan view showing a conventional three-dimensional flash memory.
도 2는 도 1에 도시된 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.FIG. 2 is an X-Z cross-sectional view illustrating the three-dimensional flash memory shown in FIG. 1 .
도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Y 평면도이다.3 is an X-Y plan view illustrating a three-dimensional flash memory according to an exemplary embodiment.
도 4는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.4 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
도 5a 내지 5d는 도 4에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리는 나타낸 X-Y 평면도이다.5A to 5D are X-Y plan views illustrating a three-dimensional flash memory to explain the manufacturing method illustrated in FIG. 4 .
도 6은 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.6 is a flowchart illustrating a method of manufacturing a 3D flash memory according to another exemplary embodiment.
도 7a 내지 7c는 도 6에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리는 나타낸 X-Y 평면도이다.7A to 7C are X-Y plan views illustrating a three-dimensional flash memory to explain the manufacturing method illustrated in FIG. 6 .
도 8은 또 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.8 is a flowchart illustrating a method of manufacturing a 3D flash memory according to another exemplary embodiment.
도 9a 내지 9e는 도 8에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리는 나타낸 X-Y 평면도이다.9A to 9E are X-Y plan views illustrating a three-dimensional flash memory to explain the manufacturing method illustrated in FIG. 8 .
도 10은 또 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.10 is a flowchart illustrating a method of manufacturing a 3D flash memory according to another exemplary embodiment.
도 11은 기존의 3차원 플래시 메모리를 나타낸 단면도이다.11 is a cross-sectional view illustrating a conventional three-dimensional flash memory.
도 12는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 단면도이다.12 is a cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment.
도 13은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 평면도이다.13 is a plan view illustrating a three-dimensional flash memory according to an exemplary embodiment.
도 14는 일 실시예에 따른 3차원 플래시 메모리의 동작 방법을 나타낸 플로우 차트이다.14 is a flowchart illustrating a method of operating a 3D flash memory according to an exemplary embodiment.
도 15는 도 14에 도시된 3차원 플래시 메모리의 동작 방법을 설명하기 위한 3차원 플래시 메모리의 단면도이다.15 is a cross-sectional view of a 3D flash memory for explaining an operating method of the 3D flash memory shown in FIG. 14 .
도 16은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.16 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
도 17a 내지 17h는 도 16에 도시된 3차원 플래시 메모리의 제조 방법을 설명하기 위한 3차원 플래시 메모리의 단면도이다.17A to 17H are cross-sectional views of a 3D flash memory for explaining a method of manufacturing the 3D flash memory shown in FIG. 16 .
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, embodiments will be described in detail with reference to the accompanying drawings. However, the present invention is not limited or limited by the examples. Also, like reference numerals in each figure denote like members.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.In addition, the terms used in this specification are terms used to properly express the preferred embodiment of the present invention, which may vary depending on the intention of a user or operator or customs in the field to which the present invention belongs. Accordingly, definitions of these terms should be made based on the content throughout this specification.
이하, 3차원 플래시 메모리를 나타낸 X-Y 평면도에서는 3차원 플래시 메모리가 설명의 편의를 위해 복수의 스트링들의 상부에 위치하는 비트 라인, 복수의 스트링들의 하부에 위치하는 소스 라인 등의 구성요소가 생략된 채 도시 및 설명될 수 있다. 그러나 후술되는 3차원 플래시 메모리는 이에 제한되거나 한정되지 않고 기존의 3차원 플래시 메모리의 구조에 기초하여 추가적인 구성요소를 더 포함할 수 있다.Hereinafter, in the X-Y plan view showing the three-dimensional flash memory, the three-dimensional flash memory has components such as a bit line positioned above a plurality of strings and a source line positioned below the plurality of strings omitted for convenience of description. can be illustrated and described. However, the 3D flash memory to be described later is not limited thereto, and may further include additional components based on the structure of the existing 3D flash memory.
도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Y 평면도이다.3 is an X-Y plan view illustrating a three-dimensional flash memory according to an exemplary embodiment.
도 3을 참조하면, 일 실시예에 따른 3차원 플래시 메모리(300)는 복수의 워드 라인들(310) 및 복수의 스트링들(320)을 포함한다.Referring to FIG. 3 , the 3D flash memory 300 according to an embodiment includes a plurality of word lines 310 and a plurality of strings 320 .
복수의 워드 라인들(310)은 기판 상 수평 방향(예컨대, X축 방향)으로 연장 형성된 채 순차적으로 적층되며, 각각이 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리), Mo(몰리브덴), Ru(루테늄) 또는 Au(금)과 같은 전도성 물질(설명된 금속 물질 이외에도 ALD 형성 가능한 모든 금속 물질이 포함됨)로 형성되어 각각에 대응하는 메모리 셀들로 전압을 인가하여 메모리 동작(판독 동작, 프로그램 동작 및 소거 동작 등)이 수행되도록 할 수 있다. 이러한 복수의 워드 라인들(310)의 사이에는 절연 물질로 형성되는 복수의 절연층들이 개재될 수 있다.The plurality of word lines 310 are sequentially stacked while extending in a horizontal direction (eg, X-axis direction) on a substrate, respectively, W (tungsten), Ti (titanium), Ta (tantalum), Cu (copper). , Mo (molybdenum), Ru (ruthenium), or Au (gold), such as a conductive material (all metal materials capable of forming an ALD are included in addition to the described metal materials), and applying a voltage to the corresponding memory cells to operate the memory (a read operation, a program operation, an erase operation, etc.) may be performed. A plurality of insulating layers formed of an insulating material may be interposed between the plurality of word lines 310 .
이러한 복수의 워드 라인들(310)의 상단에는 SSL(String Selection Line)(미도시)이 배치될 수 있으며, 하단에는 GSL(Ground Selection Line)(미도시)이 배치될 수 있다.A String Selection Line (SSL) (not shown) may be disposed at the upper end of the plurality of word lines 310 , and a Ground Selection Line (GSL) (not shown) may be disposed at the lower end of the plurality of word lines 310 .
복수의 스트링들(320)은 복수의 워드 라인들(310)을 관통하여 기판 상 일 방향(예컨대, Z축 방향)으로 연장 형성되는 가운데, 각각이 채널층(321) 및 전하 저장층(322)을 포함함으로써, 복수의 워드 라인들(310)에 대응하는 복수의 메모리 셀들을 구성할 수 있다.The plurality of strings 320 pass through the plurality of word lines 310 to extend in one direction (eg, the Z-axis direction) on the substrate, and respectively, the channel layer 321 and the charge storage layer 322 . By including , a plurality of memory cells corresponding to the plurality of word lines 310 may be configured.
채널층(321)은 복수의 워드 라인들(310), SSL, GSL, 비트 라인을 통해 인가되는 전압에 의해 전하 또는 홀을 전하 저장층(322)으로 전달하는 구성요소로서, 단결정질의 실리콘(Single crystal silicon) 또는 폴리 실리콘(Poly-silicon)으로 형성될 수 있다.The channel layer 321 is a component that transfers charges or holes to the charge storage layer 322 by a voltage applied through the plurality of word lines 310, SSL, GSL, and bit lines, and is a single crystalline silicon (Single) layer. crystal silicon) or poly-silicon.
여기서, 채널층(321)은 평면(X-Y 평면) 상 사각 형태(Rectangle type)를 가진 채 복수의 워드 라인들(310)을 관통하도록 일 방향(예컨대, Z축 방향)으로 연장 형성될 수 있다. 이하, 채널층(321)이 내부가 꽉 찬 직육면체의 형상으로 설명되나, 이에 제한되거나 한정되지 않고 그 내부의 속이 빈 튜브형으로 배치될 수 있으며 이 경우 채널층(321)의 내부를 채우는 매립막(미도시)이 더 배치될 수 있다.Here, the channel layer 321 may be formed to extend in one direction (eg, the Z-axis direction) to pass through the plurality of word lines 310 while having a rectangular shape on a plane (X-Y plane). Hereinafter, the channel layer 321 is described as a rectangular parallelepiped shape with a full interior, but is not limited thereto and may be disposed in a hollow tubular shape therein. In this case, a buried film filling the inside of the channel layer 321 ( (not shown) may be further disposed.
또한, 채널층(321)은 GSL에서의 누설 전류를 방지하기 위한 구조를 가질 수 있다. 예를 들어, 채널층(321) 중 복수의 워드 라인들(310)의 하단에 배치되는 GSL에 대응하는 영역은, 채널층(321) 중 GSL에 대응하는 영역에 B(boron)이 더 넣어져 해당 영역의 문턱 전압을 증가시키는 구조를 가질 수 있다.In addition, the channel layer 321 may have a structure to prevent leakage current in the GSL. For example, in the region corresponding to the GSL disposed under the plurality of word lines 310 in the channel layer 321 , a boron (B) is further added to the region corresponding to the GSL in the channel layer 321 . It may have a structure for increasing the threshold voltage of the corresponding region.
전하 저장층(322)은 채널층(321)의 연장 형성되는 사면 중 마주보는 양면(321-1, 321-2) 각각의 외부에 접촉하며 일 방향(Z축 방향)으로 연장 형성된 채, 복수의 워드 라인들(310)을 통해 인가되는 전압에 의한 전하 또는 홀을 트랩하거나, 전하들의 상태(예를 들어, 전하들의 분극 상태)를 유지하는 구성요소로서, 3차원 플래시 메모리(300)에서 데이터 저장소의 역할을 할 수 있다. 일례로, 전하 저장층(322)으로는 ONO(Oxide-Nitride-Oxide)층 또는 강유전체층이 사용될 수 있다.The charge storage layer 322 is formed to extend in one direction (Z-axis direction) while in contact with the outside of each of the opposite both surfaces 321-1 and 321-2 among the slopes formed to extend of the channel layer 321 , and includes a plurality of As a component that traps charges or holes by a voltage applied through the word lines 310 or maintains states of charges (eg, polarization states of charges), data storage in the three-dimensional flash memory 300 . can play the role of For example, an oxide-nitride-oxide (ONO) layer or a ferroelectric layer may be used as the charge storage layer 322 .
이처럼 채널층(321)이 평면 상 사각 형태를 가지며, 전하 저장층(322)이 채널층(321)의 연장 형성되는 사면 중 마주보는 양면(321-1, 321-2) 각각의 외부에 접촉하며 연장 형성되므로, 채널층(321) 및 전하 저장층(322)이 구성하는 복수의 스트링들(320) 각각은 사각 형태를 가질 수 있다.As such, the channel layer 321 has a rectangular shape in plan view, and the charge storage layer 322 is in contact with the outside of each of the opposite surfaces 321-1 and 321-2 among the slopes extending and formed of the channel layer 321, Since the extension is formed, each of the plurality of strings 320 included in the channel layer 321 and the charge storage layer 322 may have a rectangular shape.
특히, 복수의 스트링들(320)은 평면 상 바(Bar) 형태를 갖는 스트링 바(Bar)가 분할되어 일괄적으로 형성됨을 특징으로 한다. 이에 따라, 복수의 스트링들(320)은 사이에 위치하는 절연막들(330)에 의해 서로 이격되며 배치될 수 있다.In particular, the plurality of strings 320 is characterized in that a string bar having a bar shape on a plane is divided and formed collectively. Accordingly, the plurality of strings 320 may be disposed to be spaced apart from each other by the insulating layers 330 interposed therebetween.
복수의 스트링들(320)이 스트링 바가 분할되어 형성됨으로써 스트링 별로 개별적인 공정을 통해 형성되는 기존의 스트링들에 비해 더 밀집해있어 평면 상 집적도가 개선될 수 있으며, 복수의 스트링들(320)이 각기 다른 공정을 통해 형성되는 것이 아닌 스트링 바가 분할되어 일괄적으로 형성됨으로써 기존의 스트링 형성 공정에 비해 공정 복잡도가 낮아지며 스트링의 균일성이 향상될 수 있다. 이에 대한 상세한 설명은 아래의 도 4 내지 10을 참조하여 기재하기로 한다.Since the plurality of strings 320 are formed by dividing the string bar, they are more dense than the existing strings formed through an individual process for each string, so that the degree of integration in a plane can be improved, and the plurality of strings 320 are each Since the string bars are not formed through other processes but are divided and formed collectively, process complexity may be lowered compared to the conventional string forming process and the uniformity of the strings may be improved. A detailed description thereof will be described with reference to FIGS. 4 to 10 below.
또한, 복수의 스트링들(320)은 일정 간격으로 이격된 채 동일 로우(Row) 또는 동일 컬럼(Column) 상에 배치되는 것을 특징으로 한다. 예를 들어, 복수의 스트링들(320)은 전하 저장층(322)이 배치되는 위치를 기준으로 동일 로우 또는 동일 컬럼으로 그룹핑될 수 있다. 보다 구체적인 예를 들면, 복수의 스트링들(320)은 채널층(321)의 연장 형성되는 사면 중 전하 저장층(322)이 배치되지 않는 마주보는 양면의 방향으로 그룹핑될 수 있으며, 도면과 같이 제1 로우에 위치하는 그룹 A 및 제2 로우에 위치하는 그룹 B로 그룹핑될 수 있다.In addition, it is characterized in that the plurality of strings 320 are disposed on the same row or the same column while being spaced apart by a predetermined interval. For example, the plurality of strings 320 may be grouped in the same row or in the same column based on a position where the charge storage layer 322 is disposed. As a more specific example, the plurality of strings 320 may be grouped in the direction of opposite surfaces on which the charge storage layer 322 is not disposed among the slopes extending and formed of the channel layer 321 , as shown in the drawing. It may be grouped into group A located in the first row and group B located in the second row.
이 때, 복수의 스트링들(320)이 그룹핑된 그룹들은, 그룹 별로 일괄적으로 형성될 수 있다. 일례로, 그룹 A에 포함되는 스트링들이 일괄적으로 동시에 형성된 이후, 그룹 B에 포함되는 스트링들이 일괄적으로 동시에 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고 복수의 스트링들(320)은 그룹과 무관하게 일괄적으로 동시에 형성될 수도 있다.In this case, the groups in which the plurality of strings 320 are grouped may be collectively formed for each group. For example, after the strings included in the group A are formed simultaneously, the strings included in the group B may be simultaneously formed simultaneously. However, the present invention is not limited thereto, and the plurality of strings 320 may be formed simultaneously irrespective of a group.
이외 같은 구조의 3차원 플래시 메모리(300)는 복수의 스트링들(320) 각각에 대해 전하 저장층(322)이 형성된 양면에 접촉하는 복수의 워드 라인들(310)을 복수의 스트링들(320) 각각의 듀얼 게이트로 사용할 수 있다. 따라서, 메모리 동작에서 듀얼 게이트가 활용될 수 있어, 동작 효율 및 속도가 향상될 수 있다.Other than that, the 3D flash memory 300 having the same structure includes a plurality of word lines 310 contacting both surfaces on which a charge storage layer 322 is formed for each of the plurality of strings 320 to the plurality of strings 320 . Each can be used as a dual gate. Accordingly, a dual gate may be utilized in a memory operation, and thus operation efficiency and speed may be improved.
이하, 설명되는 3차원 플래시 메모리의 제조 방법은, 도 3에 도시된 3차원 플래시 메모리(300)를 제조하기 위한 방법으로서 자동화 및 기계화된 시스템에 의해 수행됨을 전제로 한다.The manufacturing method of the 3D flash memory to be described below is a method for manufacturing the 3D flash memory 300 shown in FIG. 3 , and is assumed to be performed by an automated and mechanized system.
도 4는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 5a 내지 5d는 도 4에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리는 나타낸 X-Y 평면도이다.4 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment, and FIGS. 5A to 5D are X-Y plan views illustrating the 3D flash memory to explain the manufacturing method illustrated in FIG. 4 .
도 4, 5a 내지 5d를 참조하면, 단계(S410)에서 제조 시스템은, 도 5a와 같이 반도체 구조체(510)를 준비할 수 있다. 여기서 반도체 구조체(510)는 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 희생층들(511), 복수의 희생층들(511) 사이에 교번하며 적층되는 복수의 절연층들 및 복수의 희생층들(511)을 관통하여 기판 상 일 방향(예컨대, Z축 방향)으로 연장 형성되는 스트링 바(Bar)(512)를 포함할 수 있다. 또한, 스트링 바(512)는 평면(X-Y 평면) 상 바 형태를 가진 채 일 방향(예컨대, Z축 방향)으로 연장 형성되는 채널층(513) 및 채널층(513)의 연장 형성되는 사면 중 넓은 면적을 갖는 마주보는 양면(513-1, 513-2) 각각의 외부에 접촉하며 일 방향(예컨대, Z축 방향)으로 연장 형성되는 전하 저장층(514)을 포함할 수 있다.Referring to FIGS. 4 and 5A to 5D , in step S410 , the manufacturing system may prepare the semiconductor structure 510 as shown in FIG. 5A . Here, the semiconductor structure 510 is formed extending in a horizontal direction on a substrate and includes a plurality of sacrificial layers 511 sequentially stacked, a plurality of insulating layers alternately stacked between the plurality of sacrificial layers 511, and a plurality of It may include a string bar 512 extending in one direction (eg, Z-axis direction) on the substrate through the sacrificial layers 511 . In addition, the string bar 512 has a bar shape on a plane (X-Y plane) and is wider among the channel layer 513 extending in one direction (eg, the Z-axis direction) and the slopes extending from the channel layer 513 . It may include a charge storage layer 514 extending in one direction (eg, Z-axis direction) in contact with the outside of each of the opposite surfaces 513 - 1 and 513 - 2 having an area.
이어서, 단계(S420)에서 제조 시스템은, 도 5b와 같이 스트링 바(512) 상에 일정 간격으로 분리 트렌치들(520)을 형성할 수 있다.Subsequently, in step S420 , the manufacturing system may form isolation trenches 520 at regular intervals on the string bar 512 as shown in FIG. 5B .
그 다음, 단계(S430)에서 제조 시스템은, 도 5c와 같이 분리 트렌치들(520)에 절연막(521)을 채워 넣어 스트링 바(512)가 분할된 복수의 스트링들(530)을 일괄적으로 생성할 수 있다. 이에, 복수의 스트링들(530) 각각은, 평면(X-Y 평면) 상 사각 형태를 가진 채 일 방향(예컨대, Z축 방향)으로 연장 형성되는 채널층(531) 및 채널층(531)의 연장 형성되는 사면 중 마주보는 양면 각각의 외부에 접촉하며 일 방향(예컨대, Z축 방향)으로 연장 형성되는 전하 저장층(532)을 포함하게 될 수 있으며, 절연막(521)에 의해 서로 이격되며 배치될 수 있다.Next, in step S430 , the manufacturing system fills the isolation trenches 520 with an insulating layer 521 as shown in FIG. 5C to collectively generate a plurality of strings 530 in which the string bar 512 is divided. can do. Accordingly, each of the plurality of strings 530 has a rectangular shape on a plane (X-Y plane) and is formed to extend in one direction (eg, in the Z-axis direction) and is formed to extend the channel layer 531 . It may include a charge storage layer 532 extending in one direction (eg, the Z-axis direction) in contact with the outside of each of the opposite surfaces among the four sides, and may be disposed to be spaced apart from each other by the insulating film 521 . there is.
그 후, 단계(S440)에서 제조 시스템은, 도 5d와 같이 복수의 희생층들(511)을 제거하고, 제거된 공간들에 전도성 물질을 채워 넣어 복수의 워드 라인들(515)을 형성할 수 있다.Thereafter, in step S440 , the manufacturing system may remove the plurality of sacrificial layers 511 as shown in FIG. 5D , and fill the removed spaces with a conductive material to form a plurality of word lines 515 . there is.
이 때, 단계(S440)에서 제조 시스템은, 분리 트렌치들(520)과 별도로 구비된 적어도 하나의 워드 라인 제거 패턴(미도시)을 통해 복수의 희생층들(511)이 제거된 공간들에 전도성 물질을 채워 넣을 수 있다. 그러나 이에 제한되거나 한정되지 않고 복수의 희생층들(511)이 제거되는 것과 전도성 물질이 채워 넣어지는 것은 분리 트렌치들(520)을 통해 수행될 수도 있다. 이러한 경우, 단계(S440)는 단계(S420) 및 단계(S430) 사이에 수행될 수 있다.At this time, in step S440 , the manufacturing system conducts the spaces in which the plurality of sacrificial layers 511 are removed through at least one word line removal pattern (not shown) provided separately from the isolation trenches 520 . material can be filled. However, the present invention is not limited thereto, and the removal of the plurality of sacrificial layers 511 and the filling of the conductive material may be performed through the isolation trenches 520 . In this case, step S440 may be performed between steps S420 and S430.
이처럼 일 실시예에 따른 제조 방법에서는, 복수의 스트링들(530)이 스트링 바(512)가 분할되어 일괄적으로 형성되기 때문에, 스트링 형성 공정의 복잡도가 낮아지며 스트링의 균일성이 향상될 수 있다. 또한, 일 실시예에 따른 제조 방법을 통해 형성되는 복수의 스트링들(530)은 스트링 별로 개별적인 공정을 통해 형성되는 기존의 스트링들과 비교하여 상대적으로 밀집해있기 때문에, 평면 상 집적도가 향상될 수 있다.As described above, in the manufacturing method according to the exemplary embodiment, since the plurality of strings 530 are formed by dividing the string bar 512, the complexity of the string forming process may be lowered and the uniformity of the strings may be improved. In addition, since the plurality of strings 530 formed through the manufacturing method according to the embodiment are relatively dense compared to the existing strings formed through an individual process for each string, the degree of integration in a plane can be improved. there is.
이상, 3차원 플래시 메모리의 제조 방법이 복수의 희생층들(511)을 활용하는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 복수의 희생층들(511)을 활용하지 않는 것으로도 수행될 수 있다. 이에 대한 상세한 설명은 아래의 도 6 내지 7c를 참조하여 기재하기로 한다.In the above, the method of manufacturing the 3D flash memory has been described as using the plurality of sacrificial layers 511 , but the present invention is not limited thereto and may also be performed without using the plurality of sacrificial layers 511 . A detailed description thereof will be described with reference to FIGS. 6 to 7C below.
도 6은 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 7a 내지 7c는 도 6에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리는 나타낸 X-Y 평면도이다.6 is a flowchart illustrating a manufacturing method of a 3D flash memory according to another exemplary embodiment, and FIGS. 7A to 7C are X-Y plan views illustrating the 3D flash memory to explain the manufacturing method shown in FIG. 6 .
도 6, 7a 내지 7c를 참조하면, 단계(S610)에서 제조 시스템은, 도 7a와 같이 반도체 구조체(710)를 준비할 수 있다. 여기서 반도체 구조체(710)는 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들(711), 복수의 워드 라인들(711) 사이에 교번하며 적층되는 복수의 절연층들 및 복수의 워드 라인들(711)을 관통하여 기판 상 일 방향(예컨대, Z축 방향)으로 연장 형성되는 스트링 바(Bar)(712)를 포함할 수 있다. 또한, 스트링 바(712)는 평면(X-Y 평면) 상 바 형태를 가진 채 일 방향(예컨대, Z축 방향)으로 연장 형성되는 채널층(713) 및 채널층(713)의 연장 형성되는 사면 중 넓은 면적을 갖는 마주보는 양면(713-1, 713-2) 각각의 외부에 접촉하며 일 방향(예컨대, Z축 방향)으로 연장 형성되는 전하 저장층(714)을 포함할 수 있다.Referring to FIGS. 6 and 7A to 7C , in step S610 , the manufacturing system may prepare the semiconductor structure 710 as shown in FIG. 7A . Here, the semiconductor structure 710 is formed extending in a horizontal direction on a substrate and includes a plurality of word lines 711 sequentially stacked, a plurality of insulating layers alternately stacked between the plurality of word lines 711 and a plurality of A string bar 712 extending through the word lines 711 and extending in one direction (eg, the Z-axis direction) on the substrate may be included. In addition, the string bar 712 has a bar shape on a plane (X-Y plane) and is wider among the channel layer 713 extending in one direction (eg, the Z-axis direction) and the slopes extending from the channel layer 713 . A charge storage layer 714 that is in contact with the outside of each of the opposite surfaces 713 - 1 and 713 - 2 having an area and extends in one direction (eg, the Z-axis direction) may be included.
이어서, 단계(S620)에서 제조 시스템은, 도 7b와 같이 스트링 바(712) 상에 일정 간격으로 분리 트렌치들(720)을 형성할 수 있다.Subsequently, in operation S620 , the manufacturing system may form isolation trenches 720 at regular intervals on the string bar 712 as shown in FIG. 7B .
그 후, 단계(S630)에서 제조 시스템은, 도 7c와 같이 분리 트렌치들(720)에 절연막(721)을 채워 넣어 스트링 바(712)가 분할된 복수의 스트링들(730)을 일괄적으로 생성할 수 있다. 이에, 복수의 스트링들(730) 각각은, 평면(X-Y 평면) 상 사각 형태를 가진 채 일 방향(예컨대, Z축 방향)으로 연장 형성되는 채널층(731) 및 채널층(731)의 연장 형성되는 사면 중 마주보는 양면 각각의 외부에 접촉하며 일 방향(예컨대, Z축 방향)으로 연장 형성되는 전하 저장층(732)을 포함하게 될 수 있으며, 절연막(721)에 의해 서로 이격되며 배치될 수 있다.Thereafter, in step S630 , the manufacturing system fills the isolation trenches 720 with an insulating film 721 as shown in FIG. 7C to collectively generate a plurality of strings 730 in which the string bar 712 is divided. can do. Accordingly, each of the plurality of strings 730 has a rectangular shape on a plane (X-Y plane) and extends in one direction (eg, the Z-axis direction) and the channel layer 731 and the channel layer 731 are formed to extend. It may include a charge storage layer 732 extending in one direction (eg, in the Z-axis direction) in contact with the outside of each of the opposite surfaces among the slopes, and may be disposed to be spaced apart from each other by the insulating film 721 . there is.
이처럼 다른 일 실시예에 따른 제조 방법에서도, 복수의 스트링들(730)이 스트링 바(712)가 분할되어 일괄적으로 형성되기 때문에, 스트링 형성 공정의 복잡도가 낮아지며 스트링의 균일성이 향상될 수 있다. 또한, 다른 일 실시예에 따른 제조 방법을 통해 형성되는 복수의 스트링들(730) 역시 스트링 별로 개별적인 공정을 통해 형성되는 기존의 스트링들과 비교하여 상대적으로 밀집해있기 때문에, 평면 상 집적도가 향상될 수 있다.As such, even in the manufacturing method according to another exemplary embodiment, since the plurality of strings 730 are formed by dividing the string bar 712 at once, the complexity of the string forming process may be lowered and the uniformity of the strings may be improved. . In addition, since the plurality of strings 730 formed through the manufacturing method according to another embodiment are also relatively dense compared to the existing strings formed through an individual process for each string, the degree of integration in a plane may be improved. can
이상, 3차원 플래시 메모리의 제조 방법이 복수의 분리 트렌치들(720)의 에칭 공정을 활용하는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 메탈 마스크들에 기반한 포토 레지스트 공정을 활용할 수도 있다. 이에 대한 상세한 설명은 아래에서 기재하기로 한다.As described above, the 3D flash memory manufacturing method has been described as utilizing the etching process of the plurality of isolation trenches 720 , but the present invention is not limited thereto, and a photoresist process based on metal masks may be used. A detailed description thereof will be provided below.
도 8은 또 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 9a 내지 9e는 도 8에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리는 나타낸 X-Y 평면도이다.8 is a flowchart illustrating a manufacturing method of a 3D flash memory according to another exemplary embodiment, and FIGS. 9A to 9E are X-Y plan views illustrating the 3D flash memory to explain the manufacturing method shown in FIG. 8 .
도 8, 9a 내지 9e를 참조하면, 단계(S810)에서 제조 시스템은, 도 9a와 같이 반도체 구조체(910)를 준비할 수 있다. 여기서 반도체 구조체(910)는 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 희생층들(911), 복수의 희생층들(911) 사이에 교번하며 적층되는 복수의 절연층들 및 복수의 희생층들(911)을 관통하여 기판 상 일 방향(예컨대, Z축 방향)으로 연장 형성되는 스트링 바(Bar)(912)를 포함할 수 있다. 또한, 스트링 바(912)는 평면(X-Y 평면) 상 바 형태를 가진 채 일 방향(예컨대, Z축 방향)으로 연장 형성되는 채널층(913) 및 채널층(913)의 연장 형성되는 사면 중 넓은 면적을 갖는 마주보는 양면(913-1, 913-2) 각각의 외부에 접촉하며 일 방향(예컨대, Z축 방향)으로 연장 형성되는 전하 저장층(914)을 포함할 수 있다.Referring to FIGS. 8 and 9A to 9E , in step S810 , the manufacturing system may prepare the semiconductor structure 910 as shown in FIG. 9A . Here, the semiconductor structure 910 is formed extending in a horizontal direction on a substrate and includes a plurality of sacrificial layers 911 sequentially stacked, a plurality of insulating layers alternately stacked between the plurality of sacrificial layers 911, and a plurality of It may include a string bar 912 extending through the sacrificial layers 911 and extending in one direction (eg, the Z-axis direction) on the substrate. In addition, the string bar 912 has a bar shape on a plane (X-Y plane) and is wide among the channel layer 913 extending in one direction (eg, the Z-axis direction) and the slopes extending from the channel layer 913 . It may include a charge storage layer 914 extending in one direction (eg, Z-axis direction) in contact with the outside of each of the opposite surfaces 913 - 1 and 913 - 2 having an area.
이어서, 단계(S820)에서 제조 시스템은, 도 9b와 같이 복수의 희생층들(911)을 제거하고, 복수의 희생층들(911)이 제거된 공간들에 전도성 물질을 채워 넣어 복수의 워드 라인들(915)을 형성할 수 있다.Subsequently, in step S820 , the manufacturing system removes the plurality of sacrificial layers 911 as shown in FIG. 9B , and fills the spaces from which the plurality of sacrificial layers 911 are removed with a conductive material to fill the plurality of word lines Fields 915 may be formed.
이 때, 단계(S820)에서 제조 시스템은, 적어도 하나의 워드 라인 제거 패턴(미도시)을 통해 복수의 희생층들(911)이 제거된 공간들에 전도성 물질을 채워 넣을 수 있다.In this case, in step S820 , the manufacturing system may fill the spaces from which the plurality of sacrificial layers 911 are removed through at least one word line removal pattern (not shown) with a conductive material.
그 다음, 단계(S830)에서 제조 시스템은, 도 9c와 같이 스트링 바(912) 상에 일정 간격으로 메탈 마스크들(920)을 배치할 수 있다.Next, in operation S830 , the manufacturing system may arrange the metal masks 920 at regular intervals on the string bar 912 as shown in FIG. 9C .
그 다음, 단계(S840)에서 제조 시스템은, 도 9d와 같이 메탈 마스크들(920)을 이용하는 포토 레지스트 공정을 통해, 스트링 바(912)에서 메탈 마스크들(920)에 의해 가려지지 않은 부분들을 에칭할 수 있다. 이 때, 포로 레지스트 공정은, 전도성 물질을 제외한 다른 물질을 제거하는 공정일 수 있다.Next, in step S840 , the manufacturing system etches portions not covered by the metal masks 920 in the string bar 912 through a photoresist process using the metal masks 920 as shown in FIG. 9D . can do. In this case, the captive resist process may be a process of removing materials other than the conductive material.
그 후, 단계(S850)에서 제조 시스템은, 도 9e와 같이 스트링 바(912)에서 메탈 마스크(920)에 의해 가려지지 않은 부분들이 에칭된 공간들(921)에 절연막(922)을 채워 넣어 스트링 바(912)가 분할된 복수의 스트링들(930)을 일괄적으로 생성할 수 있다. 이에, 복수의 스트링들(930) 각각은, 평면(X-Y 평면) 상 사각 형태를 가진 채 일 방향(예컨대, Z축 방향)으로 연장 형성되는 채널층(931) 및 채널층(931)의 연장 형성되는 사면 중 마주보는 양면 각각의 외부에 접촉하며 일 방향(예컨대, Z축 방향)으로 연장 형성되는 전하 저장층(932)을 포함하게 될 수 있으며, 절연막(922)에 의해 서로 이격되며 배치될 수 있다.Thereafter, in step S850 , the manufacturing system fills in the string bar 912 with an insulating film 922 in the etched spaces 921 of the portions not covered by the metal mask 920 as shown in FIG. 9E . A plurality of strings 930 in which the bar 912 is divided may be collectively generated. Accordingly, each of the plurality of strings 930 has a rectangular shape on a plane (X-Y plane) and is formed to extend in one direction (eg, in the Z-axis direction) and the channel layer 931 is formed to extend. It may include a charge storage layer 932 extending in one direction (eg, in the Z-axis direction) while contacting the outside of each of the opposite surfaces among the four sides, and may be disposed to be spaced apart from each other by the insulating film 922 . there is.
이처럼 또 다른 일 실시예에 따른 제조 방법에서도, 복수의 스트링들(930)이 스트링 바(912)가 분할되어 일괄적으로 형성되기 때문에, 스트링 형성 공정의 복잡도가 낮아지며 스트링의 균일성이 향상될 수 있다. 또한, 또 다른 일 실시예에 따른 제조 방법을 통해 형성되는 복수의 스트링들(930) 역시 스트링 별로 개별적인 공정을 통해 형성되는 기존의 스트링들과 비교하여 상대적으로 밀집해있기 때문에, 평면 상 집적도가 향상될 수 있다.As such, even in the manufacturing method according to another exemplary embodiment, since the plurality of strings 930 are formed by dividing the string bar 912, the complexity of the string forming process is lowered and the uniformity of the strings can be improved. there is. In addition, since the plurality of strings 930 formed through the manufacturing method according to another embodiment are also relatively dense compared to the existing strings formed through an individual process for each string, the degree of integration in a plane is improved. can be
이상, 3차원 플래시 메모리의 제조 방법이 복수의 희생층들(911)을 활용하는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 복수의 희생층들(911)을 활용하지 않는 것으로도 수행될 수 있다. 이에 대한 상세한 설명은 아래의 도 10을 참조하여 기재하기로 한다.As described above, the manufacturing method of the 3D flash memory has been described as using the plurality of sacrificial layers 911 , but the present invention is not limited thereto and may also be performed without using the plurality of sacrificial layers 911 . A detailed description thereof will be described with reference to FIG. 10 below.
도 10은 또 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다. 이하 설명되는 제조 방법은 도 8, 9a 내지 9e를 참조하여 설명된 제조 방법의 일부 단계들을 그대로 포함하는 바, 도 9b 내지 9e를 참조하여 설명하기로 한다.10 is a flowchart illustrating a method of manufacturing a 3D flash memory according to another exemplary embodiment. The manufacturing method described below includes some steps of the manufacturing method described with reference to FIGS. 8 and 9A to 9E as it is, and will be described with reference to FIGS. 9B to 9E .
도 10을 참조하면, 단계(S1010)에서 제조 시스템은, 도 9b와 같이 반도체 구조체(910)를 준비할 수 있다. 여기서 반도체 구조체(910)는 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들(915), 복수의 워드 라인들(915) 사이에 교번하며 적층되는 복수의 절연층들 및 복수의 워드 라인들(915)을 관통하여 기판 상 일 방향(예컨대, Z축 방향)으로 연장 형성되는 스트링 바(Bar)(912)를 포함할 수 있다. 또한, 스트링 바(912)는 평면(X-Y 평면) 상 바 형태를 가진 채 일 방향(예컨대, Z축 방향)으로 연장 형성되는 채널층(913) 및 채널층(913)의 연장 형성되는 사면 중 넓은 면적을 갖는 마주보는 양면(913-1, 913-2) 각각의 외부에 접촉하며 일 방향(예컨대, Z축 방향)으로 연장 형성되는 전하 저장층(914)을 포함할 수 있다.Referring to FIG. 10 , in step S1010 , the manufacturing system may prepare a semiconductor structure 910 as shown in FIG. 9B . Here, the semiconductor structure 910 is formed to extend in a horizontal direction on a substrate, and includes a plurality of word lines 915 sequentially stacked, a plurality of insulating layers alternately stacked between the plurality of word lines 915 , and a plurality of A string bar 912 extending through the word lines 915 and extending in one direction (eg, the Z-axis direction) on the substrate may be included. In addition, the string bar 912 has a bar shape on a plane (X-Y plane) and is wide among the channel layer 913 extending in one direction (eg, the Z-axis direction) and the slopes extending from the channel layer 913 . It may include a charge storage layer 914 extending in one direction (eg, Z-axis direction) in contact with the outside of each of the opposite surfaces 913 - 1 and 913 - 2 having an area.
이어서, 단계(S1020)에서 제조 시스템은, 도 9c와 같이 스트링 바(912) 상에 일정 간격으로 메탈 마스크들(920)을 배치할 수 있다.Subsequently, in operation S1020 , the manufacturing system may arrange the metal masks 920 at regular intervals on the string bar 912 as shown in FIG. 9C .
그 다음, 단계(S1030)에서 제조 시스템은, 도 9d와 같이 메탈 마스크들(920)을 이용하는 포토 레지스트 공정을 통해, 스트링 바(912)에서 메탈 마스크들(920)에 의해 가려지지 않은 부분들을 에칭할 수 있다.Next, in step S1030 , the manufacturing system etches portions not covered by the metal masks 920 in the string bar 912 through a photoresist process using the metal masks 920 as shown in FIG. 9D . can do.
그 후, 단계(S1040)에서 제조 시스템은, 스트링 바(912)에서 메탈 마스크(920)에 의해 가려지지 않은 부분들이 에칭된 공간들(921)에 절연막(922)을 채워 넣어 스트링 바(912)가 분할된 복수의 스트링들(930)을 일괄적으로 생성할 수 있다. 이에, 복수의 스트링들(930) 각각은, 평면(X-Y 평면) 상 사각 형태를 가진 채 일 방향(예컨대, Z축 방향)으로 연장 형성되는 채널층(931) 및 채널층(931)의 연장 형성되는 사면 중 마주보는 양면 각각의 외부에 접촉하며 일 방향(예컨대, Z축 방향)으로 연장 형성되는 전하 저장층(932)을 포함하게 될 수 있으며, 절연막(922)에 의해 서로 이격되며 배치될 수 있다.Thereafter, in step S1040 , the manufacturing system fills the spaces 921 in which portions not covered by the metal mask 920 of the string bar 912 are etched with an insulating film 922 to form the string bar 912 . A plurality of strings 930 in which are divided may be collectively generated. Accordingly, each of the plurality of strings 930 has a rectangular shape on a plane (X-Y plane) and is formed to extend in one direction (eg, in the Z-axis direction) and the channel layer 931 is formed to extend. It may include a charge storage layer 932 extending in one direction (eg, in the Z-axis direction) while contacting the outside of each of the opposite surfaces among the four sides, and may be disposed to be spaced apart from each other by the insulating film 922 . there is.
이처럼 또 다른 일 실시예에 따른 제조 방법에서도, 복수의 스트링들(930)이 스트링 바(912)가 분할되어 일괄적으로 형성되기 때문에, 스트링 형성 공정의 복잡도가 낮아지며 스트링의 균일성이 향상될 수 있다. 또한, 또 다른 일 실시예에 따른 제조 방법을 통해 형성되는 복수의 스트링들(930) 역시 스트링 별로 개별적인 공정을 통해 형성되는 기존의 스트링들과 비교하여 상대적으로 밀집해있기 때문에, 평면 상 집적도가 향상될 수 있다.As such, even in the manufacturing method according to another exemplary embodiment, since the plurality of strings 930 are formed by dividing the string bar 912, the complexity of the string forming process is lowered and the uniformity of the strings can be improved. there is. In addition, since the plurality of strings 930 formed through the manufacturing method according to another embodiment are also relatively dense compared to the existing strings formed through an individual process for each string, the degree of integration in a plane is improved. can be
도 12는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 단면도이고, 도 13은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 평면도이다.12 is a cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment, and FIG. 13 is a plan view illustrating a three-dimensional flash memory according to an exemplary embodiment.
도 12 내지 13을 참조하면, 일 실시예에 따른 3차원 플래시 메모리(1200)는, 적어도 하나의 채널층(1210), 복수의 워드 라인들(1220) 및 복수의 전하 저장층들(1230)을 포함한다.12 to 13 , the 3D flash memory 1200 according to an embodiment includes at least one channel layer 1210 , a plurality of word lines 1220 , and a plurality of charge storage layers 1230 . include
적어도 하나의 채널층(1210)은 기판 상 수직 방향으로 연장 형성되어, 복수의 워드 라인들(1220)에 인가되는 바이어스(bias)에 따른 전하를 복수의 전하 저장층들(1230)에 공급하는 역할을 한다. 따라서, 적어도 하나의 채널층(1210)은 단결정 실리콘, 다결정 실리콘, 다결정 실리콘 게르마늄(Poly-SiGe)과 같은 반도체 물질로 형성될 수 있으며, 내부가 빈 튜브 형태로 형성되어 내부에 매립막(1211)을 더 포함할 수 있다. 이러한 매립막(1211)은 절연 물질로 형성됨으로써 적어도 하나의 채널층(1210)의 게인(Gain)으로 인한 전하 이동(Charge migration)을 감소시킬 수 있다.At least one channel layer 1210 is formed to extend in a vertical direction on the substrate, and serves to supply charges according to a bias applied to the plurality of word lines 1220 to the plurality of charge storage layers 1230 . do Accordingly, the at least one channel layer 1210 may be formed of a semiconductor material such as single crystal silicon, polycrystalline silicon, or poly-SiGe, and is formed in the form of a hollow tube inside the buried film 1211 . may further include. Since the buried layer 1211 is formed of an insulating material, it is possible to reduce charge migration due to a gain of the at least one channel layer 1210 .
그러나 적어도 하나의 채널층(1210)은 이에 제한되거나 한정되지 않고 내부가 비어있지 않은 원기둥 형태로 형성될 수도 있다.However, the at least one channel layer 1210 is not limited thereto, and may be formed in a cylindrical shape without an empty inside.
이러한 적어도 하나의 채널층(1210)은 도면과 같이 수직 방향으로 연장 형성되는 가운데 내부가 빈 튜브 형태의 터널링 절연막(1212)(이하, 절연막으로 기재됨)에 의해 둘러싸일 수 있다. 절연막(1212)은 고유전율(High-k) 특성을 갖는 절연 물질(일례로 Al2O3, HfO2, TiO2, La2O5, BaZrO3, Ta2O5, ZrO2, Gd2O3, CdO, ZnO, In2O3, ITO 또는 Y2O3와 같은 절연 물질)로 구성될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 쩔연막(1212)은 3차원 플래시 메모리(1200)에서 생략될 수 있다.The at least one channel layer 1210 may be surrounded by a tunneling insulating layer 1212 (hereinafter, referred to as an insulating layer) in the form of a hollow tube while extending in the vertical direction as shown in the drawing. The insulating layer 1212 is an insulating material having a high-k characteristic (eg, Al 2 O 3 , HfO 2 , TiO 2 , La 2 O 5 , BaZrO 3 , Ta 2 O 5 , ZrO 2 , Gd 2 O ). 3 , an insulating material such as CdO, ZnO, In 2 O 3 , ITO or Y 2 O 3 ). However, the present invention is not limited thereto, and the smoke film 1212 may be omitted from the 3D flash memory 1200 .
또한, 홀 터널링 소거(Hole tunneling erase) 효율 증가와 직접적인 터널링(Direct tunneling)에 의한 누설(Leakage)을 개선하기 위하여, 절연막(1212) 대신에 BE ONO(Band-gap Engineered ONO)층이 사용될 수 있다.In addition, in order to increase hole tunneling erase efficiency and improve leakage due to direct tunneling, a BE ONO (Band-gap Engineered ONO) layer may be used instead of the insulating film 1212 . .
이 때, 절연막(1212)과 적어도 하나의 채널층(1210)의 사이 경계면에는 채널 베리어층(P층)이 배치될 수도 있다.In this case, a channel barrier layer (P layer) may be disposed on the interface between the insulating layer 1212 and the at least one channel layer 1210 .
복수의 워드 라인들(1220)은 적어도 하나의 채널층(1210)에 직교하며 연결되도록 수평 방향으로 연장 형성된 채, 적어도 하나의 채널층(1210)에 바이어스를 인가하는 역할을 한다. 이 때, 복수의 워드 라인들(1220) 각각은 도전성 물질로 형성될 수 있다. 일례로, 도전성 물질로는 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리) 또는 Au(금)와 같은 금속 물질 또는 다결정 실리콘 등이 사용될 수 있다.The plurality of word lines 1220 serve to apply a bias to the at least one channel layer 1210 while extending in a horizontal direction to be orthogonal to and connected to the at least one channel layer 1210 . In this case, each of the plurality of word lines 1220 may be formed of a conductive material. For example, as the conductive material, a metal material such as W (tungsten), Ti (titanium), Ta (tantalum), Cu (copper) or Au (gold) or polycrystalline silicon may be used.
이하, 복수의 워드 라인들(1220)이 적어도 하나의 채널층(1210)과 연결된다는 것은, 복수의 워드 라인들(1220)과 적어도 하나의 채널층(1210) 사이에 배치되는 적어도 하나의 터널링 산화막(미도시) 및 복수의 게이트 절연막들(미도시)을 통해 간접적으로 연결되는 것은 물론 복수의 워드 라인들(1220)이 적어도 하나의 채널층(1210)과 직접적으로 연결되는 것 모두를 의미할 수 있다.Hereinafter, the connection of the plurality of word lines 1220 to the at least one channel layer 1210 refers to at least one tunneling oxide layer disposed between the plurality of word lines 1220 and the at least one channel layer 1210 . Indirect connection through (not shown) and a plurality of gate insulating layers (not shown) may mean both of the plurality of word lines 1220 are directly connected to at least one channel layer 1210 . there is.
여기서, 복수의 게이트 절연막들(미도시)은, 복수의 워드 라인들(1220)과 적어도 하나의 터널링 산화막 사이에 형성되어, 복수의 워드 라인들(1220)과 적어도 하나의 채널층(1210) 사이의 거리를 증가시켜, 복수의 워드 라인들(1220)에서 인가되는 바이어스에 의한 적어도 하나의 채널층(1210)의 오작동을 방지할 수 있다. 보다 상세하게, 복수의 게이트 절연막들 각각은, 적어도 하나의 터널링 산화막의 두께보다 두꺼운 두께로 형성되어, 적어도 하나의 채널층(1210)으로부터 복수의 워드 라인들(1220)로 전하가 이동되는 터널링을 방지할 수 있다.Here, a plurality of gate insulating layers (not shown) are formed between the plurality of word lines 1220 and the at least one tunneling oxide layer, and are formed between the plurality of word lines 1220 and the at least one channel layer 1210 . By increasing the distance of , it is possible to prevent malfunction of the at least one channel layer 1210 due to the bias applied from the plurality of word lines 1220 . In more detail, each of the plurality of gate insulating layers is formed to have a thickness greater than that of the at least one tunneling oxide layer, so that the charge is transferred from the at least one channel layer 1210 to the plurality of word lines 1220 to prevent tunneling. can be prevented
복수의 전하 저장층들(1230)은, 복수의 워드 라인들(1220) 사이에 교번하여 개재되며 복수의 워드 라인들(1220)에 인가되는 바이어스에 의해 적어도 하나의 채널층(1210)으로부터 이동되는 전하를 저장하는 데이터 저장 기능을 갖는다. 이를 위해, 복수의 전하 저장층들(1230) 각각은 실리콘 질화물(Si3N4)로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고 복수의 전하 저장층들(1230) 각각은 실리콘 질화물 이외에 설명된 데이터 저장 기능을 구현하는 다양한 물질로 형성될 수 있다.The plurality of charge storage layers 1230 are alternately interposed between the plurality of word lines 1220 and are moved from the at least one channel layer 1210 by a bias applied to the plurality of word lines 1220 . It has a data storage function to store electric charges. To this end, each of the plurality of charge storage layers 1230 may be formed of silicon nitride (Si 3 N 4 ). However, the present invention is not limited thereto, and each of the plurality of charge storage layers 1230 may be formed of various materials other than silicon nitride that implement the described data storage function.
여기서, 복수의 전하 저장층들(1230)이 전하를 저장하는 것은, 복수의 워드 라인들(1220)에 인가되는 바이어스의 프린징 효과로 발생되는 FN 터널링을 이용할 수 있다.Here, for the plurality of charge storage layers 1230 to store charges, FN tunneling generated by a fringing effect of a bias applied to the plurality of word lines 1220 may be used.
이와 같은 복수의 전하 저장층들(1230) 각각은, 복수의 워드 라인들(1220)과의 사이에 배치되는 절연층(1240) 및 적어도 하나의 채널층(1210)과의 사이에 배치되는 절연막(1212)에 의해 복수의 워드 라인들(1220) 및 적어도 하나의 채널층(1210)으로부터 고립되는 구조를 가질 수 있다. 따라서, 하나로 연결된 전하 저장층의 구조가 아닌, 메모리 셀들에 대응하는 복수의 전하 저장층들(1230)이 고립되는 구조가 3차원 플래시 메모리(1200)에 적용됨으로써, 메모리 셀들이 전하 저장층을 공유하지 않아 전하 로스가 감소되고 메모리 신뢰성이 향상되는 효과가 기대될 수 있다.Each of the plurality of charge storage layers 1230 includes an insulating layer 1240 disposed between the plurality of word lines 1220 and an insulating layer disposed between the at least one channel layer 1210 . The structure may be isolated from the plurality of word lines 1220 and the at least one channel layer 1210 by the 1212 . Accordingly, a structure in which a plurality of charge storage layers 1230 corresponding to memory cells are isolated is applied to the 3D flash memory 1200 rather than a structure of a charge storage layer connected as one, so that the memory cells share the charge storage layer Therefore, the effect of reducing charge loss and improving memory reliability can be expected.
이 때, 복수의 전하 저장층들(1230) 각각은, 평면 상 복수의 워드 라인들(1220)의 일부 영역(1221)에 대응하는 크기로 형성되는 것을 특징으로 한다. 이에, 복수의 워드 라인들(1220)에 바이어스가 인가됨에 따라 발생되는 전기장의 유효 면적이 복수의 전하 저장층들(1230)의 평면 상 면적보다 커 메모리 동작의 효율성이 향상될 수 있다(메모리 동작 전력의 감소 및 메모리 동작 속도 향상 가능). 이하, 메모리 동작은 프로그램 동작, 소거 동작 또는 판독 동작을 의미한다.In this case, each of the plurality of charge storage layers 1230 is formed to have a size corresponding to the partial region 1221 of the plurality of word lines 1220 on a plane. Accordingly, since an effective area of an electric field generated when a bias is applied to the plurality of word lines 1220 is greater than a planar area of the plurality of charge storage layers 1230, the efficiency of a memory operation may be improved (memory operation) It can reduce power and speed up memory operation). Hereinafter, the memory operation refers to a program operation, an erase operation, or a read operation.
또한, 복수의 전하 저장층들(1230) 각각은, 적어도 하나의 채널층(1210)을 중심으로 하여 복수의 워드 라인들(1220)의 일부 영역(1221)에 대응하는 크기를 갖는 원형의 튜브 형태로 형성됨으로써, 후술되는 제조 공정에서 실리콘 질화물이 증착되는 공정의 복잡도가 현저히 낮아질 수 있다(복수의 전하 저장층들(1230) 각각이 평면 상 사각 형상으로 형성되는 경우 사각 형상의 꼭지점 부분까지 실리콘 질화물이 증착되기 힘들고 원 형상으로 형성되는 경우보다 증착 시간이 오래 걸림).In addition, each of the plurality of charge storage layers 1230 has a circular tube shape having a size corresponding to the partial region 1221 of the plurality of word lines 1220 with the at least one channel layer 1210 as the center. By forming as , the complexity of a process in which silicon nitride is deposited in a manufacturing process to be described later can be significantly reduced (when each of the plurality of charge storage layers 1230 is formed in a rectangular shape on a plane, silicon nitride up to the vertex of the rectangular shape) It is difficult to deposit and takes longer to deposit than if it is formed into a circular shape).
이러한 구조의 복수의 전하 저장층들(1230)을 포함함으로써, 3차원 플래시 메모리(1200)는 기존의 3차원 플래시 메모리와 차별화되는 프로그램 동작을 수행할 수 있다. 보다 상세하게, 복수의 전하 저장층들(1230) 각각은 복수의 워드 라인들(1220) 중 복수의 전하 저장층들(1230) 각각을 사이에 두는 상하부 워드 라인들에 인가되는 네거티브 바이어스(Negative bias)에 의해 적어도 하나의 채널층(1210)으로부터 이동되는 전하를 저장하는 프로그램 동작을 수행할 수 있다. 이 때, 네거티브 바이어스가 인가되는 상하부 워드 라인들과 이웃하는 이웃 워드 라인들에는, 복수의 전하 저장층들(1230) 중 프로그램 동작의 대상이 되는 대상 전하 저장층과 이웃하는 이웃 전하 저장층들에 발생되는 전기장을 상쇄하기 위한 파지티브 바이어스(Positive bias)가 인가될 수 있다. 이에 대한 상세한 설명은 아래의 도 14 내지 15를 참조하여 기재하기로 한다.By including the plurality of charge storage layers 1230 having such a structure, the 3D flash memory 1200 may perform a program operation differentiated from the existing 3D flash memory. In more detail, each of the plurality of charge storage layers 1230 is a negative bias applied to upper and lower word lines with each of the plurality of charge storage layers 1230 interposed therebetween among the plurality of word lines 1220 . ), a program operation for storing charges transferred from the at least one channel layer 1210 may be performed. At this time, in the upper and lower word lines to which the negative bias is applied and the neighboring word lines adjacent to the target charge storage layer which is the target of the program operation among the plurality of charge storage layers 1230 and neighboring charge storage layers A positive bias for canceling the generated electric field may be applied. A detailed description thereof will be described with reference to FIGS. 14 to 15 below.
이처럼 일 실시예에 따른 3차원 플래시 메모리(1200)는, 설명된 복수의 전하 저장층들(1230)의 구조를 기반으로, 복수의 전하 저장층들(1230) 각각을 사이에 두는 상하부 워드 라인들을 듀얼 게이트로 사용함으로써 게이트 제어 능력(Gate controllability)을 확보하여 데이터 저장 성능을 향상시킬 수 있으며(프로그램 노이즈를 감소시켜 기록 에러를 개선함), 메모리 동작 전력의 감소 및 메모리 동작 속도 향상 가능과 같은 메모리 동작의 효율성을 향상시키고 제조 공정의 복잡도를 감소시킬 수 있다.As described above, the three-dimensional flash memory 1200 according to an embodiment forms upper and lower word lines with each of the plurality of charge storage layers 1230 interposed therebetween, based on the structure of the plurality of charge storage layers 1230 described above. By using as a dual gate, gate controllability can be secured to improve data storage performance (reduced program noise to improve write errors), and memory operation power can be reduced and memory operation speed can be improved. It is possible to improve the operation efficiency and reduce the complexity of the manufacturing process.
이상 설명된 일 실시예에 따른 3차원 플래시 메모리(1200)의 제조 방법에 대한 상세한 설명은 아래의 도 16, 17a 내지 17h를 참조하여 기재하기로 한다.A detailed description of the method of manufacturing the 3D flash memory 1200 according to the above-described exemplary embodiment will be described with reference to FIGS. 16 and 17A to 17H below.
도 14는 일 실시예에 따른 3차원 플래시 메모리의 동작 방법을 나타낸 플로우 차트이고, 도 15는 도 14에 도시된 3차원 플래시 메모리의 동작 방법을 설명하기 위한 3차원 플래시 메모리의 단면도이다. 이하, 설명되는 동작 방법의 주체가 되는 3차원 플래시 메모리(1500)는 도 12 내지 13을 참조하여 전술된 3차원 플래시 메모리(1200)를 의미한다.14 is a flowchart illustrating an operating method of a 3D flash memory according to an exemplary embodiment, and FIG. 15 is a cross-sectional view of a 3D flash memory for explaining the operating method of the 3D flash memory shown in FIG. 14 . Hereinafter, the three-dimensional flash memory 1500 which is the subject of the operation method to be described means the three-dimensional flash memory 1200 described above with reference to FIGS. 12 to 13 .
3차원 플래시 메모리(1500)는 단계(S1410)에서, 복수의 워드 라인들 중 프로그램 동작의 대상이 되는 대상 전하 저장층(1510)을 사이에 두는 상하부 워드 라인들(1520, 1521)에 네거티브 바이어스를 인가할 수 있다.The 3D flash memory 1500 applies a negative bias to the upper and lower word lines 1520 and 1521 interposed between the target charge storage layer 1510 that is the target of the program operation among the plurality of word lines in step S1410. can be authorized
따라서, 3차원 플래시 메모리(1500)는 단계(S1420)에서, 상하부 워드 라인들(1520, 1521)에 인가되는 네거티브 바이어스에 응답하여 적어도 하나의 채널층(1530)으로부터 이동되는 전하를 대상 전하 저장층(1510)에 저장하는 프로그램 동작을 수행할 수 있다.Accordingly, the 3D flash memory 1500 transfers charges transferred from the at least one channel layer 1530 in response to the negative bias applied to the upper and lower word lines 1520 and 1521 to the target charge storage layer in step S1420. A program operation to be stored in 1510 may be performed.
이 때, 별도의 단계로 도시되지는 않았으나, 3차원 플래시 메모리(1500)는 단계(S1410)에서, 복수의 워드 라인들 중 네거티브 바이어스가 인가되는 상하부 워드 라인들(1520, 1521)과 이웃하는 이웃 워드 라인들(1522, 1523)에 파지티브 바이어스를 인가할 수 있다.At this time, although not shown as a separate step, in step S1410, the 3D flash memory 1500 is adjacent to the upper and lower word lines 1520 and 1521 to which the negative bias is applied among the plurality of word lines. A positive bias may be applied to the word lines 1522 and 1523 .
이에, 3차원 플래시 메모리(1500)는 단계(S1420)에서, 이웃 워드 라인들(1522, 1523)에 인가되는 파지티브 바이어스에 응답하여, 복수의 전하 저장층들 중 프로그램 동작의 대상이 되는 대상 전하 저장층(1510)과 이웃하는 이웃 전하 저장층들(1511, 1512)(이웃 워드 라인들(1522, 1523)에 각각 대응하는 전하 저장층들)에 발생되는 전기장을 상쇄할 수 있다. 따라서, 이웃 전하 저장층들(1511, 1512)에 발생되는 전기장이 상쇄되어 이웃 전하 저장층들(1511, 1512)로의 전하 로스가 방지되어 메모리 신뢰성이 향상될 수 있다.Accordingly, in step S1420 , the 3D flash memory 1500 , in response to the positive bias applied to the neighboring word lines 1522 and 1523 , a target charge that is a target of a program operation among the plurality of charge storage layers. An electric field generated in the storage layer 1510 and the neighboring charge storage layers 1511 and 1512 (charge storage layers corresponding to the neighboring word lines 1522 and 1523, respectively) may be canceled. Accordingly, the electric field generated in the adjacent charge storage layers 1511 and 1512 is canceled to prevent charge loss to the adjacent charge storage layers 1511 and 1512 , thereby improving memory reliability.
이상, 일 실시예에 따른 3차원 플래시 메모리(1500)가 단일 펄스(Single pulse)의 바이어스가 인가되는 프로그램 동작을 수행하는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 단계 펄스가 인가되는 단계 펄스 프로그램(Incremental step pulse programming; ISSP)을 수행할 수도 있다.In the above, the three-dimensional flash memory 1500 according to an embodiment has been described as performing a program operation to which a bias of a single pulse is applied, but it is not limited thereto and a step pulse program to which a step pulse is applied ( Incremental step pulse programming (ISSP) may also be performed.
소거 동작 방법의 경우, 기존의 소거 동작 방법과 동일하게 복수의 워드 라인들(1510) 모두에 소거 전압이 인가되어 수행될 수 있다.The erase operation method may be performed by applying an erase voltage to all of the plurality of word lines 1510 in the same manner as in the existing erase operation method.
도 16은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 17a 내지 17h는 도 16에 도시된 3차원 플래시 메모리의 제조 방법을 설명하기 위한 3차원 플래시 메모리의 단면도이다. 이하, 설명되는 제조 방법을 통해 제조되는 3차원 플래시 메모리(1700)는 도 12 내지 13을 참조하여 전술된 3차원 플래시 메모리(1200)의 구조를 갖게 되며, 제조 방법의 주체는 자동화 및 기계화된 제조 시스템일 수 있다.16 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment, and FIGS. 17A to 17H are cross-sectional views of the 3D flash memory for explaining the method of manufacturing the 3D flash memory shown in FIG. 16 . Hereinafter, the 3D flash memory 1700 manufactured through the manufacturing method described has the structure of the 3D flash memory 1200 described above with reference to FIGS. 12 to 13 , and the subject of the manufacturing method is automated and mechanized manufacturing. It can be a system.
도 16, 17a 내지 17h를 참조하면, 제조 시스템은 단계(S1610)에서, 도 17a와 같이 기판 상 수평 방향으로 연장 형성되며 적층된 복수의 워드 라인들(1711) 및 복수의 워드 라인들(1711) 사이에 교번하여 개재되는 절연층들(1712)을 포함하는 반도체 구조체(1710)를 준비할 수 있다.Referring to FIGS. 16 and 17A to 17H , in the manufacturing system in step S1610 , as shown in FIG. 17A , a plurality of word lines 1711 and a plurality of word lines 1711 are stacked and formed to extend in a horizontal direction on a substrate. A semiconductor structure 1710 including insulating layers 1712 alternately interposed therebetween may be prepared.
이어서, 제조 시스템은 단계(S1620)에서, 도 17b와 같이 반도체 구조체(1710)에 복수의 워드 라인들(1711)과 직교하는 적어도 하나의 홀(Hole)(1713)을 수직 방향으로 연장 형성할 수 있다.Subsequently, the manufacturing system may vertically extend at least one hole 1713 orthogonal to the plurality of word lines 1711 in the semiconductor structure 1710 as shown in FIG. 17B in step S1620. there is.
그 다음, 제조 시스템은 단계(S1630)에서, 도 17c와 같이 평면 상 복수의 워드 라인들(1711)의 일부 영역에 대응하는 크기의 공간들(1714)이 생성되도록 적어도 하나의 홀(1713)을 통하여 절연층들(1712) 각각의 일부 영역에 대한 선택적 에칭(Selective etching)을 수행할 수 있다.Next, in step S1630 , the manufacturing system makes at least one hole 1713 such that spaces 1714 of a size corresponding to a partial area of the plurality of word lines 1711 are created on a plane as shown in FIG. 17C . Through this, selective etching may be performed on a partial region of each of the insulating layers 1712 .
보다 상세하게, 제조 시스템은 단계(S1630)에서, 적어도 하나의 홀(1713)을 중심으로 하여 복수의 워드 라인들(1711)의 일부 영역에 대응하는 크기를 갖는 원형의 튜브 형태로 공간들(1714)을 생성할 수 있다.In more detail, in the manufacturing system, in step S1630 , the spaces 1714 in the form of a circular tube having a size corresponding to a partial area of the plurality of word lines 1711 with the at least one hole 1713 as the center. ) can be created.
그 다음, 제조 시스템은 단계(S1640)에서, 선택적 에칭이 수행된 공간들(1714)에 복수의 전하 저장층들(1720)을 형성할 수 있다.Next, in operation S1640 , the manufacturing system may form a plurality of charge storage layers 1720 in spaces 1714 on which selective etching has been performed.
이 때, 제조 시스템은 단계(S1640)에서, 도 17d와 같이 선택적 에칭이 수행된 공간들(1714)에서 노출되는 복수의 워드 라인들(1711)의 표면에 절연층(1714-1)을 증착하고, 도 17e와 같이 절연층(1714-1)이 표면에 증착된 복수의 워드 라인들(1711)의 사이 공간(1714-2)에 복수의 전하 저장층들(1720)을 형성할 수 있다.At this time, the manufacturing system deposits an insulating layer 1714 - 1 on the surface of the plurality of word lines 1711 exposed in the spaces 1714 on which the selective etching is performed as shown in FIG. 17D in step S1640 , and , as shown in FIG. 17E , a plurality of charge storage layers 1720 may be formed in a space 1714 - 2 between a plurality of word lines 1711 on which an insulating layer 1714 - 1 is deposited on the surface.
그 다음, 제조 시스템은 단계(S1650)에서, 도 17f와 같이 적어도 하나의 홀(1713)의 내벽에 절연막(1730)을 증착할 수 있다.Next, in step S1650 , the manufacturing system may deposit an insulating layer 1730 on the inner wall of at least one hole 1713 as shown in FIG. 17F .
그 후, 제조 시스템은 단계(S1660)에서, 도 17g와 같이 절연막(1730)이 증착된 적어도 하나의 홀(1713)의 내부에 적어도 하나의 채널층(1740)을 수직 방향으로 연장 형성할 수 있다.Thereafter, the manufacturing system may vertically extend at least one channel layer 1740 inside the at least one hole 1713 on which the insulating film 1730 is deposited as shown in FIG. 17G in step S1660. .
또한, 제조 시스템은 별도의 단계로 도시되지는 않았으나, 도 17h와 같이 적어도 하나의 채널층(1740)의 내부 홀(1741)에 매립막(1742)을 연장 형성하여, 3차원 플래시 메모리(1700)를 제조완료 할 수 있다.In addition, although the manufacturing system is not shown as a separate step, as shown in FIG. 17H , the buried film 1742 is extended in the inner hole 1741 of the at least one channel layer 1740 to form the 3D flash memory 1700 . can be completed.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described with reference to the limited embodiments and drawings, various modifications and variations are possible from the above description by those skilled in the art. For example, the described techniques are performed in an order different from the described method, and/or the described components of the system, structure, apparatus, circuit, etc. are combined or combined in a different form than the described method, or other components Or substituted or substituted by equivalents may achieve an appropriate result.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents to the claims are also within the scope of the following claims.

Claims (15)

  1. 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 a plurality of word lines extending in a horizontal direction on a substrate and sequentially stacked; and
    상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 평면 상 사각 형태(Rectangle type)를 가진 채 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층의 연장 형성되는 사면 중 마주보는 양면 각각의 외부에 접촉하며 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-a plurality of strings passing through the plurality of word lines and extending in one direction on the substrate; Including a charge storage layer extending in the one direction while in contact with the outside of each of the opposite both surfaces of the inclined surfaces extending and formed of the channel layer-
    을 포함하는 3차원 플래시 메모리.A three-dimensional flash memory comprising a.
  2. 제1항에 있어서,According to claim 1,
    상기 복수의 스트링들은, The plurality of strings,
    일정 간격으로 이격된 채 동일 로우(Row) 또는 동일 컬럼(Column) 상에 배치되는 것을 특징으로 하는 3차원 플래시 메모리.A three-dimensional flash memory, characterized in that the three-dimensional flash memory is disposed on the same row or the same column spaced apart at regular intervals.
  3. 제2항에 있어서,3. The method of claim 2,
    상기 복수의 스트링들은, The plurality of strings,
    평면 상 바(Bar) 형태를 갖는 스트링 바(Bar)가 분할되어 일괄적으로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.A three-dimensional flash memory characterized in that a string bar having a bar shape on a plane is divided and formed collectively.
  4. 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 희생층들, 상기 복수의 희생층들 사이에 교번하며 적층되는 복수의 절연층들 및 상기 복수의 희생층들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 스트링 바(Bar)-상기 스트링 바는 평면 상 바 형태를 가진 채 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층의 연장 형성되는 사면 중 넓은 면적을 갖는 마주보는 양면 각각의 외부에 접촉하며 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-를 포함하는 반도체 구조체를 준비하는 단계; A plurality of sacrificial layers extending in a horizontal direction on a substrate and sequentially stacked, a plurality of insulating layers alternately stacked between the plurality of sacrificial layers, and a plurality of sacrificial layers passing through the plurality of sacrificial layers in one direction on the substrate Extended string bar - The string bar has a bar shape on a plane and is formed outside the channel layer extending in the one direction and opposite both sides each having a large area among the slopes extending in the channel layer. Preparing a semiconductor structure comprising a - comprising a charge storage layer in contact and extending in the one direction;
    상기 스트링 바 상에 일정 간격으로 분리 트렌치(Trench)들을 형성하는 단계; 및 forming isolation trenches at regular intervals on the string bar; and
    상기 분리 트렌치들에 절연막을 채워 넣어 상기 스트링 바가 분할된 상기 복수의 스트링들-상기 복수의 스트링들 각각은 평면 상 사각 형태(Rectangle type)를 가진 채 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층의 연장 형성되는 사면 중 마주보는 양면 각각의 외부에 접촉하며 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-을 일괄적으로 생성하는 단계The plurality of strings in which the string bar is divided by filling the isolation trenches with an insulating layer, each of the plurality of strings having a rectangular shape in a plane and extending in one direction, and the channel; A step of collectively creating a charge storage layer extending in the one direction while contacting the outside of each of the opposite both sides among the slopes formed to extend the layer
    를 포함하는 3차원 플래시 메모리의 제조 방법.A method of manufacturing a three-dimensional flash memory comprising a.
  5. 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들, 상기 복수의 워드 라인들 사이에 교번하며 적층되는 복수의 절연층들 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 스트링 바(Bar)-상기 스트링 바는 평면 상 바 형태를 가진 채 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층의 연장 형성되는 사면 중 넓은 면적을 갖는 마주보는 양면 각각의 외부에 접촉하며 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-를 포함하는 반도체 구조체를 준비하는 단계; A plurality of word lines extending in a horizontal direction on a substrate and sequentially stacked, a plurality of insulating layers alternately stacked between the plurality of word lines, and a plurality of word lines passing through the plurality of word lines in one direction on the substrate Extended string bar - The string bar has a bar shape on a plane and is formed outside the channel layer extending in the one direction and opposite both sides each having a large area among the slopes extending in the channel layer. Preparing a semiconductor structure comprising a - comprising a charge storage layer in contact and extending in the one direction;
    상기 스트링 바 상에 일정 간격으로 분리 트렌치(Trench)들을 형성하는 단계; 및 forming isolation trenches at regular intervals on the string bar; and
    상기 분리 트렌치들에 절연막을 채워 넣어 상기 스트링 바가 분할된 상기 복수의 스트링들-상기 복수의 스트링들 각각은 평면 상 사각 형태(Rectangle type)를 가진 채 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층의 연장 형성되는 사면 중 마주보는 양면 각각의 외부에 접촉하며 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-을 일괄적으로 생성하는 단계The plurality of strings in which the string bar is divided by filling the isolation trenches with an insulating layer, each of the plurality of strings having a rectangular shape in a plane and extending in one direction, and the channel; A step of collectively creating a charge storage layer extending in the one direction while contacting the outside of each of the opposite both sides among the slopes formed to extend the layer
    를 포함하는 3차원 플래시 메모리의 제조 방법.A method of manufacturing a three-dimensional flash memory comprising a.
  6. 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 희생층들, 상기 복수의 희생층들 사이에 교번하며 적층되는 복수의 절연층들 및 상기 복수의 희생층들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 스트링 바(Bar)-상기 스트링 바는 평면 상 바 형태를 가진 채 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층의 연장 형성되는 사면 중 넓은 면적을 갖는 마주보는 양면 각각의 외부에 접촉하며 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-를 포함하는 반도체 구조체를 준비하는 단계; A plurality of sacrificial layers extending in a horizontal direction on a substrate and sequentially stacked, a plurality of insulating layers alternately stacked between the plurality of sacrificial layers, and a plurality of sacrificial layers passing through the plurality of sacrificial layers in one direction on the substrate Extended string bar - The string bar has a bar shape on a plane and is formed on the outside of the channel layer extending in one direction and facing both sides each having a large area among the slopes extending in the channel layer Preparing a semiconductor structure comprising a - comprising a charge storage layer in contact and extending in the one direction;
    상기 복수의 희생층들을 제거하고, 상기 복수의 희생층들이 제거된 공간들에 전도성 물질을 채워 넣어 복수의 워드 라인들을 형성하는 단계; removing the plurality of sacrificial layers and filling the spaces from which the plurality of sacrificial layers are removed with a conductive material to form a plurality of word lines;
    상기 스트링 바 상에 일정 간격으로 메탈 마스크들을 배치하는 단계; disposing metal masks at regular intervals on the string bar;
    상기 메탈 마스크들을 이용하는 포토 레지스트 공정을 통해, 상기 스트링 바에서 상기 메탈 마스크들에 의해 가려지지 않은 부분들을 에칭하는 단계; 및 etching portions not covered by the metal masks in the string bar through a photoresist process using the metal masks; and
    상기 스트링 바에서 상기 메탈 마스크들에 의해 가려지지 않은 부분들이 에칭된 공간들에 절연막을 채워 넣어 상기 스트링 바가 분할된 상기 복수의 스트링들-상기 복수의 스트링들 각각은 평면 상 사각 형태(Rectangle type)를 가진 채 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층의 연장 형성되는 사면 중 마주보는 양면 각각의 외부에 접촉하며 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-을 일괄적으로 생성하는 단계The plurality of strings in which the string bar is divided by filling spaces in which portions not covered by the metal masks are etched in the string bar with an insulating layer - Each of the plurality of strings has a rectangular shape in a plane including a channel layer extending in one direction with step to do
    를 포함하는 3차원 플래시 메모리의 제조 방법.A method of manufacturing a three-dimensional flash memory comprising a.
  7. 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들, 상기 복수의 워드 라인들 사이에 교번하며 적층되는 복수의 절연층들 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 스트링 바(Bar)-상기 스트링 바는 평면 상 바 형태를 가진 채 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층의 연장 형성되는 사면 중 넓은 면적을 갖는 마주보는 양면 각각의 외부에 접촉하며 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-를 포함하는 반도체 구조체를 준비하는 단계; A plurality of word lines extending in a horizontal direction on a substrate and sequentially stacked, a plurality of insulating layers alternately stacked between the plurality of word lines, and a plurality of word lines passing through the plurality of word lines in one direction on the substrate Extended string bar - The string bar has a bar shape on a plane and is formed outside the channel layer extending in the one direction and opposite both sides each having a large area among the slopes extending in the channel layer. Preparing a semiconductor structure comprising a - comprising a charge storage layer in contact and extending in the one direction;
    상기 스트링 바 상에 일정 간격으로 메탈 마스크들을 배치하는 단계; disposing metal masks at regular intervals on the string bar;
    상기 메탈 마스크들을 이용하는 포토 레지스트 공정을 통해, 상기 스트링 바에서 상기 메탈 마스크들에 의해 가려지지 않은 부분들을 에칭하는 단계; 및 etching portions not covered by the metal masks in the string bar through a photoresist process using the metal masks; and
    상기 스트링 바에서 상기 메탈 마스크들에 의해 가려지지 않은 부분들이 에칭된 공간들에 절연막을 채워 넣어 상기 스트링 바가 분할된 상기 복수의 스트링들-상기 복수의 스트링들 각각은 평면 상 사각 형태(Rectangle type)를 가진 채 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층의 연장 형성되는 사면 중 마주보는 양면 각각의 외부에 접촉하며 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-을 일괄적으로 생성하는 단계The plurality of strings in which the string bar is divided by filling spaces in which portions not covered by the metal masks are etched in the string bar with an insulating layer - Each of the plurality of strings has a rectangular shape in a plane including a channel layer extending in one direction with step to do
    를 포함하는 3차원 플래시 메모리의 제조 방법.A method of manufacturing a three-dimensional flash memory comprising a.
  8. 듀얼 게이트 구조의 3차원 플래시 메모리에 있어서,In the three-dimensional flash memory of the dual gate structure,
    기판 상 수직 방향으로 연장 형성되는 적어도 하나의 채널층; at least one channel layer extending in a vertical direction on the substrate;
    상기 적어도 하나의 채널층에 직교하며 연결되도록 수평 방향으로 연장 형성되는 복수의 워드 라인들; 및 a plurality of word lines extending in a horizontal direction to be orthogonal to and connected to the at least one channel layer; and
    상기 복수의 워드 라인들 사이에 교번하여 개재되며 상기 복수의 워드 라인들에 인가되는 바이어스(bias)에 의해 상기 적어도 하나의 채널층으로부터 이동되는 전하를 저장하는 복수의 전하 저장층들a plurality of charge storage layers alternately interposed between the plurality of word lines and configured to store charges transferred from the at least one channel layer by a bias applied to the plurality of word lines;
    을 포함하고, including,
    상기 복수의 전하 저장층들 각각은, Each of the plurality of charge storage layers,
    평면 상 상기 복수의 워드 라인들의 일부 영역에 대응하는 크기로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.The three-dimensional flash memory is formed in a size corresponding to a partial area of the plurality of word lines on a plane.
  9. 제8항에 있어서,9. The method of claim 8,
    상기 복수의 전하 저장층들 각각은, Each of the plurality of charge storage layers,
    상기 적어도 하나의 채널층을 중심으로 하여 상기 복수의 워드 라인들의 일부 영역에 대응하는 크기를 갖는 원형의 튜브 형태로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.The three-dimensional flash memory is formed in a circular tube shape having a size corresponding to a partial region of the plurality of word lines with the at least one channel layer as a center.
  10. 제8항에 있어서,9. The method of claim 8,
    상기 복수의 전하 저장층들 각각은, Each of the plurality of charge storage layers,
    상기 복수의 워드 라인들과의 사이에 배치되는 절연층 및 상기 적어도 하나의 채널층과의 사이에 배치되는 절연막에 의해 상기 복수의 워드 라인들 및 상기 적어도 하나의 채널층으로부터 고립되는 것을 특징으로 하는 3차원 플래시 메모리.The plurality of word lines and the at least one channel layer are isolated from the plurality of word lines and the at least one channel layer by an insulating layer disposed between the plurality of word lines and the at least one channel layer. 3D flash memory.
  11. 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 직교하며 연결되도록 수평 방향으로 연장 형성되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들 사이에 교번하여 개재되며 상기 복수의 워드 라인들에 인가되는 바이어스(bias)에 의해 상기 적어도 하나의 채널층으로부터 이동되는 전하를 저장하는 복수의 전하 저장층들-상기 복수의 전하 저장층들 각각은 평면 상 상기 복수의 워드 라인들의 일부 영역에 대응하는 크기로 형성됨-을 포함하는 듀얼 게이트 구조의 3차원 플래시 메모리의 프로그램 동작 방법에 있어서,at least one channel layer extending in a vertical direction on the substrate; a plurality of word lines extending in a horizontal direction to be orthogonal to and connected to the at least one channel layer; and a plurality of charge storage layers alternately interposed between the plurality of word lines and configured to store charges transferred from the at least one channel layer by a bias applied to the plurality of word lines. In the program operation method of a three-dimensional flash memory having a dual gate structure, comprising: each of the charge storage layers of
    상기 복수의 워드 라인들 중 프로그램 동작의 대상이 되는 대상 전하 저장층을 사이에 두는 상하부 워드 라인들에 네거티브 바이어스(Negative bias)를 인가하는 단계; 및 applying a negative bias to upper and lower word lines having a target charge storage layer interposed therebetween among the plurality of word lines; and
    상기 상하부 워드 라인들에 인가되는 네거티브 바이어스에 응답하여 상기 적어도 하나의 채널층으로부터 이동되는 전하를 상기 대상 전하 저장층에 저장하는 프로그램 동작을 수행하는 단계performing a program operation of storing charges transferred from the at least one channel layer in the target charge storage layer in response to a negative bias applied to the upper and lower word lines;
    를 포함하는 3차원 플래시 메모리의 프로그램 동작 방법.3D flash memory program operation method comprising a.
  12. 제11항에 있어서,12. The method of claim 11,
    상기 복수의 워드 라인들 중 상기 네거티브 바이어스가 인가되는 상하부 워드 라인들과 이웃하는 이웃 워드 라인들에 파지티브 바이어스(Positive bias)를 인가하는 단계; 및 applying a positive bias to neighboring word lines adjacent to upper and lower word lines to which the negative bias is applied among the plurality of word lines; and
    상기 이웃 워드 라인들에 인가되는 파지티브 바이어스에 응답하여, 상기 복수의 전하 저장층들 중 상기 프로그램 동작의 대상이 되는 대상 전하 저장층과 이웃하는 이웃 전하 저장층들에 발생되는 전기장을 상쇄하는 단계canceling an electric field generated in a target charge storage layer that is a target of the program operation among the plurality of charge storage layers and neighboring charge storage layers in response to a positive bias applied to the neighboring word lines;
    를 더 포함하는 3차원 플래시 메모리의 프로그램 동작 방법.A program operation method of a three-dimensional flash memory further comprising a.
  13. 듀얼 게이트 구조의 3차원 플래시 메모리의 제조 방법에 있어서, A method for manufacturing a three-dimensional flash memory having a dual gate structure, the method comprising:
    기판 상 수평 방향으로 연장 형성되며 적층된 복수의 워드 라인들 및 상기 복수의 워드 라인들 사이에 교번하여 개재되는 절연층들을 포함하는 반도체 구조체를 준비하는 단계; preparing a semiconductor structure extending in a horizontal direction on a substrate and including a plurality of stacked word lines and insulating layers alternately interposed between the plurality of word lines;
    상기 반도체 구조체에 상기 복수의 워드 라인들과 직교하는 적어도 하나의 홀(Hole)을 수직 방향으로 연장 형성하는 단계; forming at least one hole orthogonal to the plurality of word lines extending in a vertical direction in the semiconductor structure;
    평면 상 상기 복수의 워드 라인들의 일부 영역에 대응하는 크기의 공간들이 생성되도록 상기 적어도 하나의 홀을 통하여 상기 절연층들 각각의 일부 영역에 대한 선택적 에칭(Selective etching)을 수행하는 단계; performing selective etching on a partial area of each of the insulating layers through the at least one hole to create spaces having a size corresponding to a partial area of the plurality of word lines on a plane;
    상기 선택적 에칭이 수행된 공간들에 복수의 전하 저장층들을 형성하는 단계; forming a plurality of charge storage layers in the spaces where the selective etching is performed;
    상기 적어도 하나의 홀의 내벽에 절연막을 증착하는 단계; 및 depositing an insulating film on an inner wall of the at least one hole; and
    상기 절연막이 증착된 상기 적어도 하나의 홀의 내부에 적어도 하나의 채널층을 수직 방향으로 연장 형성하는 단계forming at least one channel layer extending in a vertical direction inside the at least one hole on which the insulating film is deposited;
    를 포함하는 3차원 플래시 메모리의 제조 방법.A method of manufacturing a three-dimensional flash memory comprising a.
  14. 제13항에 있어서,14. The method of claim 13,
    상기 선택적 에칭을 수행하는 단계는, Performing the selective etching step,
    상기 적어도 하나의 홀을 중심으로 하여 상기 복수의 워드 라인들의 일부 영역에 대응하는 크기를 갖는 원형의 튜브 형태로 상기 공간들을 생성하는 단계generating the spaces in the form of a circular tube having a size corresponding to a partial region of the plurality of word lines with the at least one hole as a center
    를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.A method of manufacturing a three-dimensional flash memory comprising a.
  15. 제13항에 있어서,14. The method of claim 13,
    상기 복수의 전하 저장층들을 형성하는 단계는, The forming of the plurality of charge storage layers comprises:
    상기 선택적 에칭이 수행된 공간들에서 노출되는 상기 복수의 워드 라인들의 표면에 절연층을 증착하는 단계; 및 depositing an insulating layer on the surfaces of the plurality of word lines exposed in the spaces where the selective etching is performed; and
    상기 절연층이 표면에 증착된 복수의 워드 라인들의 사이 공간에 상기 복수의 전하 저장층들을 형성하는 단계forming the plurality of charge storage layers in a space between the plurality of word lines on which the insulating layer is deposited on the surface
    를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.A method of manufacturing a three-dimensional flash memory comprising a.
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