KR20110121938A - Method for fabricating vertical channel type non-volatile memory device - Google Patents

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KR20110121938A
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김범용
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Abstract

PURPOSE: A vertical channel type nonvolatile memory apparatus and a manufacturing method thereof are provided to reduce the number of crystal grain systems within a poly-silicon channel film, thereby increasing charge mobility in the poly-silicon channel film. CONSTITUTION: A lamination film(201) in which an interlayer insulating film and gate conductive film are alternatively laminated in multiple times is arranged on a substrate. An open region in which the substrate is exposed by selectively etching the lamination film is arranged. A memory film is arranged in a lateral wall of the open region. A poly-silicon film(26) for channels is arranged in order to bury the open region. An anneal process with respect to the poly-silicon film for channels is performed. A poly-silicon channel film(26A) is arranged on the memory film in the lateral wall of the open region by selectively etching the poly-silicon film for channels.

Description

수직 채널형 비휘발성 메모리 장치 제조방법{METHOD FOR FABRICATING VERTICAL CHANNEL TYPE NON-VOLATILE MEMORY DEVICE}Method for manufacturing vertical channel type nonvolatile memory device {METHOD FOR FABRICATING VERTICAL CHANNEL TYPE NON-VOLATILE MEMORY DEVICE}

본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 수직 채널형 비휘발성 메모리 장치의 제조방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a manufacturing technique of a semiconductor device, and more particularly to a manufacturing method of a vertical channel type nonvolatile memory device.

비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치로서, 특히, 전하트랩막(charge trap layer)에 전하를 트랩하여 데이터를 저장하는 메모리 장치를 전하트랩형 비휘발성 메모리 장치라 한다. 전하트랩형 비휘발성 메모리 장치는 기판상에 터널절연막, 전하트랩막, 전하차단막 및 게이트전극이 순차적으로 적층된 구조로 이루어지며, 전하트랩막의 깊은 준위 트랩 사이트(deep level trap site)에 전하를 트랩시킴으로써 데이터를 저장하게 된다.The nonvolatile memory device is a memory device in which stored data is retained even when a power supply is cut off. In particular, a memory device that stores data by trapping charge in a charge trap layer is called a charge trap type nonvolatile memory device. do. The charge trap type nonvolatile memory device has a structure in which a tunnel insulating film, a charge trap film, a charge blocking film, and a gate electrode are sequentially stacked on a substrate, and traps charge at a deep level trap site of the charge trap film. To store the data.

그러나, 종래기술에 따른 평판형 비휘발성 메모리 장치의 경우, 메모리 장치의 집적도 향상에 한계가 있다. 따라서, 최근에는 기판으로부터 수직으로 스트링을 배열하는 수직 채널형 비휘발성 메모리 장치가 제안되고 있다. 여기서, 수직 채널형 비휘발성 메모리 장치는 기판상에 하부 선택트랜지스터, 복수의 메모리 셀 및 상부 선택트랜지스터가 차례로 적층된 구조로, 기판으로부터 수직으로 배열되는 스트링을 통해 메모리 장치의 집적도를 향상시킬 수 있다.However, in the case of the planar nonvolatile memory device according to the prior art, there is a limit in improving the degree of integration of the memory device. Therefore, recently, a vertical channel type nonvolatile memory device has been proposed in which strings are arranged vertically from a substrate. Here, the vertical channel type nonvolatile memory device has a structure in which a lower selection transistor, a plurality of memory cells, and an upper selection transistor are sequentially stacked on a substrate, thereby improving the integration degree of the memory device through a string arranged vertically from the substrate. .

도 1a 내지 도 1c는 종래기술에 따른 수직 채널형 비휘발성 메모리 장치의 제조방법을 도시한 공정단면도이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a vertical channel type nonvolatile memory device according to the prior art.

도 1a에 도시된 바와 같이, 기판(10) 상에 하부 선택트랜지스터를 형성하고, 하부 트랜지스터가 형성된 결과물 상에 층간절연막(11B) 및 게이트도전막(12B)이 복수회 교번적층된 적층막(101)을 형성한다. 여기서, 게이트도전막(12B)은 스트링을 구성하는 메모리 셀의 수에 대응되도록 형성된다.As shown in FIG. 1A, a laminated film 101 in which a lower select transistor is formed on a substrate 10 and the interlayer insulating film 11B and the gate conductive film 12B are alternately stacked on the resultant on which the lower transistor is formed. ). Here, the gate conductive film 12B is formed to correspond to the number of memory cells constituting the string.

도면에 도시하지는 않았지만, 하부 선택트랜지스터는 기판(10) 상에 층간절연막 및 게이트도전막을 형성한 후, 게이트도전막 및 층간절연막을 식각하여 기판(10)을 노출시키는 홀을 형성한 다음에 홀 측벽에 게이트절연막을 형성한 후, 게이트절연막이 형성된 홀 내부를 채널막으로 매립하여 형성된다. Although not shown in the drawing, the lower selection transistor forms an interlayer insulating film and a gate conductive film on the substrate 10, and then forms a hole for exposing the substrate 10 by etching the gate conductive film and the interlayer insulating film, and then hole sidewalls. After the gate insulating film is formed in the trench, the inside of the hole in which the gate insulating film is formed is filled with a channel film.

다음으로, 층간절연막(11B) 및 게이트도전막(12B)을 식각하여 기판(10)을 노출시키는 오픈영역(C)을 형성한다. Next, the interlayer insulating film 11B and the gate conductive film 12B are etched to form an open region C exposing the substrate 10.

도 1b에 도시된 바와 같이, 오픈영역(C) 측벽에 전하차단막, 전하트랩막 및 터널절연막이 순차적으로 적층된 메모리막(15)을 형성한 후, 오픈영역(C)을 포함한 구조물 표면을 따라 폴리실리콘막(16)을 증착한다. As shown in FIG. 1B, after the memory film 15 having the charge blocking film, the charge trap film, and the tunnel insulation film are sequentially stacked on the sidewall of the open region C, the structure includes the open region C. The polysilicon film 16 is deposited.

도 1c에 도시된 바와 같이, 폴리실리콘막(16) 상에 나머지 오픈영역(C)을 매립하도록 절연막(17)을 형성한 후에 적층막(101)의 최상층 층간절연막(11B)이 노출되도록 평탄화공정을 실시하여 오픈영역(C)의 표면을 따라 형성된 박막형 폴리실리콘 채널막(16A)을 형성한다. 이로써, 수직으로 배열되는 스트링의 복수의 메모리 셀이 형성된다.As shown in FIG. 1C, after the insulating film 17 is formed to fill the remaining open region C on the polysilicon film 16, the planarization process is performed such that the uppermost interlayer insulating film 11B of the laminated film 101 is exposed. The thin film polysilicon channel film 16A formed along the surface of the open region C is formed. As a result, a plurality of memory cells of a string arranged vertically are formed.

다음으로, 도면에 도시하지는 않았지만, 복수의 메모리 셀이 형성된 결과물 상에 게이트도전막 및 층간절연막을 형성한 후, 층간절연막 및 게이트도전막을 식각하여 폴리실리콘 채널막(16A) 및 메모리막(15)을 노출시키는 홀을 형성한 다음에 홀의 측벽에 게이트절연막을 형성한 후, 게이트절연막이 형성된 홀 내부를 채널막으로 매립하여 수직으로 배열되는 스트링의 상부 선택트랜지스터가 형성된다. Next, although not shown in the drawings, the gate conductive film and the interlayer insulating film are formed on the resultant product in which the plurality of memory cells are formed, and then the interlayer insulating film and the gate conductive film are etched to form the polysilicon channel film 16A and the memory film 15. After forming a hole exposing the light source, a gate insulating film is formed on the sidewalls of the hole, and then the top select transistor of the string arranged vertically is formed by filling the inside of the hole in which the gate insulating film is formed with the channel film.

종래기술과 같이 수직 채널형 비휘발성 메모리 장치의 특성을 향상시키기 위해 박막형태의 폴리실리콘 채널막(16A)을 갖는 구조(일명, 마카로니 구조)는 오픈영역을 폴리실리콘 채널막(16A)으로 완전히 매립하는 구조보다 폴리실리콘 채널막(16A)내 공핍영역(Depletion region)을 줄일 수 있어 트랩사이트를 감소시키는 효과가 있다. In order to improve the characteristics of the vertical channel type nonvolatile memory device as in the related art, a structure having a thin polysilicon channel film 16A (aka macaroni structure) is completely filled with an open region with the polysilicon channel film 16A. The depletion region in the polysilicon channel film 16A can be reduced rather than the structure to reduce the trap site.

하지만, 종래기술에서 폴리실리콘 채널막(16A)은 300Å 내외의 두께를 갖는 박막형태로 형성된다. 이처럼, 폴리실리콘 채널막(16A)을 박막형태로 형성하면 폴리실리콘의 결정립 크기(grain size)가 매우 작게 형성된다. 따라서, 폴리실리콘 채널막(16A) 내 결정립계(Grain Boundary) 수가 증가하는 문제점이 있다. 결정립계는 전하를 쉽게 트랩하는 특성을 갖기 때문에 결과적으로 폴리실리콘 채널막(16A) 내 전하이동도(Carrier Mobility)가 저하되는 문제점이 발생한다. However, in the prior art, the polysilicon channel film 16A is formed in the form of a thin film having a thickness of about 300 GPa. As such, when the polysilicon channel film 16A is formed in a thin film form, the grain size of the polysilicon is very small. Therefore, there is a problem in that the number of grain boundaries in the polysilicon channel film 16A increases. Since the grain boundary has a property of easily trapping charges, a problem arises in that carrier mobility in the polysilicon channel film 16A is lowered.

또한, 비휘발성 메모리 장치의 집적도를 증가시키기 위해 스트링 내 메모리 셀의 갯수를 증가시킬수록 즉, 오픈영역(C)의 종횡비(Aspect Ratio)가 증가할수록 박막형태의 폴리실리콘 채널막(16A)의 형성은 단차피복성(Step Coverage) 열화, 폴리실리콘 응집(agglomeration)등을 유발하여 채널특성이 열화되는 문제점이 발생한다. 여기서, 단차피복성의 열화는 오픈영역(C)의 상부영역 측벽에 형성되는 폴리실리콘 채널막(16A) 두께와 하부영역 측벽에 형성되는 폴리실리콘 채널막(16A)의 두께가 서로 상이한 것을 의미한다.
Also, as the number of memory cells in the string increases, that is, as the aspect ratio of the open region C increases, the polysilicon channel layer 16A in the form of a thin film is formed to increase the density of the nonvolatile memory device. The problem of deterioration of channel characteristics occurs due to deterioration of step coverage and polysilicon agglomeration. Here, the deterioration of the step coverage means that the thickness of the polysilicon channel film 16A formed on the sidewall of the upper region of the open region C is different from the thickness of the polysilicon channel film 16A formed on the sidewall of the lower region.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 박막형태의 폴리실리콘 채널막 내 결정립계의 갯수를 감소시킬 수 있는 수직 채널형 비휘발성 메모리 장치의 제조방법을 제공하는데 그 목적이 있다. The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a method of manufacturing a vertical channel type nonvolatile memory device capable of reducing the number of grain boundaries in a polysilicon channel film in a thin film form. .

또한, 본 발명은 박막형태를 갖는 폴리실리콘 채널막의 채널특성을 향상시킬 수 있는 수직 채널형 비휘발성 메모리 장치의 제조방법을 제공하는데 다른 목적이 있다.
Another object of the present invention is to provide a method of manufacturing a vertical channel type nonvolatile memory device capable of improving channel characteristics of a polysilicon channel film having a thin film shape.

상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 기판 상에 층간절연막 및 게이트도전막이 복수회 교번 적층된 적층막을 형성하는 단계; 상기 적층막을 선택적으로 식각하여 상기 기판을 노출시키는 오픈영역을 형성하는 단계; 상기 오픈영역의 측벽에 메모리막을 형성하는 단계; 상기 오픈영역을 매립하도록 채널용 폴리실리콘막을 형성하는 단계; 상기 채널용 폴리실리콘막에 대하여 어닐공정을 실시하는 단계; 및 상기 채널용 폴리실리콘막을 선택적으로 식각하여 상기 오픈영역 측벽의 상기 메모리막 상에 폴리실리콘 채널막을 형성하는 단계를 포함하는 수직 채널형 비휘발성 메모리 장치 제조방법을 제공한다. According to an aspect of the present invention, there is provided a method of fabricating a laminate, in which an interlayer insulating film and a gate conductive film are alternately stacked on a substrate; Selectively etching the stacked layer to form an open area exposing the substrate; Forming a memory layer on sidewalls of the open region; Forming a polysilicon film for a channel to fill the open region; Performing an annealing process on the channel polysilicon film; And selectively etching the channel polysilicon layer to form a polysilicon channel layer on the memory layer on the sidewall of the open region.

또한, 상기 폴리실리콘 채널막을 형성한 이후에 나머지 상기 오픈영역을 매립하는 절연막을 형성하는 단계를 더 포함할 수 있다. The method may further include forming an insulating layer to fill the remaining open regions after the polysilicon channel layer is formed.

상기 메모리막은 전하차단막, 전하트랩막 및 터널절연막이 적층된 적층막을 포함할 수 있다. The memory film may include a stacked film in which a charge blocking film, a charge trap film, and a tunnel insulating film are stacked.

상기 채널용 폴리실리콘막은 후막형태를 갖도록 형성할 수 있고, 상기 폴리실리콘 채널막은 박막형태를 갖도록 형성할 수 있다. 이때, 박막형태를 갖는 상기 폴리실리콘 채널막은 100Å ~ 500Å 범위의 두께를 가질 수 있다. The channel polysilicon film may be formed to have a thick film shape, and the polysilicon channel film may be formed to have a thin film shape. In this case, the polysilicon channel film having a thin film shape may have a thickness in the range of 100 kV to 500 kV.

또한, 본 발명은 상기 적층막을 형성하기 이전에 상기 기판 상에 하부 선택트랜지스터를 형성하는 단계; 및 상기 폴리실리콘 채널막이 형성된 결과물 상에 상부 선택트랜지스터를 형성하는 단계를 더 포함할 수 있다. In addition, the present invention includes forming a lower selection transistor on the substrate before forming the laminated film; And forming an upper selection transistor on the resultant product on which the polysilicon channel layer is formed.

여기서, 상기 하부 선택트랜지스터를 형성하는 단계는, 상기 기판상에 층간절연막 및 게이트도전막을 순차적으로 형성하는 단계; 상기 층간절연막 및 상기 게이트도전막을 선택적으로 식각하여 상기 기판을 노출시키는 홀을 형성하는 단계; 상기 홀 측벽에 게이트절연막을 형성하는 단계; 및 나머지 상기 홀을 매립하고, 상기 폴리실리콘 채널막과 접하는 채널막을 형성하는 단계를 포함할 수 있다. The forming of the lower select transistor may include forming sequentially an interlayer insulating film and a gate conductive film on the substrate; Selectively etching the interlayer insulating layer and the gate conductive layer to form a hole exposing the substrate; Forming a gate insulating film on the sidewalls of the holes; And filling the remaining holes and forming a channel layer in contact with the polysilicon channel layer.

그리고, 상기 상부 선택트랜지스터를 형성하는 단계는, 상기 폴리실리콘 채널막이 형성된 결과물 상에 게이트도전막 및 층간절연막을 순차적으로 형성하는 단계; 상기 층간절연막 및 상기 게이트도전막을 선택적으로 식각하여 상기 폴리실리콘 채널막을 노출시키는 홀을 형성하는 단계; 상기 홀 측벽에 게이트도전막을 형성하는 단계; 및 나머지 상기 홀을 매립하고, 상기 폴리실리콘 채널막과 접하는 채널막을 형성하는 단계를 포함할 수 있다. The forming of the upper select transistor may include forming sequentially a gate conductive layer and an interlayer insulating layer on a resultant product on which the polysilicon channel layer is formed; Selectively etching the interlayer insulating layer and the gate conductive layer to form a hole exposing the polysilicon channel layer; Forming a gate conductive film on the sidewalls of the hole; And filling the remaining holes and forming a channel layer in contact with the polysilicon channel layer.

또한, 본 발명은 위와 같이 별도의 공정을 없이, 상기 적층막의 최상층 게이트도전막, 상기 최상층 게이트도전막 상에 형성된 상기 메모리막 및 상기 폴리실리콘 채널막이 상부 선택트랜지스터로 작용하고, 상기 적층막의 최하층 게이트도전막, 상기 최하층 게이트도전막 상에 형성된 상기 메모리막 및 상기 폴리실리콘 채널막이 하부 선택트랜지스터로 작용할 수 있다.
In addition, the present invention does not require any additional process as described above, the uppermost gate conductive film of the laminated film, the memory film formed on the uppermost gate conductive film and the polysilicon channel film act as an upper select transistor, the lowermost gate of the laminated film The conductive layer, the memory layer formed on the lowermost gate conductive layer, and the polysilicon channel layer may function as a lower selection transistor.

상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 기판 상에 층간절연막 및 희생막이 복수회 교번 적층된 적층막을 형성하는 단계; 상기 적층막을 선택적으로 식각하여 상기 기판을 노출시키는 오픈영역을 형성하는 단계; 상기 오픈영역을 매립하도록 채널용 폴리실리콘막을 형성하는 단계; 상기 채널용 폴리실리콘막에 대한 어닐공정을 실시하는 단계; 상기 채널용 폴리실리콘막을 선택적으로 식각하여 상기 오픈영역의 측벽에 폴리실리콘 채널막을 형성하는 단계; 상기 폴리실리콘 채널막 사이의 상기 적층막을 선택적으로 식각하여 희생막 제거용 트렌치를 형성하는 단계; 상기 희생막 제거용 트렌치를 통해 상기 희생막을 제거하여 상기 층간절연막 사이의 상기 폴리실리콘 채널막을 노출시키는 단계; 및 노출된 상기 폴리실리콘 채널막 상에 메모리막 및 게이트전극을 순차적으로 형성하는 단계를 포함하는 비휘발성 메모리 장치 제조방법을 제공한다. According to another aspect of the present invention, there is provided a method of fabricating a laminate, wherein an interlayer insulating layer and a sacrificial layer are alternately stacked on a substrate; Selectively etching the stacked layer to form an open area exposing the substrate; Forming a polysilicon film for a channel to fill the open region; Performing an annealing process on the channel polysilicon film; Selectively etching the channel polysilicon layer to form a polysilicon channel layer on sidewalls of the open region; Selectively etching the laminated layer between the polysilicon channel layers to form a trench for removing a sacrificial layer; Removing the sacrificial layer through the sacrificial layer removing trench to expose the polysilicon channel layer between the interlayer insulating layers; And sequentially forming a memory layer and a gate electrode on the exposed polysilicon channel layer.

또한, 본 발명은 상기 폴리실리콘 채널막을 형성한 이후에 나머지 상기 오픈영역을 매립하는 절연막을 형성하는 단계를 더 포함할 수 있다. The present invention may further include forming an insulating film filling the remaining open area after forming the polysilicon channel film.

상기 메모리막은 전하차단막, 전하트랩막 및 터널절연막이 적층된 적층막을 포함할 수 있다. The memory film may include a stacked film in which a charge blocking film, a charge trap film, and a tunnel insulating film are stacked.

상기 채널용 폴리실리콘막은 후막형태를 갖고, 상기 폴리실리콘 채널막은 박막형태를 가질 수 있다. The channel polysilicon film may have a thick film shape, and the polysilicon channel film may have a thin film shape.

상기 층간절연막은 산화막을 포함하고, 상기 희생막은 질화막을 포함할 수 있다.
The interlayer insulating layer may include an oxide layer and the sacrificial layer may include a nitride layer.

상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 최초 후막형태로 증착된 채널용 폴리실리콘막을 식각하여 박막형태의 폴리실리콘 채널막을 형성함으로써, 막내 결정립 크기를 증가시킬 수 있는 효과가 있다. 즉, 폴리실리콘 채널막 내 결정립계 갯수를 감소시킬 수 있으며, 이를 통해 폴리실리콘 채널막에서의 전하이동도를 향상시킬 수 있는 효과가 있다. The present invention based on the above-described problem solving means, by etching the polysilicon film for the channel deposited in the first thick film form to form a polysilicon channel film in the form of a thin film, there is an effect that can increase the grain size in the film. That is, the number of grain boundaries in the polysilicon channel film can be reduced, thereby improving the charge mobility in the polysilicon channel film.

또한, 본 발명은 최초 후막형태로 증착된 채널용 폴리실리콘막을 식각하여 박막형태의 폴리실리콘 채널막을 형성함으로써, 단차피복성의 열화 및 폴리실리콘의 응집에 기인한 비휘발성 메모리 장치의 동작특성 열화를 원천적으로 방지할 수 있는 효과가 있다.
In addition, the present invention by etching the polysilicon film for the channel deposited in the form of the first thick film to form a polysilicon channel film in the form of a thin film, deterioration of the operation characteristics of the nonvolatile memory device due to deterioration of the step coating and agglomeration of polysilicon. There is an effect that can be prevented.

도 1a 내지 도 1c는 종래기술에 따른 수직 채널형 비휘발성 메모리 장치의 제조방법을 도시한 공정단면도.
도 2a 내지 도 2e는 본 발명의 제1실시예에 따른 수직 채널형 비휘발성 메모리 장치의 제조방법을 도시한 공정단면도.
도 3a 내지 도 3c는 본 발명의 제2실시예에 따른 수직 채널형 비휘발성 메모리 장치의 제조방법을 도시한 공정단면도.
도 4a 내지 도 4c는 본 발명의 제3실시예에 따른 수직 채널형 비휘발성 메모리 장치의 제조방법을 도시한 공정단면도. 1A to 1C are cross-sectional views illustrating a method of manufacturing a vertical channel type nonvolatile memory device according to the prior art.
2A to 2E are cross-sectional views illustrating a method of manufacturing a vertical channel type nonvolatile memory device according to a first embodiment of the present invention.
3A to 3C are cross-sectional views illustrating a method of manufacturing a vertical channel type nonvolatile memory device according to a second embodiment of the present invention.
4A through 4C are cross-sectional views illustrating a method of manufacturing a vertical channel type nonvolatile memory device according to a third embodiment of the present invention.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention.

후술할 본 발명은 박막형태의 폴리실리콘 채널막을 구비하는 수직 채널형 비휘발성 메모리 장치(이른바, 마카로니 구조를 갖는 비휘발성 메모리 장치)에서 폴리실리콘 채널막 내 결정립계의 갯수를 감소시켜 폴리실리콘 채널막 내 전하이동도를 향상시키고, 단차피복성의 열화나 폴리실리콘 응집에 기인한 채널특성 열활르 방지할 수 있는 수직 채널형 비휘발성 메모리 장치의 제조방법을 제공한다.The present invention to be described later is to reduce the number of grain boundaries in the polysilicon channel film in a vertical channel type nonvolatile memory device (so-called nonvolatile memory device having a macaroni structure) having a thin polysilicon channel film in the polysilicon channel film A method of manufacturing a vertical channel type nonvolatile memory device capable of improving charge mobility and preventing thermal degradation of channel characteristics due to deterioration of step coverage and polysilicon agglomeration is provided.

도 2a 내지 도 2e는 본 발명의 제1실시예에 따른 수직 채널형 비휘발성 메모리 장치의 제조방법을 도시한 공정단면도이다. 2A to 2E are cross-sectional views illustrating a method of manufacturing the vertical channel type nonvolatile memory device according to the first embodiment of the present invention.

도 2a에 도시된 바와 같이, 기판(20) 상에 층간절연막(21A) 및 게이트도전막(22A)을 형성한 후, 게이트도전막(22A) 및 층간절연막(21A)을 식각하여 기판(20)을 노출시키는 홀을 형성한다. 이어서, 홀 측벽에 게이트절연막(23A)을 형성한 후, 게이트절연막(23A)이 형성된 홀 내부를 채널막(24A)을 매립한다. As shown in FIG. 2A, after the interlayer insulating film 21A and the gate conductive film 22A are formed on the substrate 20, the gate conductive film 22A and the interlayer insulating film 21A are etched to form the substrate 20. Form a hole that exposes. Subsequently, after the gate insulating film 23A is formed on the hole sidewall, the channel film 24A is buried in the hole in which the gate insulating film 23A is formed.

상술한 공정과정을 통해 수직으로 매립되는 스트링의 하부 선택트랜지스터(200)를 형성할 수 있다. Through the above-described process, the lower selection transistor 200 of the string embedded vertically may be formed.

도 2b에 도시된 바와 같이, 하부 선택트랜지스터(200)를 포함한 전체 구조물 상에 층간절연막(21B) 및 게이트도전막(22B)이 복수회 교번적층된 적층막(201)을 형성한다. 여기서, 게이트도전막(22B)은 스트링을 구성하는 메모리 셀의 수에 대응되도록 형성하고, 적층막(201)을 구성하는 층간절연막(21B) 및 게이트도전막(22B)은 각각 100Å 내지 1000Å 범위의 두께를 갖도록 형성할 수 있다. As shown in FIG. 2B, the laminated film 201 in which the interlayer insulating film 21B and the gate conductive film 22B are alternately stacked a plurality of times is formed on the entire structure including the lower selection transistor 200. Here, the gate conductive film 22B is formed so as to correspond to the number of memory cells constituting the string, and the interlayer insulating film 21B and the gate conductive film 22B constituting the laminated film 201 are in the range of 100 kV to 1000 kV, respectively. It may be formed to have a thickness.

다음으로, 적층막(201) 상에 하드마스크패턴(미도시)을 형성한 후, 하드마스크패턴을 식각장벽(etch barrier)으로 층간절연막(21B) 및 게이트도전막(22B)을 식각하여 하부 선택트랜지스터(200)의 게이트절연막(23A) 및 채널막(24A)을 노출시키는 오픈영역(C)을 형성한다.Next, after the hard mask pattern (not shown) is formed on the stacked layer 201, the interlayer insulating layer 21B and the gate conductive layer 22B are etched using the hard mask pattern as an etch barrier. An open region C exposing the gate insulating film 23A and the channel film 24A of the transistor 200 is formed.

도 2c에 도시된 바와 같이, 오픈영역(C) 측벽에 메모리막(25)을 형성한다. 여기서, 도면에 도시하지는 않았으나 메모리막(25)은 전하차단막, 전하트랩막 및 터널절연막이 순차적으로 적층된 적층막으로 형성할 수 있으며, 200Å 이하의 두께(구체적으로, 50Å ~ 200Å 범위의 두께)를 갖도록 형성할 수 있다. As shown in FIG. 2C, the memory layer 25 is formed on the sidewall of the open region C. Although not shown in the drawings, the memory film 25 may be formed as a laminated film in which a charge blocking film, a charge trap film, and a tunnel insulating film are sequentially stacked, and have a thickness of 200 m or less (specifically, a thickness in a range of 50 m to 200 m). It can be formed to have.

오픈영역(C) 측벽에 형성된 메모리막(25)은 오픈영역(C)을 포함한 구조물 표면을 따라 메모리막(25)을 형성한 후에 전면식각공정 예컨대, 에치백(etchback)을 실시하여 메모리막(25)을 오픈영역(C)의 측벽에 잔류시키는 일련의 공정과정을 통해 형성할 수 있다. The memory layer 25 formed on the sidewalls of the open region C may form a memory layer 25 along the surface of the structure including the open region C, and then may be etched back to form a memory layer 25. 25) may be formed through a series of processes for remaining on the sidewall of the open region (C).

메모리막(25)은 산화막과 질화막이 적층된 적층막 예컨대, ONO(Oxide/Nitride/Oxide), ON(Oxide/Nitride) 또는 ONON(Oxide/Nitride/Oxide/Nitride)으로 형성할 수 있다. 여기서, 산화막은 실리콘산화막(SiO2), 실리콘산화물을 포함하는 화합물 또는 고유전상수를 갖는 금속산화막로 형성할 수 있다. 금속산화막으로는 알루미늄산화막(Al2O3), 란탄산화막(La2O3), 하프늄산화막(HfO2), 티타늄산화막(TiO2), 지르코늄산화막(ZrO2) 또는 이들로 구성된 화합물을 사용할 수 있다. The memory film 25 may be formed as a stacked film in which an oxide film and a nitride film are stacked, for example, ONO (Oxide / Nitride / Oxide), ON (Oxide / Nitride), or ONON (Oxide / Nitride / Oxide / Nitride). The oxide film may be formed of a silicon oxide film (SiO 2 ), a compound containing silicon oxide, or a metal oxide film having a high dielectric constant. As the metal oxide film, an aluminum oxide film (Al 2 O 3 ), a lanthanum oxide film (La 2 O 3 ), a hafnium oxide film (HfO 2 ), a titanium oxide film (TiO 2 ), a zirconium oxide film (ZrO 2 ), or a compound thereof may be used. have.

다음으로, 오픈영역(C)을 매립하도록 채널용 폴리실리콘막(26)을 기판(20) 전면에 증착한다. 채널용 폴리실리콘막(26)은 오픈영역(C)을 매립하도록 형성됨에 따라 박막형태가 아닌 후막형태를 갖는다. 이때, 후막형태로 증착된 폴리실리콘막은 박막형태로 증착된 폴리실리콘막보다 결정립 크기가 크다.Next, a channel polysilicon film 26 is deposited on the entire surface of the substrate 20 to fill the open region C. Since the polysilicon film 26 for the channel is formed to fill the open region C, the channel polysilicon film 26 has a thick film shape instead of a thin film shape. At this time, the polysilicon film deposited in the form of a thick film has a larger grain size than the polysilicon film deposited in the form of a thin film.

채널용 폴리실리콘막(26)은 불순물이 도핑되지 않은 언도프드 상태(undoped state)로 형성하거나, 또는 붕소(B), 비소(As), 인(P)과 같은 불순물이 도핑된 도프드 상태(doper state)로 형성할 수 있다. The channel polysilicon layer 26 may be formed in an undoped state in which impurities are not doped, or in a doped state in which impurities such as boron (B), arsenic (As), and phosphorus (P) are doped. doper state).

다음으로, 채널용 폴리실리콘막(26)에 대하여 어닐공정(anneal)를 실시한다. 이때, 어닐공정은 후막형태로 증착된 채널용 폴리실리콘막(26)의 결정립 크기를 더욱더 증가시키기 위해 실시하는 것으로, 퍼니스어닐(Furnace ANL), 급속어닐(RTP), 플래시어닐(Flash ANL) 또는 레이져어닐(Laser ANL)을 사용하여 실시할 수 있다.Next, an annealing process is performed on the channel polysilicon film 26. At this time, the annealing process is carried out to further increase the grain size of the polysilicon film 26 for the channel deposited in the form of a thick film, furnace anneal (Furnace ANL), rapid annealing (RTP), flash anneal (Flash ANL) or It can be carried out using a laser anneal (Laser ANL).

한편, 박막형태로 폴리실리콘막을 증착한 이후에 어닐공정을 실시하여도 폴리실리콘막 내 결정립 크기를 증가시킬 수 있으나, 얇은 두께로 인하여 결정립 크기가 증가하는데 한계가 있다. 하지만, 후막형태로 폴리실리콘막을 증착한 후에 어닐공정을 실시하면, 막내 결정립 크기를 증가시킴에 있어 두께에 기인한 영향을 받지 않는다. On the other hand, even after performing the annealing process after depositing the polysilicon film in the form of a thin film, it is possible to increase the grain size in the polysilicon film, but there is a limit in increasing the grain size due to the thin thickness. However, if the annealing process is performed after depositing the polysilicon film in the form of a thick film, it is not influenced by the thickness in increasing the grain size in the film.

도 2d에 도시된 바와 같이, 적층막(201)의 최상부 층간절연막(21B)이 노출될때까지 평탄화공정을 실시한 후, 구조물 상에 하드마스크패턴(미도시)을 형성한다. 이어서, 하드마스크패턴을 식각장벽으로 채널용 폴리실리콘막(26)을 식각하여 메모리막(25) 상의 오픈영역(C) 측벽에 박막형태의 폴리실리콘 채널막(26A)을 형성한다. 이때, 폴리실리콘 채널막(26A)을 형성하기 위한 식각공정은 오픈영역(C)을 형성하기 위한 식각공정시 사용된 하드마스크패턴의 개구부 선폭보다 작은 선폭의 개구부를 갖는 하드마스크패턴을 사용하여 실시할 수 있으며, 폴리실리콘 채널막(26A)의 두께는 500Å 이하(구체적으로, 100Å ~ 500Å 범위의 두께)를 갖도록 형성할 수 있다. As shown in FIG. 2D, a planarization process is performed until the uppermost interlayer insulating film 21B of the laminated film 201 is exposed, and then a hard mask pattern (not shown) is formed on the structure. Subsequently, the polysilicon layer 26 for the channel is etched using the hard mask pattern as an etch barrier to form a thin polysilicon channel layer 26A on the sidewall of the open region C on the memory layer 25. In this case, the etching process for forming the polysilicon channel layer 26A is performed using a hard mask pattern having an opening having a line width smaller than that of the opening of the hard mask pattern used in the etching process for forming the open region C. The polysilicon channel film 26A may be formed to have a thickness of 500 kPa or less (specifically, a thickness in the range of 100 kPa to 500 kPa).

상술한 공정과정을 통해 하부 선택트랜지스터(200)의 채널막(24A)에 접하고, 오픈영역(C)의 측벽에서 박막형태를 갖는 폴리실리콘 채널막(26A)을 형성할 수 있다. 이처럼, 본 발명은 후막형태의 채널용 폴리실리콘막(26)을 식각하여 박막형태의 폴리실리콘 채널막(26A)을 형성함에 따라 막내 결정립계의 갯수를 감소시켜 전하이동도를 향상시킬 수 있다. 정리하면, 최초 후막형태로 증착된 채널용 폴리실리콘막(26)은 박막형태로 증착된 폴리실리콘막보다 결정립 크기가 크고, 막내 결정립계의 갯수가 작다. 그러므로, 후막형태로 증착된 채널용 폴리실리콘막(26)을 식각하여 형성된 박막형태의 폴리실리콘 채널막(26A)도 막내 결정립 크기가 크고, 결정립계의 갯수는 작기 때문에 전하이동도를 향상시킬 수 있다. Through the above-described process, the polysilicon channel layer 26A may be formed in contact with the channel layer 24A of the lower selection transistor 200 and on the sidewall of the open region C. As such, according to the present invention, as the polysilicon film 26 for thick film is etched to form a thin film polysilicon channel film 26A, the number of grain boundaries in the film can be reduced to improve charge mobility. In summary, the polysilicon film 26 for channels deposited in the form of the first thick film has a larger grain size and a smaller number of grain boundaries in the film than the polysilicon film deposited in the form of a thin film. Therefore, the thin-film polysilicon channel film 26A formed by etching the polysilicon film 26 deposited in the form of a thick film also has a large grain size in the film and a small number of grain boundaries, thereby improving charge mobility. .

또한, 후막형태로 증착된 채널용 폴리실리콘막(26)을 식각하여 형성된 박막형태의 폴리실리콘 채널막(26A)은 단차피복성 열화와 같은 문제점을 원천적으로 방지할 수 있다. 또한, 후막형태로 증착된 채널용 폴리실리콘막(26)을 식각하여 형성된 박막형태의 폴리실리콘 채널막(26A)은 폴리실리콘막을 박막형태로 증착하는 경우에 발생하는 폴리실리콘 응집과 같은 문제점도 원천적으로 방지할 수 있다.In addition, the polysilicon channel film 26A in the form of a thin film formed by etching the polysilicon film 26 for the channel deposited in a thick film form can prevent problems such as stepped coating degradation. In addition, the polysilicon channel film 26A in the form of a thin film formed by etching the polysilicon film 26 deposited in the form of a thick film also has problems such as polysilicon agglomeration which occurs when the polysilicon film is deposited in a thin film form. Can be prevented.

이처럼, 폴리실리콘 채널막(26A)의 단차피복성 열화, 폴리실리콘 응집과 같은 문제점을 원천적으로 방지함에 따라 적층된 각 메모리 셀 간의 동작특성을 균일하게 하여 신뢰성 높은 메모리 장치 구현이 가능하다. As described above, since the problems such as step coverage degradation and polysilicon agglomeration of the polysilicon channel layer 26A are fundamentally prevented, it is possible to implement a highly reliable memory device by uniformly operating characteristics between the stacked memory cells.

도 2e에 도시된 바와 같이, 나머지 오픈영역(C)을 절연막(27)으로 매립한다. 이때, 절연막(27)은 실리콘산화물 또는 실리콘산화물을 포함하는 화합물을 사용하여 형성할 수 있다. 이로써, 수직으로 배열되는 스트링의 복수의 메모리 셀을 형성할 수 있다. As shown in FIG. 2E, the remaining open region C is filled with the insulating layer 27. In this case, the insulating layer 27 may be formed using a silicon oxide or a compound containing silicon oxide. As a result, a plurality of memory cells of a string arranged vertically can be formed.

다음으로, 복수의 메모리 셀이 형성된 결과물 상에 게이트도전막(22C) 및 층간절연막(21C)을 형성한 후, 층간절연막(21C) 및 게이트도전막(22C)을 식각하여 폴리실리콘 채널막(26A) 및 메모리막(25)을 노출시키는 홀을 형성한다. Next, after the gate conductive film 22C and the interlayer insulating film 21C are formed on the resultant product on which the plurality of memory cells are formed, the interlayer insulating film 21C and the gate conductive film 22C are etched to form the polysilicon channel film 26A. And holes for exposing the memory film 25 are formed.

다음으로, 홀의 측벽에 게이트절연막(23C)을 형성한 후, 게이트절연막(23C)이 형성된 홀 내부에 폴리실리콘 채널막(26A)과 접하는 채널막(24C)을 매립하여 수직으로 배열되는 스트링의 상부 선택트랜지스터(202)를 형성한다.
Next, after the gate insulating film 23C is formed on the sidewall of the hole, the upper portion of the string arranged vertically by embedding the channel film 24C in contact with the polysilicon channel film 26A in the hole in which the gate insulating film 23C is formed. The selection transistor 202 is formed.

도 3a 내지 도 3c는 본 발명의 제2실시예에 따른 수직 채널형 비휘발성 메모리 장치의 제조방법을 도시한 공정단면도이다. 이하에서는, 설명의 편의를 위해 본 발명의 제1실시예와 유사한 부분에 대해서는 자세한 설명을 생략한다.3A to 3C are cross-sectional views illustrating a method of manufacturing a vertical channel type nonvolatile memory device according to a second embodiment of the present invention. In the following, detailed description of parts similar to those of the first embodiment of the present invention will be omitted for convenience of description.

도 3a에 도시된 바와 같이, 기판(30)상에 층간절연막(31A, 31B, 31C) 및 게이트도전막(32A, 32B, 32C)이 복수회 교번 적층된 적층막(301)을 형성한다. 여기서, 최하층에 형성된 층간절연막(31A) 및 게이트도전막(32A)은 하부 선택트랜지스터를 위한 것이고, 최상층에 형성된 층간절연막(31C) 및 게이트도전막(32C)은 상부 선택트랜지스터를 위한 것이다. 그리고, 최하층 및 최상층을 제외한 나머지 게이트도전막(32B)은 스트링을 구성하는 메모리 셀의 수에 대응되도록 형성한다. As shown in FIG. 3A, the interlayer insulating films 31A, 31B, and 31C and the gate conductive films 32A, 32B, and 32C are formed on the substrate 30 in a plurality of alternating layers. Here, the interlayer insulating film 31A and the gate conductive film 32A formed on the lowermost layer are for the lower select transistor, and the interlayer insulating film 31C and the gate conductive film 32C formed on the uppermost layer are for the upper select transistor. The remaining gate conductive layer 32B except for the lowermost layer and the uppermost layer is formed so as to correspond to the number of memory cells constituting the string.

다음으로, 적층막(301) 상에 하드마스크패턴(미도시)을 형성한 후에 하드마스크패턴을 식각장벽으로 적층막(301)을 식각하여 기판(30)을 노출시키는 오픈영역(C)을 형성한다. Next, after forming a hard mask pattern (not shown) on the stacked layer 301, the open layer C is formed to expose the substrate 30 by etching the stacked layer 301 using the hard mask pattern as an etch barrier. do.

도 3b에 도시된 바와 같이, 오픈영역(C)의 측벽에 메모리막(35)을 형성한다. 여기서, 도면에 도시하지는 않았지만, 메모리막(35)은 전하차단막, 전하트랩막 및 터널절연막이 순차적으로 적층된 적층막으로 형성할 수 있다. 여기서, 최하층 및 최상층에 형성된 층간절연막(31A, 31C)과 게이트도전막(32A, 32C)에 접하는 메모리막(35) 하부 선택트랜지스터 및 상부 선택트랜지스터에 대한 게이트절연막으로 작용한다. As shown in FIG. 3B, the memory layer 35 is formed on the sidewall of the open region C. FIG. Although not shown in the drawing, the memory film 35 may be formed as a laminated film in which a charge blocking film, a charge trap film, and a tunnel insulating film are sequentially stacked. Here, the gate insulating film serves as a gate insulating film for the lower selection transistor and the upper selection transistor of the memory layer 35 in contact with the interlayer insulating films 31A and 31C and the gate conductive films 32A and 32C formed on the lowermost and uppermost layers.

다음으로, 오픈영역(C)을 매립하도록 채널용 폴리실리콘막(36)을 기판(30) 전면에 증착한다. 채널용 폴리실리콘막(36)은 오픈영역(C)을 매립하도록 형성됨에 따라 박막형태가 아닌 후막형태를 갖는다. 이때, 후막형태로 증착된 폴리실리콘막은 박막형태로 증착된 폴리실리콘막보다 결정립 크기가 크다. Next, a channel polysilicon film 36 is deposited on the entire surface of the substrate 30 to fill the open region C. Since the channel polysilicon film 36 is formed to fill the open region C, the channel polysilicon film 36 has a thick film shape instead of a thin film shape. At this time, the polysilicon film deposited in the form of a thick film has a larger grain size than the polysilicon film deposited in the form of a thin film.

다음으로, 채널용 폴리실리콘막(36)에 대한 어닐공정을 실시하여 채널용 폴리실리콘막(36)의 결정립 크기를 더욱더 증가시킨다.Next, an annealing process is performed on the channel polysilicon film 36 to further increase the grain size of the channel polysilicon film 36.

도 3c에 도시된 바와 같이, 적층막(301)의 최상층 층간절연막(31C)이 노출될때까지 평탄화공정을 실시한 후, 구조물 상에 하드마스크패턴(미도시)을 형성한다. 이어서, 하드마스크패턴을 식각장벽으로 채널용 폴리실리콘막(36)을 식각하여 메모리막(35) 상의 오픈영역(C) 측벽에 박막형태의 폴리실리콘 채널막(36A)을 형성한다. 이때, 폴리실리콘 채널막(36A)을 형성하기 위한 식각공정은 오픈영역(C)을 형성하기 위한 식각공정시 사용된 하드마스크패턴의 개구부 선폭보다 작은 선폭의 개구부를 갖는 하드마스크패턴을 사용하여 실시할 수 있다. As shown in FIG. 3C, a planarization process is performed until the uppermost interlayer insulating film 31C of the laminated film 301 is exposed, and then a hard mask pattern (not shown) is formed on the structure. Subsequently, the polysilicon layer 36 for the channel is etched using the hard mask pattern as an etch barrier to form a thin polysilicon channel layer 36A on the sidewall of the open region C on the memory layer 35. In this case, the etching process for forming the polysilicon channel film 36A is performed using a hard mask pattern having an opening having a line width smaller than that of the opening of the hard mask pattern used in the etching process for forming the open region C. can do.

다음으로, 나머지 오픈영역(C)을 절연막(37)으로 매립한다. 이때, 절연막(37)은 실리콘산화물 또는 실리콘산화물을 포함하는 화합물을 사용하여 형성할 수 있다. 이로써, 수직으로 배열되는 스트링의 복수의 메모리 셀, 하부 선택트랜지터 및 상부 선택트랜지스터르 한번에 형성할 수 있다.
Next, the remaining open region C is filled with the insulating film 37. In this case, the insulating layer 37 may be formed using a silicon oxide or a compound containing silicon oxide. As a result, a plurality of memory cells, a lower select transistor, and an upper select transistor of a string arranged vertically may be formed at one time.

도 4a 내지 도 4c는 본 발명의 제3실시예에 따른 수직 채널형 비휘발성 메모리 장치의 제조방법을 도시한 공정단면도이다. 4A to 4C are cross-sectional views illustrating a method of manufacturing a vertical channel type nonvolatile memory device according to a third embodiment of the present invention.

도 4a에 도시된 바와 같이, 기판(40) 상에 층간절연막(41) 및 희생막(42)이 복수회 교번 적층된 적층막(401)을 형성한다. 여기서, 희생막(42)은 층간절연막(41)에 대하여 식각선택비를 갖는 물질로 형성한다. 일례로, 층간절연막(41)을 산화막으로 형성한 경우에 희생막(42)은 질화막으로 형성할 수 있다. As shown in FIG. 4A, a laminated film 401 in which an interlayer insulating film 41 and a sacrificial film 42 are alternately stacked a plurality of times is formed on the substrate 40. Here, the sacrificial layer 42 is formed of a material having an etching selectivity with respect to the interlayer insulating layer 41. For example, when the interlayer insulating film 41 is formed of an oxide film, the sacrificial film 42 may be formed of a nitride film.

다음으로, 적층막(401)을 선택적으로 식각하여 기판(40)을 노출시키는 오픈영역(44)을 형성한다. Next, the stacked layer 401 is selectively etched to form an open region 44 exposing the substrate 40.

다음으로, 오픈영역(44)을 매립하도록 채널용 폴리실리콘막(43)을 기판(40) 전면에 증착한 후에 채널용 폴리실리콘막(43)에 대한 어닐공정을 실시한다. Next, after the channel polysilicon film 43 is deposited on the entire surface of the substrate 40 so as to fill the open region 44, the channel polysilicon film 43 is annealed.

도 4b에 도시된 바와 같이, 적층막(401)의 최상층 층간절연막(41)이 노출될때까지 평탄화공정을 수행한 후에 채널용 폴리실리콘막(43)을 선택적으로 식각하여 오픈영역(44)의 측벽에 박막형태의 폴리실리콘 채널막(43A)을 형성한다. As shown in FIG. 4B, after the planarization process is performed until the uppermost interlayer dielectric layer 41 of the stacked layer 401 is exposed, the sidewall of the open region 44 is selectively etched by selectively etching the channel polysilicon layer 43. A polysilicon channel film 43A in the form of a thin film is formed on the film.

다음으로, 나머지 오픈영역(44)을 절연막(45)으로 매립한 후에 폴리실리콘 채널막(43A) 사이의 적층막(401)을 선택적으로 식각하여 기판(40)을 노출시키는 희생막 제거용 트렌치(46)을 형성한다.Next, after filling the remaining open region 44 with the insulating film 45, the sacrificial film removing trench for selectively exposing the substrate 40 by selectively etching the laminated film 401 between the polysilicon channel film 43A ( 46).

도 4c에 도시된 바와 같이, 희생막 제거용 트렌치(46)를 통해 희생막(42)을 제거하여 층간절연막(41) 사이의 폴리실리콘 채널막(43A)을 노출시키는 복수개의 홈을 형성한다. As shown in FIG. 4C, the sacrificial layer 42 is removed through the sacrificial layer removing trench 46 to form a plurality of grooves exposing the polysilicon channel layer 43A between the interlayer insulating layers 41.

다음으로, 층간절연막(41) 사이의 노출된 폴리실리콘 채널막(43A) 상에 메모리막(46)을 형성한다. 구체적으로, 메모리막(46)은 희생막(42)이 제거된 구조물의 표면을 따라 형성할 수 있다. 그리고, 메모리막(46)은 터널절연막, 전하트랩막 및 전하차단막이 순차적으로 적층된 적층막으로 형성할 수 있다. Next, the memory film 46 is formed on the exposed polysilicon channel film 43A between the interlayer insulating films 41. In detail, the memory layer 46 may be formed along the surface of the structure from which the sacrificial layer 42 is removed. The memory film 46 may be formed as a laminated film in which a tunnel insulating film, a charge trap film, and a charge blocking film are sequentially stacked.

다음으로, 메모리막(46) 상에 층간절연막(41) 사이를 매립하는 게이트전극(47)을 형성한다. 구체적으로, 게이트전극(47)은 메모리막(46)이 형성된 희생막 제거용 트렌치(46)를 매립하도록 메모리막(46) 상에 게이트도전막을 형성한 후에 층간절연막(41) 사이의 홈을 매립하도록 게이트도전막을 선택적으로 식각하여 형성할 수 있다. 이로써, 수직으로 배열되는 스트링의 복수의 메모리 셀을 형성할 수 있다.
Next, a gate electrode 47 is formed on the memory film 46 to fill the interlayer insulating film 41. Specifically, the gate electrode 47 fills the grooves between the interlayer insulating films 41 after the gate conductive film is formed on the memory film 46 to fill the sacrificial film removing trench 46 in which the memory film 46 is formed. The gate conductive layer may be selectively etched to form the gate conductive layer. As a result, a plurality of memory cells of a string arranged vertically can be formed.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
The technical idea of the present invention has been specifically described according to the above preferred embodiments, but it should be noted that the above embodiments are intended to be illustrative and not restrictive. In addition, it will be understood by those of ordinary skill in the art that various embodiments within the scope of the technical idea of the present invention are possible.

20 : 기판 21A, 21B, 21C : 층간절연막
22A, 22B, 22C : 게이트도전막 23A, 23C : 게이트절연막
24A, 24C : 채널막 25 : 메모리막
26 : 채널용 폴리실리콘막 26A : 폴리실리콘 채널막
27 : 절연막 200 : 하부 선택트랜지스터
201 : 적층막 202 : 상부 선택트랜지스터20: substrate 21A, 21B, 21C: interlayer insulating film
22A, 22B, 22C: gate conductive film 23A, 23C: gate insulating film
24A, 24C: channel film 25: memory film
26: polysilicon film for channel 26A: polysilicon channel film
27: insulating film 200: lower select transistor
201: laminated film 202: top select transistor

Claims (14)

기판 상에 층간절연막 및 게이트도전막이 복수회 교번 적층된 적층막을 형성하는 단계;
상기 적층막을 선택적으로 식각하여 상기 기판을 노출시키는 오픈영역을 형성하는 단계;
상기 오픈영역의 측벽에 메모리막을 형성하는 단계;
상기 오픈영역을 매립하도록 채널용 폴리실리콘막을 형성하는 단계;
상기 채널용 폴리실리콘막에 대한 어닐공정을 실시하는 단계; 및
상기 채널용 폴리실리콘막을 선택적으로 식각하여 상기 오픈영역 측벽의 상기 메모리막 상에 폴리실리콘 채널막을 형성하는 단계
를 포함하는 수직 채널형 비휘발성 메모리 장치 제조방법.
Forming a laminated film in which an interlayer insulating film and a gate conductive film are alternately stacked on the substrate a plurality of times;
Selectively etching the stacked layer to form an open area exposing the substrate;
Forming a memory layer on sidewalls of the open region;
Forming a polysilicon film for a channel to fill the open region;
Performing an annealing process on the channel polysilicon film; And
Selectively etching the channel polysilicon layer to form a polysilicon channel layer on the memory layer on the sidewall of the open region
A vertical channel type nonvolatile memory device manufacturing method comprising a.
제1항에 있어서,
상기 폴리실리콘 채널막을 형성한 이후에 나머지 상기 오픈영역을 매립하는 절연막을 형성하는 단계를 더 포함하는 비휘발성 메모리 장치 제조방법.
The method of claim 1,
And forming an insulating layer to fill the remaining open regions after the polysilicon channel layer is formed.
제1항에 있어서,
상기 메모리막은 전하차단막, 전하트랩막 및 터널절연막이 적층된 적층막을 포함하는 수직 채널형 비휘발성 메모리 장치 제조방법.
The method of claim 1,
The memory layer includes a stacked layer in which a charge blocking layer, a charge trap layer, and a tunnel insulation layer are stacked.
제1항에 있어서,
상기 채널용 폴리실리콘막은 후막형태를 갖고, 상기 폴리실리콘 채널막은 박막형태를 갖는 수직 채널형 비휘발성 메모리 장치 제조방법.
The method of claim 1,
The channel polysilicon film has a thick film shape, and the polysilicon channel film has a thin film shape.
제4항에 있어서,
상기 폴리실리콘 채널막은 100Å ~ 500Å 범위의 두께를 갖는 수직 채널형 비휘발성 메모리 장치 제조방법.
The method of claim 4, wherein
The polysilicon channel layer is a vertical channel type nonvolatile memory device having a thickness in the range of 100 ~ 500Å.
제1항에 있어서,
상기 적층막을 형성하기 이전에 상기 기판 상에 하부 선택트랜지스터를 형성하는 단계; 및
상기 폴리실리콘 채널막이 형성된 결과물 상에 상부 선택트랜지스터를 형성하는 단계
를 더 포함하는 비휘발성 메모리 장치 제조방법.
The method of claim 1,
Forming a lower selection transistor on the substrate before forming the stacked layer; And
Forming an upper selection transistor on the resultant product on which the polysilicon channel layer is formed;
A nonvolatile memory device manufacturing method further comprising.
제6항에 있어서,
상기 하부 선택트랜지스터를 형성하는 단계는,
상기 기판상에 층간절연막 및 게이트도전막을 순차적으로 형성하는 단계;
상기 층간절연막 및 상기 게이트도전막을 선택적으로 식각하여 상기 기판을 노출시키는 홀을 형성하는 단계;
상기 홀 측벽에 게이트절연막을 형성하는 단계; 및
나머지 상기 홀을 매립하고, 상기 폴리실리콘 채널막과 접하는 채널막을 형성하는 단계
를 포함하는 비휘발성 메모리 장치 제조방법.
The method of claim 6,
Forming the lower select transistor,
Sequentially forming an interlayer insulating film and a gate conductive film on the substrate;
Selectively etching the interlayer insulating layer and the gate conductive layer to form a hole exposing the substrate;
Forming a gate insulating film on the sidewalls of the holes; And
Filling the remaining holes and forming a channel layer in contact with the polysilicon channel layer;
Nonvolatile memory device manufacturing method comprising a.
제6항에 있어서,
상기 상부 선택트랜지스터를 형성하는 단계는,
상기 폴리실리콘 채널막이 형성된 결과물 상에 게이트도전막 및 층간절연막을 순차적으로 형성하는 단계;
상기 층간절연막 및 상기 게이트도전막을 선택적으로 식각하여 상기 폴리실리콘 채널막을 노출시키는 홀을 형성하는 단계;
상기 홀 측벽에 게이트도전막을 형성하는 단계; 및
나머지 상기 홀을 매립하고, 상기 폴리실리콘 채널막과 접하는 채널막을 형성하는 단계
를 포함하는 비휘발성 메모리 장치 제조방법. The method of claim 6,
Forming the upper select transistor,
Sequentially forming a gate conductive film and an interlayer insulating film on the resultant product on which the polysilicon channel film is formed;
Selectively etching the interlayer insulating layer and the gate conductive layer to form a hole exposing the polysilicon channel layer;
Forming a gate conductive film on the sidewalls of the hole; And
Filling the remaining holes and forming a channel layer in contact with the polysilicon channel layer;
Nonvolatile memory device manufacturing method comprising a. 제1항에 있어서,
상기 적층막의 최하층 게이트도전막, 상기 최하층 게이트도전막 상에 형성된 상기 메모리막 및 상기 폴리실리콘 채널막이 하부 선택트랜지스터로 작용하고,
상기 적층막의 최상층 게이트도전막, 상기 최상층 게이트도전막 상에 형성된 상기 메모리막 및 상기 폴리실리콘 채널막이 상부 선택트랜지스터로 작용하는
비휘발성 메모리 장치 제조방법.
The method of claim 1,
The lowermost gate conductive film of the laminated film, the memory film formed on the lowermost gate conductive film, and the polysilicon channel film serve as lower select transistors,
The uppermost gate conductive layer of the stacked layer, the memory layer formed on the uppermost gate conductive layer, and the polysilicon channel layer act as upper select transistors.
A method of manufacturing a nonvolatile memory device.
기판 상에 층간절연막 및 희생막이 복수회 교번 적층된 적층막을 형성하는 단계;
상기 적층막을 선택적으로 식각하여 상기 기판을 노출시키는 오픈영역을 형성하는 단계;
상기 오픈영역을 매립하도록 채널용 폴리실리콘막을 형성하는 단계;
상기 채널용 폴리실리콘막에 대한 어닐공정을 실시하는 단계;
상기 채널용 폴리실리콘막을 선택적으로 식각하여 상기 오픈영역의 측벽에 폴리실리콘 채널막을 형성하는 단계;
상기 폴리실리콘 채널막 사이의 상기 적층막을 선택적으로 식각하여 희생막 제거용 트렌치를 형성하는 단계;
상기 희생막 제거용 트렌치를 통해 상기 희생막을 제거하여 상기 층간절연막 사이의 상기 폴리실리콘 채널막을 노출시키는 단계; 및
노출된 상기 폴리실리콘 채널막 상에 메모리막 및 게이트전극을 순차적으로 형성하는 단계
를 포함하는 비휘발성 메모리 장치 제조방법.
Forming a laminated film in which an interlayer insulating film and a sacrificial film are alternately stacked a plurality of times on a substrate;
Selectively etching the stacked layer to form an open area exposing the substrate;
Forming a polysilicon film for a channel to fill the open region;
Performing an annealing process on the channel polysilicon film;
Selectively etching the channel polysilicon layer to form a polysilicon channel layer on sidewalls of the open region;
Selectively etching the laminated layer between the polysilicon channel layers to form a trench for removing a sacrificial layer;
Removing the sacrificial layer through the sacrificial layer removing trench to expose the polysilicon channel layer between the interlayer insulating layers; And
Sequentially forming a memory layer and a gate electrode on the exposed polysilicon channel layer
Nonvolatile memory device manufacturing method comprising a.
제10항에 있어서,
상기 폴리실리콘 채널막을 형성한 이후에 나머지 상기 오픈영역을 매립하는 절연막을 형성하는 단계를 더 포함하는 비휘발성 메모리 장치 제조방법.
The method of claim 10,
And forming an insulating layer to fill the remaining open regions after the polysilicon channel layer is formed.
제10항에 있어서,
상기 메모리막은 전하차단막, 전하트랩막 및 터널절연막이 적층된 적층막을 포함하는 수직 채널형 비휘발성 메모리 장치 제조방법.
The method of claim 10,
The memory layer includes a stacked layer in which a charge blocking layer, a charge trap layer, and a tunnel insulation layer are stacked.
제10항에 있어서,
상기 채널용 폴리실리콘막은 후막형태를 갖고, 상기 폴리실리콘 채널막은 박막형태를 갖는 수직 채널형 비휘발성 메모리 장치 제조방법.
The method of claim 10,
The channel polysilicon film has a thick film shape, and the polysilicon channel film has a thin film shape.
제10항에 있어서,
상기 층간절연막은 산화막을 포함하고, 상기 희생막은 질화막을 포함하는 비휘발성 메모리 장치 제조방법. The method of claim 10,
The interlayer dielectric layer includes an oxide layer, and the sacrificial layer includes a nitride layer.
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