KR20100070083A - 이미지 센서의 제조 방법 - Google Patents
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Abstract
본 발명의 실시예에 따른 이미지 센서의 제조 방법은 제 1 기판에 배선을 포함하는 회로(circuitry)를 형성하는 단계; 상기 배선 상에 진성층(intrinsic layer)과 도전형 전도층을 형성함으로써, 포토 다이오드를 형성하는 단계; 상기 포토 다이오드 상에 상변화 물질을 형성하는 단계; 상기 상변화 물질에 대해 열처리 또는 전기를 인가함으로써, 상기 상변화 물질에서 열이 발생되도록 하는 단계; 및 상기 상변화 물질을 제거하는 단계;를 포함한다.
이미지 센서
Description
본 발명은 이미지 센서의 제조 방법에 대해서 개시한다.
종래기술에 따른 씨모스 이미지 센서는 포토다이오드가 트랜지스터와 수평으로 배치되는 구조이다.
물론, 종래기술에 의한 수평형의 씨모스 이미지 센서에 의해 CCD 이미지센서의 단점이 해결되기는 하였으나, 종래기술에 의한 수평형의 씨모스 이미지 센서에는 여전히 문제점들이 있다.
즉, 종래기술에 의한 수평형의 씨모스 이미지 센서에 의하면 포토 다이오드와 트랜지스터가 기판상에 상호 수평으로 인접하여 제조된다. 이에 따라, 포토 다이오드를 위한 추가적인 영역이 요구되며, 이에 의해 필팩터(fill factor) 영역을 감소시키고 또한 레졀류션(Resolution)의 가능성을 제한하는 문제가 있다.
또한, 종래기술에 의한 수평형의 씨모스 이미지센서에 의하면 포토 다이오드와 트랜지스터를 동시에 제조하는 공정에 대한 최적화를 달성하는 점이 매우 어려운 문제가 있다. 즉, 신속한 트랜지스터 공정에서는 작은 면저항(low sheet resistance)을 위해 샐로우 정션(shallow junction)이 요구되나, 포토 다이오드에 는 이러한 샐로우 정션(shallow junction)이 적절하지 않을 수 있다.
또한, 종래기술에 의한 수평형의 씨모스 이미지센서에 의하면 추가적인 온칩(on-chip) 기능들이 이미지센서에 부가되면서 단위화소의 크기가 이미지센서의 센서티버티(sensitivity)를 유지하기 위해 증가되거나 또는 포토다이오드를 위한 면적이 픽셀사이즈를 유지하기 위해 감소되야한다.
그런데, 픽셀사이즈가 증가되면 이미지센서의 레졀류션(Resolution)이 감소하게되며, 또한, 포토 다이오드의 면적이 감소되면 이미지센서의 센서티버티(sensitivity)가 감소하는 문제가 발생한다.
본 발명의 실시예는 회로(circuitry)와 포토다이오드의 새로운 집적을 제공할 수 있는 이미지센서의 제조방법을 제공하고자 한다.
본 발명의 실시예는 두 개의 칩을 이용하여 포토 다이오드 형성후 칼라필터 어레이와 마이크로 렌즈를 형성시키는 이미지 칩과, 이를 구동하는 드라이버 IC 및 기타 부가기능을 부여할 수 있는 로직 어레이로 구성되는 로직 칩으로 분리하여 이미지 칩과 로직 칩을 하나의 패드를 이용하여 3차원 집적할 수 있는 이미지 센서의 제조방법을 제공하고자 한다.
그리고, 포토 다이오드 상부에서의 다수의 메탈 라인들이 생략되도록 함으로써, 포토 다이오드와 마이크로 렌즈 사이의 거리를 줄여 광경로를 획기적으로 감소시키고, 이로 인하여 광감도를 향상시킬 수 있는 이미지 센서의 제조 방법을 제안한다.
또한, 실시예는 레졀류션(Resolution)과 센서티버티(sensitivity)가 함께 개선될 수 있는 이미지 센서을 제공할 수 있다.
본 발명의 실시예에 따른 이미지 센서의 제조 방법은 제 1 기판에 배선을 포함하는 회로(circuitry)를 형성하는 단계; 상기 배선 상에 진성층(intrinsic layer)과 도전형 전도층을 형성함으로써, 포토 다이오드를 형성하는 단계; 상기 포토 다이오드 상에 상변화 물질을 형성하는 단계; 상기 상변화 물질에 대해 열처리 또는 전기를 인가함으로써, 상기 상변화 물질에서 열이 발생되도록 하는 단계; 및 상기 상변화 물질을 제거하는 단계;를 포함한다.
그리고, 상기 진성층과 도전형 전도층은 비정질 층으로 이루어지고, 상기 상변화 물질에서 발생된 열에 의한 상기 비정질 층의 상변화를 위하여, 상기 상변화 물질로 전류를 인가하는 것을 특징으로 한다.
제안되는 본 발명의 이미지 센서의 제조 방법에 의해서, 비정질의 층으로 포토 다이오드를 형성하는 경우라도, 후속되는 공정에서 상변화 물질 및 상기 상변화 물질에서 발생된 열을 이용하여 상기 포토 다이오드에 부분적으로 열을 인가함으로써, 결정형으로 상변화를 유도할 수 있게 된다.
이로 인하여, 비정질층의 경우보다 1000배 이상 이동성이 증가하기 때문에, 빛의 수광에 따라 발생된 전자의 이동이 향상될 수 있는 장점이 있다.
이하에서는, 본 실시예에 대하여 첨부되는 도면을 참조하여 상세하게 살펴보도록 한다. 다만, 본 실시예가 개시하는 사항으로부터 본 실시예가 갖는 발명의 사상의 범위가 정해질 수 있을 것이며, 본 실시예가 갖는 발명의 사상은 제안되는 실시예에 대하여 구성요소의 추가, 삭제, 변경등의 실시변형을 포함한다고 할 것이다.
그리고, 이하의 설명에서, 단어 '포함하는'은 열거된 것과 다른 구성요소들 또는 단계들의 존재를 배제하지 않는다.
그리고, 본 발명의 실시예에 대한 상세한 설명을 위하여 이미지 센서를 구성하는 각 부분이 일부 확대되어 도시되니, 이 점 참조할 필요가 있다.
도 1은 본 발명의 실시예에 따른 이미지 센서의 구성을 보여주는 도면이다.
도 1을 참조하면, 이미지 센서는 배선(150)과 회로(circuitry)(120)가 형성된 제 1 기판(100)과, 상기 배선(150)과 접촉하면서 상기 제1 기판(100)상에 형성된 포토 다이오드(220)를 포함한다.
도면에는 단위 픽셀의 단일 포토 다이오드가 도시되어 있지만, 단위 픽셀들 사이에는 소정의 절연막 또는 컨택 플러그가 형성될 수 있다.
그리고, 상기 제 1 기판(100)의 회로(120)는 상기 제 1 기판(100)에 형성된 전기접합영역(140)과 복수의 트랜지스터들을 포함한다.
상기 포토 다이오드(220)는 비정질의 반도체층(amorphous semiconductor layer)에 형성될 수 있으며, 다만 이 경우 본 발명의 실시예에 따라 비정질 특성을 결정화 특성으로 변화시키기 위한 제조공정이 소개된다.
즉, 상기 포토 다이오드(220)를 비정질 반도체층에 형성하는 경우에는, 비정질 반도체층은 그물말 구조를 갖기 때문에 전자나 홀의 이동성(mobility)가 떨어질 수 있다.
이러한 전자의 이동성을 증가시키기 위해서는 폴리 실리콘(poly silicon)과 같은 결정형 반도체가 유리할 수 있지만, 상기 포토 다이오드(220)를 직접 폴리 실리콘층에 형성하는 경우에는 열처리 온도나 공정상의 제한이 많을 수 있다.
이러한 견지에, 본 발명의 실시예는 비정질의 반도체층에 상기 포토 다이오 드(220)를 형성한 다음, 상기 비정질의 반도체층의 상을 폴리 실리콘과 같은 결정형 반도체층으로 변화시키기 위한 방법이 개시된다.
상기 비정질의 반도체층을 결정형 반도체층으로 상변화시키기 위한 구체적인 공정은 첨부되는 도면과 함께 후술하기로 한다.
한편, 상기 포토 다이오드(220)는 상기 배선(150)과 전기적으로 연결되는 진성층(intrinsic layer)(223) 및 상기 진성층(223) 상에 형성된 제 1 도전형의 물질이 주입되어 있는 제 1 도전형 전도층(225)을 포함한다.
또한, 상기 포토 다이오드(200)는 상기 배선(150)과 진성층(223) 사이에 형성된 제 2 도전형의 물질이 주입된 제 2 도전형 전도층(221)을 더 포함할 수 있다.
이하에서는, 상기와 같은 이미지 센서를 제조하는 방법에 대해서 구체적으로 살펴보기로 하며, 도 1의 도면부호 중 미설명 도면부호는 이하의 제조방법에서 설명하기로 한다.
도 2 내지 도 6은 본 발명의 실시예에 따라 이미지 센서를 제조하는 방법을 설명하기 위한 도면이다.
먼저, 도 2를 참조하면, 배선(150)과 회로(120)가 형성된 제 1 기판(100)을 준비한다.
예를 들어, 제 2 도전형의 제 1 기판(100)에 소자 분리막(110)을 형성하여 액티브 영역을 정의하고, 상기 액티브 영역에 트랜지스터를 포함하는 회로(120)를 형성한다.
여기서, 상기 회로(120)는 트랜스퍼 트랜지스터(Tx)(121), 리셋 트랜지스 터(Rx)(123), 드라이브 트랜지스터(Dx)(125), 실렉트 랜지스터(Sx)(127)를 포함할 수 있다.
그리고, 상기 제 1 기판(100) 내에 플로팅 티퓨젼 영역(FD)(131), 소스/드레인 영역(133,135,137)을 포함하는 이온주입 영역(130)을 형성한다.
그리고, 실시예의 전기접합영역(140)은 제 1 도전형 웰(141) 또는 제 1 도전형 에피층 상에 형성된 제 2 도전형 이온주입층(143), 상기 제 2 도전형 이온주입층(143) 상에 형성된 제 1 도전형 이온주입층(145)을 포함할 수 있다.
상기 전기접합영역(140)은 PN 정션(junction)으로 형성될 수 있으며, 도 2와 같이 P0(145)/N-(143)/P-(141) Junction 일 수 있으나 이에 한정되는 것은 아니다.
실시예에서 도 2와 같이 4T CIS 구조에서 포토다이오드(Photodiode) 역할을 하는 P0/N-/P- Junction(140)을 제 1 기판(Si Sub)(100)에 형성시킨 이유는 다음과 같다.
N+ Junction인 FD(131) Node와 달리, P0/N-/P- Junction(140)은 인가전압이 모두 전달되지 않고 일정 전압에서 핀치오프(Pinch-off) 된다. 이 전압을 피닝 볼티지(Pinning Voltage)이라 부르며, 피닝 볼티지(Pinning Voltage)는 P0(145) 및 N-(143) 도핑(Doping) 농도에 의존한다.
구체적으로, 포토 다이오드(Photodiode)(210)에서 생성된 전자는 P0/N-/P- Junction(140)으로 이동하게 되며 Tx(121) 온(On) 시 FD(131) Node로 전달되어 전압으로 변환된다.
P0/N-/P- Junction(140)의 전압의 최대값은 피닝 볼티지(Pinning Voltage)가 되고 FD(131) Node 전압의 최대값은 Vdd- Rx(123) Vth(문턱전압)이 되므로 Tx(131) 양단간 전위차로 인해 차지 쉐어링(Charge Sharing) 없이 칩(Chip) 상부의 포토다이오드(Photodiode)(210)에서 발생한 전자가 FD(131) Node로 덤핑(Dumping) 될 수 있다.
따라서, 실시예에 의하면 N+ Junction으로 연결된 경우와 달리 새츄레이션 시그널(Saturation Signal) 및 감도 하락 등의 문제를 피할 수 있다.
그 다음으로, 상기 제 1 기판(100) 상에 층간 절연층과, 배선(150)을 형성한다. 상기 배선(150)은 제 1 메탈컨택(151a), 제 1 메탈(151), 제 2 메탈(152), 제 3 메탈(153) 제 4 메탈컨택(154a)를 포함할 수 있으며, 이에 한정되는 것은 아니다.
그 다음, 도 3을 참조하면, 제 1 기판(100) 상에 포토 다이오드(220)를 형성하는 공정이 진행되며, 상기 포토 다이오드(220)는 비정질층에 형성된다.
상기 배선(150)을 포함하는 회로(120)가 형성된 제 1 기판(100) 상에 포토다이오드(220)를 증착 등의 방법에 형성할 수 있다.
예를 들어, 상기 배선(150)과 접촉하도록 상기 제 1 기판(100) 상에 제 2 도전형 물질이 주입된 제 2 도전형 전도층(221)을 형성한다. 한편, 경우에 따라서는 상기 제 2 도전형 전도층(221)이 형성되지 않고 이후의 공정이 진행될 수도 있다.
상기 제 2 도전형 전도층(221)은 PIN 다이오드의 N층의 역할을 할 수 있다. 즉, 상기 제 2 도전형 전도층(221)은 N 타입 도전형 전도층일 수 있으나 이에 한정되는 것은 아니다.
상기 제 2 도전형 전도층(221)은 N 도핑된 비정질 실리콘(n-doped amorphous silicon)을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다.
즉, 상기 제 2 도전형 전도층(221)은 비정질 실리콘에 게르마늄, 탄소, 질소 또는 산소 등을 첨가하여 a-Si:H, a-SiGe:H, a-SiC, a-SiN:H a-SiO:H 등으로 형성될 수도 있다.
상기 제 2 도전형 전도층(221)은 화학기상증착(CVD) 특히, PECVD 등에 의해 형성될 수 있다. 예를 들어, 상기 제 2 도전형 전도층(221)은 실란가스(SiH4)에 PH3, P2H5 등을 혼합하여 PECVD에 의해 비정질 실리콘으로 형성될 수 있다.
다음으로, 상기 제 2 도전형 전도층(221) 상에 진성층(intrinsic layer)(223)을 형성한다. 상기 진성층(223)은 본 발명의 실시예에서 채용하는 PIN 다이오드의 I층의 역할을 할 수 있다.
상기 진성층(223)은 비정질 실리콘(amorphous silicon)을 이용하여 형성되며, 상기 진성층(223)은 화학기상증착(CVD) 특히, PECVD 등에 의해 형성될 수 있다. 예를 들어, 상기 진성층(223)은 실란가스(SiH4) 등을 이용하여 PECVD에 의해 비정질 실리콘으로 형성될 수 있다.
그 후, 상기 진성층(223) 상에 제 1 도전형 전도층(225)을 형성한다. 상기 제 1 도전형 전도층(225)은 상기 진성층(223)의 형성과 연속공정으로 형성될 수 있다. 상기 제 1 도전형 전도층(225)은 제 2 실시예에서 채용하는 PIN 다이오드의 P층의 역할을 할 수 있다. 즉, 상기 제 1 도전형 전도층(225)은 P 타입 도전형 전도 층일 수 있으나 이에 한정되는 것은 아니다.
상기 제 1 도전형 전도층(225)은 P 도핑된 비정질 실리콘(p-doped amorphous silicon)을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 제 1 도전형 전도층(225)은 화학기상증착(CVD) 특히, PECVD 등에 의해 형성될 수 있다. 예를 들어, 상기 제2 도전형 전도층(225)은 실란가스(SiH4)에 보론 등을 혼합하여 PECVD에 의해 비정질 실리콘으로 형성될 수 있다.
이러한 방법으로 포토 다이오드(220)가 형성되면, 상기 포토 다이오드(220)가 형성된 비정질층을 결정질층으로 상변화시키기 위한 과정이 수행된다.
도 4를 참조하면, 비정질층으로 이루어진 포토 다이오드(220)상에 상변화 물질(230)을 증착형성한다. 여기서, 상기 상변화 물질(230)은 CVD 또는 PVD와 같은 통상적인 방법에 의해 형성될 수 있다.
그리고, 상기 상변화 물질(230)은 2개의 원소를 화합한 GaSb, InSb, InSe, Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2등 다양한 종류의 물질을 사용할 수 있으며, 상변화 물질은 온도가 낮을수록 그 저항이 크며 온도가 높아지면 그 저항이 작아지는 특성을 갖고 있다.
그리고, 상기 상변화 물질(230)에 대해 열처리 공정을 수행하거나 전류를 인가한다. 본 실시예에서는 상기 상변화 물질(230)로 전류를 인가함으로써, 상기 상변화 물질(230)에서 열이 발생되도록 하는 경우를 예로 들어 보기로 한다.
즉, 상기 상변화 물질(230)에 전류를 인가하게 되면, 상기 상변화 물질(230)의 저항이 높은 상태이므로 인가된 전류에 의하여 상기 상변화 물질(230)에서 열이 발생하게 된다.
다만, 상기 상변화 물질(230)로 전류를 인가하기 이전에, 상기 상변화 물질(230) 상에 전극으로서 TiN 또는 TaN등의 전도성 물질을 더 형성할 수 있으며, 상변화 온도는 물질 조성에 따라 조절할 수 있는 것이며, 600℃ 이상의 열을 발생시킬 수 있다.
그 다음, 도 5를 참조하면, 전기가 인가된 상변화 물질(230)에서 발생된 열은, 도시된 바와 같이, 비정질층의 포토 다이오드(220)로 전이되고, 이러한 열에 의하여 상기의 비정질층은 결정형으로 상변화가 이루어진다. 즉, 포토 다이오드(220)를 비정질층으로 형성하더라도, 상변화 물질로부터 발생된 열을 이용하여 상기 비정질층을 결정형층으로 상변화시킨다.
결정형층의 경우, 비정질층의 경우보다 1000배 이상 이동성이 증가하기 때문에, 빛의 수광에 따라 발생된 전자의 이동이 향상될 수 있는 장점이 있다.
또한, 회로가 형성된 제 1 기판(100)에 전체에 대해서 열을 인가하는 것이 아니라 상기 포토 다이오드(220) 영역에 부분적으로 열을 가하는 것이기 때문에, 소자의 어택(attack)없이 비정질의 실리콘을 결정화시킬 수 있게 된다.
그리고, 상기 포토 다이오드(220)영역이 결정형으로 상변화가 수행된 다음에는, 상기 상변화 물질(230)이 메탈 특성으로서 빛을 반사할 수 있으므로 상기 상변화 물질(230)을 제거한다.
그 다음, 도 6을 참조하면, 상기 제 1 도전형 전도층(225) 상에 상부전극(240)을 형성할 수 있다. 예를 들어, 상기 상부전극(240)은 빛의 투과성이 높고 전도성이 높은 투명전극으로 형성될 수 있다. 예를 들어, 상기 상부전극(240)은 ITO(indium tin oxide) 또는 CTO(cardium tin oxide) 등으로 형성될 수 있다.
실시예에 따른 이미지센서 및 그 제조방법에 의하면 회로(circuitry)와 포토다이오드의 수직형 집적을 제공할 수 있다.
도 1은 본 발명의 실시예에 따른 이미지 센서의 구성을 보여주는 도면.
도 2 내지 도 6은 본 발명의 실시예에 따라 이미지 센서를 제조하는 방법을 설명하기 위한 도면.
Claims (4)
- 제 1 기판에 배선을 포함하는 회로(circuitry)를 형성하는 단계;상기 배선 상에 진성층(intrinsic layer)과 도전형 전도층을 형성함으로써, 포토 다이오드를 형성하는 단계;상기 포토 다이오드 상에 상변화 물질을 형성하는 단계;상기 상변화 물질에 대해 열처리 또는 전기를 인가함으로써, 상기 상변화 물질에서 열이 발생되도록 하는 단계; 및상기 상변화 물질을 제거하는 단계;를 포함하는 이미지 센서의 제조 방법.
- 제 1 항에 있어서,상기 진성층과 도전형 전도층은 비정질 층으로 이루어지고,상기 상변화 물질에서 발생된 열에 의한 상기 비정질 층의 상변화를 위하여, 상기 상변화 물질로 전류를 인가하는 것을 특징으로 하는 이미지 센서의 제조 방법.
- 제 1 항에 있어서,상기 상변화 물질은 GaSb, InSb, InSe, Sb2Te3, GeTe, GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2중에서 선택되는 어느 하나의 물질로 이루어진 것을 특징으로 하는 이미지 센서의 제조 방법.
- 제 1 항에 있어서,상기 상변화 물질을 제거한 다음에는, 상기 포토 다이오드 상측에 ITO(indium tin oxide) 또는 CTO(cardium tin oxide)로 이루어진 상부 전극을 형성하는 것을 특징으로 하는 이미지 센서의 제조 방법.
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