KR20100068050A - 표시소자의 제조방법 - Google Patents
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Abstract
본 발명은 활성영역을 주울 가열에 의해서 결정화하는 표시소자의 제조방법에 관한 것으로, 표시소자의 제조방법은, 기판 상에 연결부에 의해 연결되는 게이트 배선, 접지배선 및 게이트 전극을 형성하는 단계; 상기 게이트 배선, 상기 접지배선 및 상기 게이트 전극을 포함한 상기 기판 상에 게이트 절연막, 실리콘층 및 도전층을 형성하는 단계; 상기 도전층과, 상기 게이트 배선, 상기 접지배선 및 상기 게이트 전극에 전계를 인가하여, 주울 가열에 의해 상기 실리콘층을 결정화하는 단계; 상기 도전층 및 상기 실리콘층을 패터닝하여, 트랜지스터의 활성영역과 소스전극 및 드레인 전극을 형성하는 단계; 상기 연결부를 제거하여 상기 게이트 배선, 상기 접지배선 및 상기 게이트 전극을 각각 고립시키는 단계;를 포함하는 것을 특징으로 한다.
표시소자, 주울 가열, 결정화, 등전위
Description
본 발명은 활성영역을 주울 가열에 의해서 결정화하는 표시소자의 제조방법에 관한 것이다.
평판표시장치 중 하나인 유기전계 발광소자는 고휘도 및 직류의 5V 내지 15V에서 구동하는 저전압 동작특성을 가진다. 유기전계 발광소자는 자체발광형이므로 명암대비(contrast ratio)가 크고, 초박형 표시장치의 구현이 가능하다. 또한, 유기전계 발광소자는 응답시간이 수 마이크로초(㎲) 정도로 매우 빠르므로 동화상 구현이 용이하고, 시야각의 제한이 없으며 저온에서도 안정적으로 구동하므로 구동회로의 제작 및 설계가 용이하다.
이러한 특성을 갖는 유기전계 발광소자는 수동 매트릭스 방식과 능동 매트릭스 방식으로 구분된다. 수동 매트릭스 방식은 다수의 주사선(scan line)과 다수의 신호선(signal line)이 교차하면서 매트릭스 형태의 다수의 픽셀이 구성되고, 각각 의 픽셀을 구동하기 위하여 다수의 주사선이 시간에 따라 순차적으로 구동하므로, 요구되는 평균휘도를 나타내기 위해서는 평균휘도에 라인수를 곱한 것 만큼의 순간 휘도를 내야만 한다. 능동 매트릭스 방식에서는, 화소를 온/오프(on/off)하는 스위칭 소자인 박막트랜지스터(Thin Film Transistor)가 화소 별로 위치하고, 박막트랜지스터와 연결된 제 1 전극은 화소 단위로 온/오프되고, 제 1 전극과 대향하는 제 2 전극은 전면에 형성되어 공통전극이 된다.
능동 매트릭스 방식에서는 픽셀에 인가된 전압이 스토리지 커패시터(storage capacitor: Cst)에 충전되어 있어, 그 다음 프레임(frame)의 신호가 인가될 때까지 전원을 인가해 주도록 함으로써, 주사선의 수에 관계없이 한 화면동안 계속해서 구동한다. 따라서, 낮은 전류를 인가하더라도 동일한 휘도를 나타내므로 저소비전력, 고정세, 대형화가 가능한 장점으로 최근에는 능동 매트릭스 방식의 유기전계 발광소자가 주로 이용되고 있다.
이러한 능동 매트릭스 방식의 유기전계 발광소자(active matrix organic light emitting diode)의 경우, TFT-LCD(thin film transistor)가 전압구동인데 반하여, 전류구동방식이기 때문에 비정질실리콘보다는 저온의 다결정실리콘(low temperature polysilicon)을 사용하는 것이 바람직하다. 또한, 대면적의 기판에서 다결정실리콘을 사용하는 경우, 결정립의 균일도가 매우 중요하다.
특히, 종래에서 레이저를 사용하는 ELC 방법 또는 SLS 방법 등에 의한 저온 결정화 방법이 한계가 있어, 레이저를 사용하지 않는 결정화 방법을 이용하여 결정립의 균일도가 우수한 다결정실리콘의 박막을 제조하는 방법이 제안되었다. 레이저를 사용하지 않고 저온으로 다결정실리콘을 형성하는 방법으로는 고상결정화(Solid Phase Crystallization: SPC), 금속유도결정화(Metal Induced Crystallization: MIC), 금속유도측면 결정화(Metal Induced Lateral Crystallization: MILC), 전계인가에 의한 결정화법 등이 제안되었다.
SPC 방법은 저가의 장비를 사용하여 균일한 결정립을 얻을 수는 있으나, 고온의 결정화 온도와 장시간을 요구하기 때문에, 유리기판과 같이 열변형 온도가 낮은 기판을 사용할 수 없고 생산성이 낮은 단점이 있다. SPC 방법에 의한 경우, 통상적으로 600 ~ 700℃의 온도에서 1 내지 24 시간을 필요로 한다. 또한, SPC 방법에 의해 결정화된 다결정실리콘은 비정질상으로부터 결정상으로의 고상으로 상변태할 때, 쌍정성장(twin-growth)을 동반하므로, 결정립 내에 많은 결정격자 결함을 함유하고 있다. 이러한 결함은 전자 및 홀의 이동도(mobility)를 감소시키고 문턱 전압(threshold voltage)을 상승시키는 요인으로 작용한다.
MIC 방법은 비정질실리콘이 특정 금속과 접촉함으로써 SPC 방법에 의한 결정화 보다 낮은 온도에서 이루어지는 장점을 가지고 있다. MIC 법을 가능하게 하는 금속으로는, Ni, Pd, Ti, Al, Ag, Au, Co, Cu, Fe, Mn 등이 있으며, 이들 금속들은 비정질실리콘과 반응하여 공정상(eutectic phase) 또는 실리사이드상(silicide phase)을 형성하여 저온 결정화를 촉진시킨다. 그러나, MIC 방법을 다결정실리콘을 용한 박막 트랜지스터에 적용시키면, 채널(channel)이 금속에 의해 오염되는 문제가 발생된다.
MILC 방법은 MIC 방법의 응용기술로서, 채널 위에 금속을 증착하는 대신 게이트 전극을 형성한 후, 자기 정렬된 구조에서 소스 및 드레인 위에 금속을 얇게 증착하여 금속유도결정화(metal induced crystallization)를 유발한 후, 채널 쪽으로 측면 결정화를 유도하는 기술이다. MILC 법에 가장 많이 사용되는 금속으로는 Ni 및 Pd을 들 수 있다. MILC 방법으로 결정화된 다결정 실리콘은 SPC 방법에 비하여 우수한 결정성 및 높은 전계효과이동도(field effect mobility)를 가짐에도 불구하고, 높은 누설전류 특성을 보인다. 다시 말하면, MILC 방법은 금속오염 문제가 MIC 방법에 비하여 감소시킬 수 있으나, 완전하게 해결하지 못한다.
MIC 방법 및 MILC 방법은 SPC 방법에 비하여 저온에서 비정질실리콘의 결정화를 가능하게 한다는 점에서 효과적이지만, 금속에 의해 결정화가 유도되는 공통점을 가지고 있어, 금속의 오염 문제에서 자유롭지 못하다. 따라서, 금속의 오염을 방지하기 위하여, 주울열에 의한 비정질실리콘의 결정화 방법이 제안되었다. 이하에서는 종래기술의 유기전계 발광소자에서 비정질실리콘을 주울열에 의해 결정화하는 방법을 첨부한 도면을 참조하여 상세하게 설명한다.
도 1a 내지 도 1h는 종래기술에 따른 유기전계 발광소자에서, 트랜지스터 기판의 공정 단면도이다.
종래기술의 유기전계 발광소자는 트랜지스터가 형성되는 제 1 기판과 유기발광 다이오드가 형성되는 제 2 기판을 대향 합착하여 형성되는 것으로, 비정질실리콘의 결정화는 제 1 기판에 적용된다. 따라서, 도 1a 내지 도 1h에서는, 다른 부분을 생략하고, 제 1 기판 상에 형성되는 탑 게이트 타입(top gate type)의 트랜지스터에 대한 공정 단면도만을 제시한다.
도 1a와 같이, 종래기술의 유기전계 발광소자에서 트랜지스터가 형성되는 기판(10) 상에 제 1 버퍼층(12)을 형성한다. 제 1 버퍼층(12)은 기판(10) 내부의 물질, 예를 들면, 유리기판의 경우 알칼리 물질의 용출을 방지하기 위한 용도로 사용되며, 일반적으로 실리콘 산화막 또는 실리콘 질화물을 사용한다. 제 1 버퍼층(12) 상에 비정질 실리콘층(14)을 형성하고, 비정질 실리콘층(14) 상에 제 2 버퍼층(16)을 형성한다. 기판(10)의 양단부에 대응되는 제 2 버퍼층(16)을 제거하고 비정질 실리콘층(14)이 노출되는 접촉영역(22)을 형성한다.
도 1b와 같이, 접촉영역(22)을 포함한 제 2 버퍼층(16) 상에 전도층(24)을 형성한다. 전도층(24)은 투명 또는 불투명의 도전성 금속물질로 형성한다. 도 1c와 같이, 접촉영역(22)과 대응되는 전도층(24) 상에 전원(28)과 연결되는 제 1 및 제 2 단자(26a, 26b)를 설치한다. 제 1 및 제 2 단자(26a, 26b)에 전계를 인가하여, 전도층(24)을 주울 가열(Joule heating)시키고, 전도층(24)의 승온에 의해 비정질 실리콘층(16)이 결정화된다. 주울 가열은 전계인가에 의해서 전도체에 전류가 흐를 때, 저항으로 인해서 발생되는 열을 이용하여 가열하는 것을 의미한다.
주울 가열에 의해 전도층(24)이 승온되면, 전도층(24)의 하부에 위치한 비정질 실리콘층(16) 및 기판(10)으로 열전도가 일어난다. 기판(10)의 열변형을 동반하지 않으면서 열전도에 의해 비정질 실리콘층(16)을 결정화 온도로 승온시키기 위하여 적절한 전류 및 전압을 짧은 시간 동안 인가하여야 한다. 제 2 버퍼층(20)은 전도층(24)에 의해 비정질 실리콘층(16)이 가열될 때, 전도층(24)의 금속성분이 비정질 실리콘층(16)으로 확산되는 것을 차단하는 기능을 한다.
도 1d와 같이, 전도층(24), 제 1 및 제 2 단자(26a, 26b), 및 제 2 버퍼층(20)을 제거하고, 결정화된 비정질 실리콘층(16) 상에 불순물이 도핑된 비정질 실리콘층(도시하지 않음)을 형성하고, 패터닝하여 다결정 실리콘층(30) 및 오믹 콘택층(32)으로 구성되는 활성층(active layer)(34)을 형성한다. 도 1e와 같이, 활성층(34)의 일단과 연결되는 소스전극(36)과, 소스전극(36)과 이격되어 채널영역(38)을 정의하고 활성층(34)의 타단과 연결되는 드레인 전극(40)을 형성한다. 소스전극(36)과 드레인 전극(40)을 패터닝할 때, 채널영역(38)의 오믹 콘택층(32)을 제거한다.
도 1f와 같이, 소스전극(36) 및 드레인 전극(40)을 포함한 기판(10) 상에 게이트 절연막(42)을 형성한다. 게이트 절연막(42)은 실리콘 산화막 또는 실리콘 질화막을 사용한다. 소스전극(36), 채널영역(38) 및 드레인 전극(40)과 대응되는 게이트 절연막(42) 상에 게이트 전극(44)을 형성한다. 도 1g와 같이, 게이트 전극(44)을 포함하는 게이트 절연막(42) 상에 보호막(46)을 형성한다. 드레인 전극(40)과 대응되는 보호막(46)을 식각하여, 드레인 콘택홀(48)을 형성한다. 드레인 콘택홀(48)을 통하여, 드레인 전극(40)과 전기적으로 연결되는 연결전극(50)을 형성한다. 연결전극(50)은 제 1 기판(10) 상에 형성되는 게이트 전극(44), 활성층(34), 소스전극(36), 및 드레인 전극(40)으로 구성되는 트랜지스터를 도면으로 도시하지 않았지만, 제 2 기판 상에 형성되는 유기발광 다이오드을 전기적으로 연결하는 기능을 한다.
상기와 같은 종래기술에서 비정질 실리콘층의 결정화는 활성층 상에 게이트 전극이 형성되는 탑 게이트 타입의 트랜지스터에 적용되었다. 탑 게이트 타입의 경우는, 비정질 실리콘층의 하부에 절연물질의 버퍼층과 기판이 위치하고 있어, 비정질 실리콘층에서 전위차 및 전위차에 의한 아크가 발생되지 않는다.
그러나, 버텀 게이트 타입으로 형성되는 트랜지스터의 경우는, 게이트 배선 및 게이트 전극이 고립패턴의 형태로 비정질 실리콘층의 하부에 위치하므로, 전도층과 연결되는 게이트 배선 및 게이트 전극과 전도층과 연결되지 않는 게이트 배선 및 게이트 전극 사이에서 전위차가 발생하고, 전위차에 기인한 아크에 의해 게이트 절연막을 파괴시킬 수 있다. 따라서, 버텀 게이트 타입의 트랜지스터에는 비정질 실리콘층의 결정화를 위하여, 주울 가열의 방법을 적용하기 어렵다.
상기와 같은 문제를 해결하기 위해, 본 발명은 버텀 게이트를 사용하는 구동수단을 형성할 때, 게이트 배선, 접지배선, 및 게이트 전극을 연결부에 의해 연결하여, 전계가 인가되는 도전층과 등전위를 이루게 하여, 전위차의 발생없이 활성영역을 주울 가열에 의해서 결정화하는 표시소자의 제조방법에 관한 것이다.
전술한 목적을 달성하기 위한 본 발명에 따른 표시소자에서 구동기판의 제조방법은, 기판 상에 연결부에 의해 연결되는 게이트 배선, 접지배선 및 게이트 전극을 형성하는 단계; 상기 게이트 배선, 상기 접지배선 및 상기 게이트 전극을 포함한 상기 기판 상에 게이트 절연막, 실리콘층 및 도전층을 형성하는 단계; 상기 도전층과, 상기 게이트 배선, 상기 접지배선 및 상기 게이트 전극에 전계를 인가하여, 주울 가열에 의해 상기 실리콘층을 결정화하는 단계; 상기 도전층 및 상기 실리콘층을 패터닝하여, 트랜지스터의 활성영역과 소스전극 및 드레인 전극을 형성하는 단계; 상기 연결부를 제거하여 상기 게이트 배선, 상기 접지배선 및 상기 게이 트 전극을 각각 고립시키는 단계;를 포함하는 것을 특징으로 한다.
상기와 같은 표시소자에서 구동기판의 제조방법에 있어서, 상기 실리콘층은, 상기 게이트 절연막 상의 불순물을 포함하지 않은 비정질의 제 1 실리콘층과, 상기 제 1 실리콘층 상에 위치하고 불순물을 포함하는 비정질의 제 2 실리콘층으로 형성되는 것을 특징으로 한다.
상기와 같은 표시소자에서 구동기판의 제조방법에 있어서, 상기 실리콘층의 결정화 후 상기 도전층을 패터닝하는 공정에서, 채널영역의 상기 제 2 실리콘층이 제거되는 것을 특징으로 한다.
상기와 같은 표시소자에서 구동기판의 제조방법에 있어서, 상기 전계의 인가에 의해, 상기 도전층과, 상기 게이트 배선, 상기 접지배선 및 상기 게이트 전극은 등전위인 것을 특징으로 한다.
상기와 같은 표시소자에서 구동기판의 제조방법에 있어서, 상기 기판의 양단부에 상기 게이트 배선, 상기 접지배선, 및 상기 게이트 전극과 연결되는 연결 도전부를 형성하고, 상기 연결 도전부 상에 상기 도전층과 전기적으로 연결되는 제 1 및 제 2 단자를 설치하고, 상기 제 1 및 제 2 단자에 전원을 연결시키고, 상기 제 1 및 제 2 단자에 상기 전계를 인가하여, 상기 실리콘층을 결정화시키는 것을 특징을 한다.
상기와 같은 표시소자에서 구동기판의 제조방법에 있어서, 상기 전원은 직류전원인 것을 특징으로 한다.
상기와 같은 표시소자에서 구동기판의 제조방법에 있어서, 상기 도전층은 투 명 금속물질 또는 불투명 금속물질인 것을 특징으로 한다.
상기와 같은 표시소자에서 구동기판의 제조방법에 있어서, 상기 도전층 및 상기 실리콘층의 패터닝에 의해, 상기 게이트 배선 상에 위치하는 상기 실리콘층의 제 1 활성영역, 상기 제 1 활성영역 상에 위치하고 상기 도전층의 제 1 소스전극, 상기 제 1 소스전극과 이격되어 제 1 채널영역을 정의하는 상기 도전층의 제 1 드레인전극, 및 제 1 게이트 전극으로써 상기 게이트 배선을 포함하는 스위칭 트랜지스터와, 상기 제 2 게이트 전극, 상기 제 2 게이트 전극 상에 위치하고 상기 실리층의 제 2 활성영역, 상기 제 2 활성영역에 위치하는 상기 도전층의 제 2 소스전극, 상기 제 2 소스전극과 이격되어 제 2 채널영역을 정의하는 상기 도전층의 제 2 드레인 전극을 포함하는 구동 트랜지스터를 형성하는 것을 특징으로 한다.
상기와 같은 목적을 달성하기 위해, 본 발명에 따른 표시소자의 제조방법은, 제 1 기판 상에 연결부에 의해 연결되는 게이트 배선, 접지배선 및 게이트 전극을 형성하는 단계; 상기 게이트 배선, 상기 접지배선 및 상기 게이트 전극을 포함한 상기 제 1 기판 상에 게이트 절연막, 실리콘층 및 도전층을 형성하는 단계; 상기 도전층과, 상기 게이트 배선, 상기 접지배선 및 상기 게이트 전극에 전계를 인가하여, 주울 가열에 의해 상기 실리콘층을 결정화하는 단계; 상기 도전층 및 상기 실리콘층을 패터닝하여, 트랜지스터의 활성영역과 소스전극 및 드레인 전극을 형성하는 단계; 상기 연결부를 제거하여 상기 게이트 배선, 상기 접지배선 및 상기 게이트 전극을 각각 고립시키는 단계; 제 2 기판 상에 제 1 전극, 상기 제 1 전극 상에 유기 발광층, 및 상기 유기 발광층 상에 제 2 전극으로 구성되는 유기발광 다이오 드를 형성하는 단계; 상기 드레인 전극과 상기 제 2 전극이 전기적으로 연결되도록 상기 제 1 기판과 상기 제 2 기판을 대향하여 합착하는 단계;를 포함하는 것을 특징으로 한다.
본 발명에 따른 표시소자의 제조방법은 다음과 같은 효과가 있다.
버텀 게이트 방식의 트랜지스터를 적용하는 표시소자에서, 게이트 배선, 접지배선, 및 게이트 전극을 연결부에 의해 서로 연결하고, 전계가 인가되는 도전층과 등전위를 이루게 하여, 전위차의 발생없이 활성영역으로 사용하는 비정질 실리콘층을 결정화할 수 있다. 결정화 후에, 연결부를 제거하여, 게이트 배선, 접지배선 및 게이트 전극을 독립패턴으로 형성한다. 따라서, 비정질 실리콘층을 결정화할 때, 연결부에 의해서 게이트 배선, 접지배선 및 게이트 전극이 등전위로 연결됨으로써, 비정질 실리콘층의 균일한 결정화가 가능하고, 이로 인해 균일한 특성의 트랜지스터를 제조할 수 있다.
이하에서는 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 유기전계 발광소자의 단위화소의 회로도이고, 도 3은 본 발명의 실시예에 따른 유기전계 발광소자에서 제 1 기판의 평면도이고, 도 4는 본 발명의 실시예에 따른 유기전계 발광소자의 단면도이고, 도 5a 내지 도 5g는 도 4를 I-I로 절단한 제 1 기판의 공정 단면도이고, 도 6a 내지 도 6g는 도 4를 II-II로 절단한 제 1 기판의 공정 단면도이고, 도 7 내지 도 11은 본 발명의 실시예에 따른 유기전계 발광소자에 제 1 기판의 공정 평면도이다.
도 2와 같이, 능동 매트릭스 방식의 유기전계 발광소자는, 일방향으로 형성된 게이트 배선(GL), 게이트 배선(GL)과 수직 교차하여 화소영역(P)을 정의하는 데이터 배선(DL), 데이터 배선(DL)과 이격하며 전원전압을 인가하기 위한 전원배선(PL), 게이트 배선(GL)과 데이터 배선(DL)의 교차지점에는 스위칭 트랜지스터(Ts), 스위칭 트랜지스터(Ts)와 전기적으로 연결된 구동 트랜지스터(Td), 및 구동 트랜지스터(Td)와 전기적으로 연결되는 유기발광 다이오드(E)를 포함한다.
유기발광 다이오드(E)의 제 1 전극은 전원배선(PL)과 연결되고, 유기발광 다이오드(E)의 제 2 전극은 구동 트랜지스터(Td)와 연결된다. 전원배선(PL)은 전원전압을 유기발광 다이오드(E)로 전달하는 기능을 한다. 구동 트랜지스터(Td)의 게이트 전극과 소스전극 사이에는 스토리지 커패시터(Cst)가 형성된다. 게이트 배선(GL)을 통해 신호가 인가되면 스위칭 트랜지스터(Ts)가 턴-온(turn-on) 되고, 데이터 배선(DL)의 신호가 구동 트랜지스터(Td)의 게이트 전극에 전달되어 구동 트랜 지스터(Td)의 턴-온으로 이에 연결된 유기발광 다이오드(E)의 전계-전공쌍에 의해 빛이 출력된다.
구동 트랜지스터(Td)가 턴-온 상태가 되면, 전원배선(PL)으로부터 유기발광 다이오드(E)에 흐르는 전류의 레벨이 정해지며 이로 인해 유기발광 다이오드(E)는 그레이 스케일(gray scale)을 구현할 수 있게 되고, 스토리지 커패시터(Cst)는 스위칭 트랜지스터(Ts)가 오프(off) 되었을 때, 구동 트랜지스터(Td)의 게이트 전압을 일정하게 유지시키는 역할을 함으로써 스위칭 트랜지스터(Ts)가 오프(off) 상태가 되더라도 다음 프레임(frame)까지 유기발광 다이오드(E)에 흐르는 전류의 레벨을 일정하게 유지할 수 있게 된다.
도 2 내지 도 4를 참조하여, 본 발명에 따른 유기전계 발광소자(110)를 설명하면 다음과 같다.
도 3 및 도 4와 같이, 본 발명에 따른 유기전계 발광소자(110)는 화상을 구현하는 표시영역과, 화상을 구현하지 않는 비표시 영역으로 구분되고, 서로 대향하여 합착된 제 1 기판(112)과 제 2 기판(114)을 포함한다. 표시영역은 게이트 배선(GL)과 데이터 배선(DL)이 교차하여 정의되는 화소영역(P)을 포함하고, 제 1 기판(112)의 화소영역(P)에 스위칭 트랜지스터(Ts) 및 구동 트랜지스터(Td)가 형성된다.
구동수단이 형성되는 구동기판으로써 제 1 기판(112) 상에는 서로 교차하여 화소영역(P)을 정의하는 게이트 배선(Gl) 및 데이터 배선(DL), 게이트 배선(GL)과 평행한 접지배선(Vss), 스위칭 트랜지스터(Ts), 및 구동 트랜지스터(Td)가 형성된다. 게이트 배선(GL) 및 데이터 배선(DL)의 교차지점에 위치하는 스위칭 트랜지스터(Ts)가 형성된다. 스위칭 트랜지스터(Ts)는 제 1 게이트 전극으로써 게이트 배선(GL), 게이트 전극 상의 제 1 활성영역(116), 제 1 활성영역(116)의 일단과 데이터 배선(DL)을 연결하는 제 1 소스전극(118), 및 제 1 소스전극(118)과 이격되어 제 1 채널영역(CH1)을 정의하고 제 1 반도체층(116)의 타단과 연결되는 제 1 드레인 전극(120)으로 구성된다.
구동 트랜지스터(Ts)는 고립패턴의 형태로 형성되는 제 2 게이트 전극(122), 제 2 게이트 전극(122) 상의 제 2 활성영역(128), 제 2 활성영역(128)의 외주연을 따라 형성되는 제 2 소스전극(124), 및 제 2 소스전극(124)과 이격되어 제 2 채널영역(CH2)을 정의하고 제 2 활성영역(128)의 중앙영역에 설치되는 제 2 드레인 전극(126)으로 구성된다. 스위칭 트랜지스터(Ts) 및 구동 트랜지스터(Td)을 포함한 제 1 기판(112)을 피복하는 보호막(146)을 형성하고, 보호막(146)과 게이트 절연막(152)을 선택적으로 식각하여 제 1 드레인 전극(120)과 제 2 게이트 전극(122)을 노출시키는 게이트 콘택홀(GCH), 제 2 드레인 전극(126)을 노출시키는 드레인 콘택홀(DCH), 접지배선(Vss)을 노출시키는 접지 콘택홀(ECH)을 형성한다.
제 1 연결패턴(130)은 게이트 콘택홀(GCH)을 통하여 스위칭 트랜지스터(Ts)의 제 1 드레인 전극(120)과 구동 트랜지스터(Td)의 제 2 게이트 전극(122)을 전기적으로 연결한다. 구동 트랜지스터(Td)의 제 2 드레인 전극(128)은 제 2 드레인 콘택홀(DCH2)을 통하여 연결전극(158)과 연결되고, 연결전극(158)은 제 2 기판(114)의 제 2 전극(144)과 전기적으로 연결된다. 구동 트랜지스터(Td)의 제 2 소스전극(124)은 접지콘택(ECH)을 통하여 제 2 연결패턴(도시하지 않음)에 의해 접지배선(Vss)과 연결된다. 제 1 기판(112) 상에 형성되는 게이트 배선(GL), 데이터 배선(DL), 스위칭 트랜지스터(Ts), 및 구동 트랜지스터(Td)를 표시소자를 구동시키는 구동수단이라 칭한다.
보호막(146)은 산화 실리콘(SiO2) 또는 질화 실리콘(SiNx) 등의 무기절연물을 사용하거나, 필요에 따라서는 벤조싸이클로부텐(benzocyclobutene) 또는 포토 아크릴(photo acryl)을 포함하는 유기절연물을 사용할 수 있다. 제 1 연결패턴(130) 및 연결전극(158)은 이중충으로 구성될 수 있으며, 제 1 층은 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 물질을 사용하고, 제 2 층은 몰리브덴 또는 몰리브덴 합금을 포함하는 금속물질을 사용한다.
표시수단이 형성되는 표시기판으로써 제 2 기판(114) 상에는 보조전극(132), 보조전극(132)을 포함한 제 2 기판(114) 상에 제 1 전극(134), 보조전극(132)과 대응되는 제 1 전극(134) 상의 버퍼패턴(162), 버퍼패턴(136) 상에 화소영역(P)을 분 리하고 역경사 형태의 단면을 가지는 격벽(138), 격벽(138) 사이의 화소영역(P)에서 버퍼패턴(136) 상의 패턴드 스페이서(140), 화소영역(P) 별로 분리되고, 패턴드 스페이서(140)의 측면 및 상면과 제 1 전극(134) 상의 유기 발광층(142), 및 유기 발광층(142) 상의 제 2 전극(144)이 순차적으로 형성된다.
패턴트 스페이서(140)의 상면과 대응되는 제 2 전극(144)은 제 1 기판(112)의 연결전극(158)과 전기적으로 연결된다. 제 1 전극(134), 유기 발광층(142) 및 제 2 전극(144)에 의해 유기발광 다이오드(E)가 형성된다. 유기발광 다이오드(E)를 표시수단이라 칭한다. 연결전극(158)을 개재한 제 2 전극(144)과 제 2 드레인 전극(126)의 연결에 의해 제 1 기판(112)의 구동수단에 의해 제 2 기판(114)의 표시수단이 구동된다.
보조전극(132)은 몰리브덴 또는 몰리브덴 합금을 포함하는 금속물질을 사용하고, 제 1 전극(134)은 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)와 같은 일함수가 비교적 높은 투명한 도전성 물질을 사용한다. 보조전극(132)은 비교적 저항이 큰 물질로 이루어진 제 1 전극(134)의 저항값을 낮추기 위해 형성되는 것으로, 필요에 따라서는 생략하는 것이 가능하다. 버퍼패턴(136) 상에 설치되는 패턴드 스페이서(140)는 제 1 기판(112)과 제 2 기판(112) 간의 셀 갭을 일정하게 유지시켜주는 기능을 한다.
화소영역(P) 내에 형성된 유기 발광층(142)은 역경사 형태를 가지는 격벽(138)에 의해 인접한 화소영역(P)과 분리되며, 패턴드 스페이서(140)의 측면 및 하부면과 제 1 전극(134)을 피복한다. 유기 발광층(142)은 화소영역(P) 별로 적색, 녹색, 및 청색을 발광하는 유기물질로 이루어지도록 설계하여 풀 컬러를 구현한다. 제 2 전극(144)은 삼중층의 구조로 형성될 수 있고, 제 1 층은 알루미늄(Al) 또는 알루미늄 합금(AlNd)으로, 제 2 층은 은(Ag)으로, 제 3 층은 칼슘(Ca)으로 각각 이루어질 수 있다. 제 1 층은 유기 발광층(142)과, 제 3 층은 연결전극(158)과 각각 접촉되도록 구성해야 한다.
유기 발광층(142)과 애노드 전극의 역할을 하는 제 1 전극(134) 사이에는 정공수송층(hole transporting layer)과 정공주입층(hole injection layer)을, 유기 발광층(142)과 캐소드 전극으로의 역할을 하는 제 2 전극(144) 사이에 전자주입층(electron injection layer) 및 전자수송층(electron transporting layer)을 더욱 형성할 수도 있다.
제 1 기판(112) 및 제 2 기판(114) 사이의 비표시영역에 열경화성 수지 또는 자외선 경화성 수지로 이루어진 씰 패턴(도시하지 않음)을 형성하고, 일정한 셀 갭을 유지하면서 제 1 기판(112)이 제 2 기판(114)과 합착된다. 씰 패턴은 제 1 기판(112)과 제 2 기판(114)의 사이에 일정한 셀 갭을 유지시키고, 제 1 기판(112)과 제 2 기판(114) 사이의 공간을 진공상태로 유지하는 기능을 한다.
도 5a 내지 도 5g, 도 6a 내지 도 6g, 및 도 7 내지 도 11을 참조하여, 본 발명의 유기전계 발광소자에서 제 1 기판의 제조방법을 설명하면 다음과 같다. 그리고, 도 5a 내지 도 5g 및 도 6a 내지 도 6g에서 제 1 기판(112)의 양단부를 도시하기 위하여, 중간부분을 생략한 절단도면을 사용한다.
도 5a, 도 6a, 및 도 7과 같이, 구동기판으로써 제 1 기판(112) 상에 제 1 전도층(도시하지 않음)을 형성하고, 패터닝하여 게이트 배선(GL), 게이트 배선(GL)과 평행한 접지배선(Vss) 및 제 2 게이트 전극(122)을 형성한다. 제 1 전도층을 패터닝할 때, 제 1 기판(112)의 양단부에는 제 1 전도층을 잔류시켜 연결 도전부(168)를 형성한다. 도 7은 본 발명의 유기전계 발광소자에 있어서, 연결부(150)에 의해 연결되는 게이트 배선(GL), 접지배선(Vss) 및 제 2 게이트 전극(122)의 평면도를 도시한다.
도 3을 I-I로 절단한 단면도인 도 5a에는 게이트 배선(GL), 접지배선(Vss) 및 제 2 게이트 전극(122)은 서로 분리된 것으로 도시되지만, 도 3을 II-II로 절단한 도 6a에는 배선(GL), 접지배선(Vss) 및 제 2 게이트 전극(122)이 연결부(150)에 의해 모두 연결된 것으로 도시된다. 도 7과 같이, 게이트 배선(GL), 접지배선(Vss) 및 제 2 게이트 전극(122)은 연결부(150)에 의해서 모두 연결된다. 그리고 도 6a와 같이, 연결부(150)에 의해 모두 연결된 게이트 배선(GL), 접지배선(Vss) 및 제 2 게이트 전극(122)은 제 1 기판(112)의 양단부에 설치되는 연결 도전부(168)와 연 결된다.
도 3을 참조하면, 게이트 배선(GL)과 접지배선(Vss)는 서로 평행하므로, 연결되지 않고, 또한, 구동 트랜지스터(Td)의 제 2 게이트 전극(122)은 고립패턴으로 형성된다. 따라서, 게이트 배선(GL), 접지라인(Vss), 및 제 2 게이트 전극(122)은 서로 연결되지 않는다. 그러나, 스위칭 트랜지스터(Ts)의 제 1 활성영역(116)과 구동 트랜지스터(Td)의 제 2 활성영역(128)을 결정화할 때, 게이트 배선(GL), 접지배선(Vss) 및 제 2 게이트 전극(122)이 전계가 인가되는 도 5c 및 도 6c의 도전층(160)과 등전위를 가지도록 연결부(150)에 의해 모두 연결된다.
제 1 전도층은 알루미늄, 알루미늄합금, 몰리브덴, 크롬, 구리, 및 구리합금 중 하나를 선택하여 형성하거나, 또는 알루미늄합금 상에 몰리브덴 등을 적층한 이중층의 구조를 사용한다. 또한, 제 1 전도층과 제 1 기판(112) 사이에 차단층(도시하지 않음)을 형성할 수 있다. 차단층은 제 1 기판(112)이 유리기판으로 형성되는 경우에, 유리기판의 내부에 포함되어 있는 알카리 물질 등의 이물질이 용출되는 것을 방지하는 기능을 한다. 그러나, 용출의 문제가 없다면 차단층을 생략할 수 있다.
도 5b 및 도 6b와 같이, 게이트 배선(GL), 접지배선(Vss) 및 제 2 게이트 전극(122)을 포함한 제 1 기판(112) 상에, 게이트 절연막(152), 게이트 절연 막(152) 상에 불순물을 포함하지 않은 비정질의 제 1 실리콘층(154), 불순물을 포함한 비정질의 제 2 실리콘층(156), 및 도전층(160)을 순차적으로 적층한다. 게이트 절연막(152)은 무기절연물질 또는 유기절연물질을 사용할 수 있고, 무기절연막으로 실리콘 산화막 또는 실리콘 질화막을 사용하는 경우, 차단층의 대용으로 사용할 수 있다. 제 1 기판(112)의 양단부에서 연결 도전부(168) 상의 게이트 절연막(152), 제 1 실리콘층(154), 제 2 실리콘층(156), 및 도전층(160)을 각각 식각하여, 연결 도전부(168)와 대응되는 부분에 접촉영역(162)을 형성한다.
비정질의 제 1 및 제 2 실리콘층(154, 156)은 저압화학 증착법, 상압화학 증착법, 및 PECVD(plasma enhanced chamical vapor deposition) 방법, 스퍼터링 방법, 및 진공증차법 중 하나의 방법을 사용하여 형성할 수 있다. 도전층(160)은 투명 도전성 물질, 예를 들면, ITO(indium tin oxide) 또는 금속물질로 형성한다. 금속물질은 Ni, Pd, Ti, Al, Ag, Co, Cu, Fe, Mn 중 하나 또는 이들의 합금을 사용한다.
제 2 실리콘층(156)과 도전층(160)은 직접 접촉하도록 형성한다. 그러나, 제 2 실리콘층(156)과 도전층(160) 사이에, 버퍼층을 형성할 수 있다. 버퍼층은 실리콘 산화막 또는 실리콘 질화물으로 형성하고, 제 1 및 제 2 실리콘층(154, 156)이 도전층(160)에 의해 주울 가열될 때, 도전층(160)의 물질이 제 1 및 제 2 실리콘층(154, 156)으로 확산하는 것을 방지하는 기능을 한다.
도 5c 및 도 6c와 같이, 접촉영역(162)과 도전층(160)의 양단부 상에 연결 도전부(168)와 도전층(160)을 전기적으로 연결하는 제 1 및 제 2 단자(164a, 164b)를 형성한다. 제 1 및 제 2 단자(164a, 164b)를 전원(166)에 연결하고, 전계를 인가하여 도전층(160)을 주울 가열(Joule heating)시키고, 도전층(160)의 승온에 의해 비정질의 제 1 및 제 2 실리콘층(154, 156)을 결정화시킨다. 주울 가열은 전계인가에 의해서 전도체에 전류가 흐를 때, 저항으로 인해서 발생되는 열을 이용하여 가열하는 것을 의미한다. 주울 가열에 의해 도전층(160)이 승온되면, 도전층(160)의 하부에 위치한 제 1 및 제 2 실리콘층(154, 156) 및 제 1 기판(112)으로 열전도가 일어난다.
제 1 기판(112)의 연변형을 동반하지 않으면서 열전도에 의해 비정질의 제 1 및 제 2 실리콘층(154, 156)을 결정화 온도로 승온시키기 위하여 적절한 전류 및 전압을 짧은 시간 동안 인가하여야 한다. 주울 가열에 의해 도전층(160)에 전달되는 단위 시간당 에너지량은 "W = V x I"의 식으로 표현될 수 있다. 여기서, W는 주울 가열의 단위 시간당 에너지량, V는 도전층(160)의 양단에 걸리는 전압, 및 I는 전류를 의미한다. 상기와 같은 식으로부터, 전압(V) 및 전류(I)가 증가할 수록, 단위 시간당 에너지량(W)이 증가하는 것을 알 수 있다. 주울 가열에 의해 도전층(160)이 승온되면, 도전층(160)의 하부에 위치하는 제 1 및 제 2 실리콘층(154, 156)과 제 1 기판(112)으로 열전도가 일어난다.
제 1 기판(112)의 열변형을 동반하지 않으면서, 열전도에 의해 비정질의 제 1 및 제 2 실리콘층(154, 156)을 결정화시키고, 또한, 제 2 실리콘층(156)에 포함되어 있는 불순물이 활성화되어야 한다. 따라서, 열전도에 의해 제 1 기판(112)의 열변형이 발생하지 않도록, 1/100,000 내지 0.1 초 동안 도전층(160)에 적절한 전압(V) 및 전류(I)를 인가한다. 일회의 전압(V) 및 전류(I)의 인가로 결정화를 위한 충분한 에너지량을 확보할 수 있다면, 일회의 전계인가로 결정화 공정을 완료할 수 있지만, 일회의 전계인가로 결정화가 불충분하게 이루어진다면, 충분한 결정화가 가능하도록 적절한 시간 간격을 두고 수 회에 걸쳐 전계를 인가할 수 있다.
그리고, 도전층(160)과 함께, 전원(166)에 의해 연결 도전부(168) 및 연결부(150)를 통하여 연결된 라인패턴(line pattern)의 게이트 배선(GL), 접지배선(Vss) 및 고립패턴의 제 2 게이트 전극(122)에 전계가 인가된다. 따라서, 도전층(160)과 함께, 게이트 배선(GL), 접지배선(Vss) 및 제 2 게이트 배선(122)은 등전위로 연결된다. 연결부(150)는 서로 평행한 게이트 배선(GL)과 접지배선(Vss) 및 고립패턴으로 형성되는 구동 트랜지스터(Tr)의 제 2 게이트 전극(122)을 제 1 및 제 2 단자(164a, 164b)와 연결되는 연결 도전부(168)와 전기적으로 연결시키는 기능을 한다.
연결부(150)가 형성되지 않는다면, 라인패턴(line pattern)으로 형성되는 게이트 배선(GL) 및 접지배선(Vss)은 제 1 및 제 2 단자(164a, 164b)와 전기적으로 연결될 수 있지만, 고립패턴으로 형성되는 제 2 게이트 전극(122)은 제 1 및 제 2 단자(164a, 164b)와 연결되지 않는다. 따라서, 제 1 및 제 2 단자(164a, 164b)에 전계가 인가되었을 때, 라인패턴(line pattern)의 게이트 배선(GL) 및 접지배선(Vss)과 고립패턴으로 형성되는 제 2 게이트 전극(122) 사이에는 전위차가 발생하고, 이로 인해, 전위차에 의한 아크가 발생되어 게이트 절연막(152)이 파괴될 수 있다.
또한, 연결부(150)가 형성되지 않는다면, 라인패턴(line pattern)의 게이트 배선(GL)에는 도전층(160)과 대응되는 제 1 및 제 2 실리콘층(154, 156)의 제 1 활성영역(116)은 도전층(160)과 게이트 배선(GL) 및 접지배선(Vss)의 저항에 의해 주울 가열되지만, 전계가 인가되지 않는 고립패턴의 제 2 게이트 전극(122)과 대응되는 제 1 및 제 2 실리콘층(154, 156)의 제 2 활성영역(128)은 단지 도전층(160)의 저항에 의해서만 주울 가열된다. 다시 말하면, 제 2 활성영역(128)은 제 1 활성영역(116)보다 낮은 온도로 가열된다. 따라서, 가열온도의 차이에 의해 제 1 및 제 2 활성영역(116, 128)의 결정화 정도가 다르게 된다.
본 발명은, 라인패턴(line pattern)의 게이트 배선(GL) 및 접지배선(Vss)과 고립패턴으로 형성되는 제 2 게이트 전극(122) 사이에 전위차가 발생하지 않도록, 게이트 배선(GL), 접지배선(Vss), 및 제 2 게이트 전극(122)을 연결부(150)에 의해 전기적으로 연결함으로써, 도전층(160)가 등전위를 구현하여 게이트 절연막(122)의 파괴를 방지할 수 있다. 또한, 제 1 및 제 2 활성영역(116, 128)이 균일한 가열온도에 의해 결정화되므로, 결정화 정도가 동일해진다.
도전층(160)과 제 2 실리콘층(156)의 사이에 버퍼층(도시하지 않음)을 형성할 수 있다. 버퍼층은 도전층(160)에 의해 제 1 및 제 2 실리콘층(154, 156)이 가열될 때, 도전층(160)의 금속성분이 제 1 및 제 2 실리콘층(154, 156)으로 확산되는 것을 차단하는 기능을 한다. 도전층(160)이 주울 가열될 때, 금속성분이 제 1 및 제 2 실리콘층(154, 156)으로 용출되지 않는다면, 버퍼층을 생략할 수 있다. 버퍼층이 생략되면 보다 효율적으로, 도전층(160)의 주울 열을 제 1 및 제 2 비정질 실리콘층(154, 156)에 전달할 수 있다.
제 1 및 제 2 비정질 실리콘층(154, 156)의 결정화를 완료하고, 도 5d, 도 6d, 및 도 8과 같이, 제 1 및 제 2 단자(164a, 164b)과 연결 도전부(168)을 제거하고, 도전층(160)과 결정화된 제 1 및 제 2 비정질 실리콘층(154, 156)을 선택적으로 패터닝하여, 게이트 배선(GL) 상에 스위칭 트랜지스터의 제 1 활성영역(116)과, 제 2 게이트 전극(122) 상에 구동 트랜지스터의 제 2 활성영역(128)을 형성한다. 도 8은 스위칭 트랜지스터(Ts)와 구동 트랜지스터(Td)의 제 1 및 제 2 활성영역(116, 128)을 도시하는 평면도이고, 제 1 활성영역(116)은 게이트 배선(GL) 상에 위치하고, 제 2 활성영역(126)은 제 2 게이트 전극(122) 상에 위치한다.
도 5e, 도 6e, 및 도 9와 같이, 게이트 배선(GL), 접지배선(Vss) 및 제 2 게이트 전극(122)을 서로 연결시키는 연결부(150)를 제거한다. 연결부(150)의 제거에 의해, 게이트 배선(GL), 접지배선(Vss) 및 제 2 게이트 전극(122)이 독립적인 패턴으로 형성된다. 도 9는 제 1 기판(112)에서 연결부(150)가 제거된 상태의 게이트 배선(GL), 접지배선(Vss) 및 제 2 게이트 전극(122)을 도시한다.
도 5f, 도 6f, 및 도 10과 같이, 스위칭 트랜지스터(Ts)의 제 1 채널영역(CH1)과 구동 트랜지스터(Td)의 제 2 채널영역(CH2)에서, 도전층(160)과 결정화된 제 2 실리콘층(156)을 선택적으로 식각하여, 스위칭 트랜지스터(Ts)의 제 1 소스전극(118) 및 제 1 드레인 전극(120)과 구동 트랜지스터(Td)의 제 2 소스전극(124) 및 제 2 드레인 전극(126)을 형성한다. 제 1 소스전극(118)을 패터닝할 때, 제 1 소스전극(118)과 연결되는 데이터 배선(DL)이 동시에 형성된다. 도 10은 제 1 및 제 2 소스전극(118, 124)와 제 1 및 제 2 드레인 전극(120, 126)을 도시하는 평면도이다.
제 1 및 제 2 실리콘층(154, 156)을 결정화할 때, 도전층(160)과 제 2 실리콘층(156)의 사이에 버퍼층을 형성할 수 있다. 그러나, 본 발명에서는 결정화 단계에서, 도전층(160)에 의해 금속물질이 제 2 비정질 실리콘층(156)으로 확산되거나, 또는 도전층(160)과 제 2 비정질 실리콘층(156)이 반응하여 실리사이드를 형성할 수 있다. 그러나, 제 1 및 제 2 채널영역(CH1, CH2)에서 제 2 실리콘층(156)이 제 거되므로, 제 1 및 제 2 채널영역(CH1, CH2)으로 사용되는 결정화된 제 1 실리콘층(154)이 오염되거나 또는 실리사이드가 형성되지 않으므로, 별도의 버퍼층을 형성할 필요가 없다. 버퍼층이 형성되지 않는다면, 도전층(160)의 주울 열을 제 1 및 제 2 비정질 실리콘층(154, 156)에 보다 효율적으로 전달할 수 있다.
도 5f, 도 6f, 및 도 11과 같이, 제 1 및 제 2 소스전극(118, 124)와 제 1 및 제 2 드레인 전극(120, 126) 상에 보호막(146)을 형성하고, 보호막(146)과 게이트 절연막(152)을 선택적으로 식각하여, 제 1 드레인 전극(120)과 제 2 게이트 전극(122)을 노출시키는 게이트 콘택홀(GCH)와, 제 2 드레인 전극(126)을 노출시키는 드레인 콘택홀(DCH)와, 접지배선(Vss)을 노출시키는 접지콘택홀(ECH)을 형성한다. 게이트 콘택홀(GCH), 드레인 콘택홀(DCH) 및 접지콘택홀(GCH)을 포함하는 보호막(146) 상에 금속층을 형성하고 패터닝하여, 제 1 연결패턴(130), 연결전극(158)및 제 2 연결패턴(도시하지 않음)을 형성한다. 도 11은 게이트 콘택홀(GCH), 드레인 콘택홀(DCH) 및 접지콘택홀(GCH)이 형성된 평면도이다.
게이트 콘택홀(GCH)을 통하여 제 1 연결패턴(130)에 의해 제 1 드레인 전극(120)과 제 2 게이트 전극(122)이 연결되고, 드레인 콘택홀(DCH)을 통하여 연결전극(158)에 의해 제 2 드레인 전극(126)과 연결되고, 제 2 연결패턴을 통하여, 제 2 소스전극(124)과 접지배선(Vss)가 연결된다. 연결전극(158)은 스위칭 트랜지스터(Ts) 및 구동 트랜지스터(Td)로 구성되는 구동수단을 표시수단인 유기발광 다이 오드에 연결하는 기능을 한다.
제 1 기판(112)와 제 2 기판(114)의 제조을 완료한 후에, 제 1 기판(112) 및 제 2 기판(114) 사이의 비표시영역에 열경화성 수지 또는 자외선 경화성 수지로 이루어진 씰 패턴(도시하지 않음)을 형성하고, 일정한 셀 갭을 유지하면서 제 1 기판(112)이 제 2 기판(114)과 합착된다. 씰 패턴은 제 1 기판(112)과 제 2 기판(114)의 사이에 일정한 셀 갭을 유지시키고, 제 1 기판(112)과 제 2 기판(114) 사이의 공간을 진공상태로 유지하는 기능을 한다.
본 발명에서는 유기전계 발광소자에서, 구동기판의 트랜지스터에서 사용되는 실리콘층을 결정화하는 방법을 설명하였으나, 실리콘층을 결정화하는 모든 표시소자에도 동일하게 해당된다. 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 정신 및 사상을 벗어나지 않는 한도 내에서 다양하게 변형 및 변경할 수 있다는 것은 자명한 사실일 것이다.
도 1a 내지 도 1h는 종래기술에 따른 유기전계 발광소자에서, 트랜지스터 기판의 공정 단면도
도 2는 본 발명의 실시예에 따른 유기전계 발광소자의 단위화소의 회로도
도 3은 본 발명의 실시예에 따른 유기전계 발광소자에서 제 1 기판의 평면도
도 4는 본 발명의 실시예에 따른 유기전계 발광소자의 단면도
도 5a 내지 도 5f는 도 4를 I-I로 절단한 제 1 기판의 공정 단면도
도 6a 내지 도 6f는 도 4를 II-II로 절단한 제 1 기판의 공정 단면도
도 7 내지 도 11은 본 발명의 실시예에 따른 유기전계 발광소자에 제 1 기판의 공정 평면도이다.
Claims (9)
- 기판 상에 연결부에 의해 연결되는 게이트 배선, 접지배선 및 게이트 전극을 형성하는 단계;상기 게이트 배선, 상기 접지배선 및 상기 게이트 전극을 포함한 상기 기판 상에 게이트 절연막, 실리콘층 및 도전층을 형성하는 단계;상기 도전층과, 상기 게이트 배선, 상기 접지배선 및 상기 게이트 전극에 전계를 인가하여, 주울 가열에 의해 상기 실리콘층을 결정화하는 단계;상기 도전층 및 상기 실리콘층을 패터닝하여, 트랜지스터의 활성영역과 소스전극 및 드레인 전극을 형성하는 단계;상기 연결부를 제거하여 상기 게이트 배선, 상기 접지배선 및 상기 게이트 전극을 각각 고립시키는 단계;를 포함하는 것을 특징으로 하는 표시소자에서 구동기판의 제조방법.
- 제 1 항에 있어서,상기 실리콘층은,상기 게이트 절연막 상의 불순물을 포함하지 않은 비정질의 제 1 실리콘층과, 상기 제 1 실리콘층 상에 위치하고 불순물을 포함하는 비정질의 제 2 실리콘층으로 형성되는 것을 특징으로 하는 표시소자에서 구동기판의 제조방법.
- 제 2 항에 있어서,상기 실리콘층의 결정화 후 상기 도전층을 패터닝하는 공정에서, 채널영역의 상기 제 2 실리콘층이 제거되는 것을 특징으로 하는 표시소자에서 구동기판의 제조방법
- 제 1 항에 있어서,상기 전계의 인가에 의해, 상기 도전층과, 상기 게이트 배선, 상기 접지배선 및 상기 게이트 전극은 등전위인 것을 특징으로 하는 표시소자에서 구동기판의 제조방법
- 제 1 항에 있어서,상기 기판의 양단부에 상기 게이트 배선, 상기 접지배선, 및 상기 게이트 전극과 연결되는 연결 도전부를 형성하고, 상기 연결 도전부 상에 상기 도전층과 전기적으로 연결되는 제 1 및 제 2 단자를 설치하고, 상기 제 1 및 제 2 단자에 전원을 연결시키고, 상기 제 1 및 제 2 단자에 상기 전계를 인가하여, 상기 실리콘층을 결정화시키는 것을 특징을 하는 표시소자에서 구동기판의 제조방법.
- 제 1 항에 있어서,상기 전원은 직류전원인 것을 특징으로 하는 표시소자에서 구동기판의 제조방법.
- 제 1 항에 있어서,상기 도전층은 투명 금속물질 또는 불투명 금속물질인 것을 특징으로 하는 표시소자에서 구동기판의 제조방법.
- 제 1 항에 있어서,상기 도전층 및 상기 실리콘층의 패터닝에 의해,상기 게이트 배선 상에 위치하는 상기 실리콘층의 제 1 활성영역, 상기 제 1 활성영역 상에 위치하고 상기 도전층의 제 1 소스전극, 상기 제 1 소스전극과 이격되어 제 1 채널영역을 정의하는 상기 도전층의 제 1 드레인전극, 및 제 1 게이트 전극으로써 상기 게이트 배선을 포함하는 스위칭 트랜지스터와,상기 제 2 게이트 전극, 상기 제 2 게이트 전극 상에 위치하고 상기 실리층의 제 2 활성영역, 상기 제 2 활성영역에 위치하는 상기 도전층의 제 2 소스전극, 상기 제 2 소스전극과 이격되어 제 2 채널영역을 정의하는 상기 도전층의 제 2 드 레인 전극을 포함하는 구동 트랜지스터를형성하는 것을 특징으로 하는 표시소자에서 구동기판의 제조방법.
- 제 1 기판 상에 연결부에 의해 연결되는 게이트 배선, 접지배선 및 게이트 전극을 형성하는 단계;상기 게이트 배선, 상기 접지배선 및 상기 게이트 전극을 포함한 상기 제 1 기판 상에 게이트 절연막, 실리콘층 및 도전층을 형성하는 단계;상기 도전층과, 상기 게이트 배선, 상기 접지배선 및 상기 게이트 전극에 전계를 인가하여, 주울 가열에 의해 상기 실리콘층을 결정화하는 단계;상기 도전층 및 상기 실리콘층을 패터닝하여, 트랜지스터의 활성영역과 소스전극 및 드레인 전극을 형성하는 단계;상기 연결부를 제거하여 상기 게이트 배선, 상기 접지배선 및 상기 게이트 전극을 각각 고립시키는 단계;제 2 기판 상에 제 1 전극, 상기 제 1 전극 상에 유기 발광층, 및 상기 유기 발광층 상에 제 2 전극으로 구성되는 유기발광 다이오드를 형성하는 단계;상기 드레인 전극과 상기 제 2 전극이 전기적으로 연결되도록 상기 제 1 기판과 상기 제 2 기판을 대향하여 합착하는 단계;를 포함하는 것을 특징으로 하는 표시소자의 제조방법.
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