KR20100067272A - 에너지 회수회로 - Google Patents

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Abstract

본 발명은 부품수를 최소화할 수 있도록 한 에너지 회수회로에 관한 것이다.
본 발명의 에너지 회수회로는 소스 커패시터와; 소스 커패시터와 패널 커패시터 사이에 접속되는 인덕터 및 제 6스위치와; 상기 제 6스위치와 상기 패널 커패시터 사이에 병렬로 접속되는 제 1스위치 및 제 2스위치와; 상기 패널 커패시터와 접지 전압원 사이에 병렬로 접속되는 제 3스위치 및 제 4스위치와; 상기 제 1스위치, 제 2스위치 및 제 6스위치의 공통 노드인 제 1노드와 서스테인 전압원 사이에 접속되는 제 5스위치를 구비한다.

Description

에너지 회수회로{Energy Recovery Circuit}
본 발명은 에너지 회수회로에 관한 것으로, 특히 부품수를 최소화할 수 있도록 한 에너지 회수회로에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel: 이하 "PDP"라 함)은 불활성 혼합가스의 방전시 발생하는 147㎚의 자외선에 의해 형광체를 발광시킴으로써 문자 또는 그래픽을 포함한 화상을 표시한다. 이러한, PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 크게 향상된 화질을 제공한다.
도 1은 종래의 PDP의 방전셀을 나타내는 도면이다.
도 1을 참조하면, 종래의 PDP의 방전셀은 상부기판(10) 상에 형성되는 주사전극(Y) 및 유지전극(X)과, 하부기판(18) 상에 형성되는 어드레스전극(A)을 구비한다. 주사전극(Y) 및 유지전극(X) 각각은 투명전극(12Y,12X)과, 투명전극(12Y,12X)의 선폭보다 작은 선폭을 가지며 투명전극의 일측 가장자리에 형성되는 금속버스전극(13Y,13X)을 구비한다.
투명전극(12Y,12X)은 통상 인듐-틴-옥사이드(Indium-Tin-Oxide : ITO)로 상부기판(10) 상에 형성된다. 금속버스전극(13Y,13X)은 통상 크롬(Cr) 등의 금속으로 투명전극(12Y,12X) 상에 형성되어 저항이 높은 투명전극(12Y, 12X)에 의한 전압강하를 줄이는 역할을 한다. 주사전극(Y)과 유지전극(X)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다.
상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화 마그네슘(MgO)이 이용된다.
어드레스전극(A)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24)의 표면에는 형광체층(26)이 도포된다. 어드레스전극(A)은 주사전극(Y) 및 유지전극(X)과 교차되는 방향으로 형성된다. 격벽(24)은 스트라이프 및/또는 메쉬 타입으로 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 및 청색 중 어느 하나의 가시광선을 발생한다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전공간에는 불활성 혼합가스가 주입된다.
이와 같은 PDP의 방전셀을 유지방전시키기 위하여 수백 [V]의 높은 전압을 가지는 서스테인 펄스를 수백 [KHZ]의 주파수로 공급한다. 서스테인 펄스는 주사전극(Y)과 유지전극(X)에 교번적으로 공급되며, 서스테인 펄스에 의하여 방전셀에 서 충전과 방전이 일어나면서 소정의 휘도를 표시한다.
하지만, 서스테인 펄스의 공급시에 PDP에서는 많은 에너지 손실이 발생된다. 이와 같은 에너지 손실을 최소화하기 위하여 에너지 회수회로가 사용된다. 에너지 회수회로는 방전셀에서 충전된 에너지를 회수하고, 회수된 에너지를 다음번 서스테인 펄스의 공급시에 재공급함으로써 에너지 손실을 최소화한다.
하지만, 종래의 에너지 회수회로는 주사전극(Y)과 유지전극(X) 각각에 형성되기 때문에 많은 부품들이 삽입되고, 이에 따라 제조비용이 증가하는 문제점이 발생한다.
따라서, 본 발명의 목적은 부품수를 최소화할 수 있도록 한 에너지 회수회로를 제공하는 것이다.
본 발명의 실시예에 의한 방전셀에 등가적으로 형성되는 패널 커패시터를 포함하는 에너지 회수회로에 있어서; 소스 커패시터와; 소스 커패시터와 상기 패널 커패시터 사이에 접속되는 인덕터 및 제 6스위치와; 상기 제 6스위치와 상기 패널 커패시터 사이에 병렬로 접속되는 제 1스위치 및 제 2스위치와; 상기 패널 커패시터와 접지 전압원 사이에 병렬로 접속되는 제 3스위치 및 제 4스위치와; 상기 제 1스위치, 제 2스위치 및 제 6스위치의 공통 노드인 제 1노드와 서스테인 전압원 사이에 접속되는 제 5스위치를 구비한다.
바람직하게, 상기 제 1스위치는 상기 패널 커패시터의 주사전극과 상기 제 1노드 사이에 위치되며, 상기 소스 커패시터에 충전된 전압 및 상기 서스테인 전압원의 전압이 상기 주사전극으로 공급될 때 턴-온 상태를 유지한다. 상기 제 2스위치는 상기 패널 커패시터의 유지전극과 상기 제 1노드 사이에 위치되며, 상기 소스 커패시터에 충전된 전압 및 상기 서스테인 전압원의 전압이 상기 유지전극으로 공급될 때 턴-온 상태를 유지한다. 상기 제 3스위치는 상기 패널 커패시터의 주사전극과 상기 접지 전압원 사이에 접속되며, 상기 패널 커패시터의 유지전극으로 전압 이 공급되는 기간 동안 턴-온 상태를 유지한다. 상기 제 4스위치는 상기 패널 커패시터의 유지전극과 상기 접지 전압원 사이에 접속되며, 상기 패널 커패시터의 주사전극으로 전압이 공급되는 기간 동안 턴-온 상태를 유지한다. 상기 제 6스위치는 상기 소스 커패시터로부터 상기 패널 커패시터로 전압이 공급되는 기간 및 상기 패널 커패시터로부터 상기 소스 커패시터로 전압이 회수되는 기간 동안 턴-온 상태를 유지한다. 상기 제 5스위치는 상기 소스 커패시터로부터 상기 패널 커패시터로 전압이 공급된 후 소정기간 동안 턴-온 상태를 유지한다.
본 발명의 에너지 회수회로에 의하면 스위치들, 인덕터 및 소스 커패시터를 패널 커패시터의 주사전극 및 유지전극이 공용으로 사용하기 때문에 부품수를 줄일 수 있는 장점이 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예가 첨부된 도 2 내지 도 6f를 참조하여 자세히 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 의한 PDP를 나타내는 도면이다.
도 2를 참조하면, 본 발명의 실시예에 의한 PDP는 패널(100), 어드레스 구동 부(108), 주사 구동부(106), 유지 구동부(110), 파형 발생부(104) 및 영상 처리부(102)를 구비한다.
영상 처리부(102)는 외부로부터 아날로그 영상신호를 공급받는다. 아날로그 영상신호를 공급받은 영상 처리부(102)는 디지털 형태로 아날로그 영상신호를 변환한다. 또한, 영상 처리부(102)는 수직 동기신호, 수평 동기신호 및 클럭 신호 등을 생성하여 파형 발생부(104)로 공급한다.
파형 발생부(104)는 디지털 영상신호 및 수직 동기신호, 수평 동기신호 및 클럭신호를 공급받는다. 디지털 영상신호를 공급받은 파형 발생부(104)는 디지털 영상신호를 서브필드 별로 분할하고, 분할된 영상신호를 어드레스 구동부(108)로 공급한다. 또한, 파형 발생부(104)는 수직 동기신호, 수평 동기신호 및 클럭신호에 대응하여 제어 신호들을 생성하고, 생성된 제어신호들을 주사 구동부(106), 어드레스 구동부(108) 및 유지 구동부(110)로 공급한다.
어드레스 구동부(108)는 자신에게 공급된 영상신호 및 제어신호들에 대응하여 데이터신호를 생성하고, 생성된 데이터신호를 서브필드의 어드레스 기간 동안 어드레스 전극들(A1 내지 Am)로 공급한다.
주사 구동부(106)는 자신에게 공급된 제어신호들에 대응하여 주사신호를 생성하고, 생성된 주사신호를 서브필드의 어드레스 기간 동안 주사전극들(Y1 내지 Yn)로 순차적으로 공급한다. 또한, 주사 구동부(106)는 서브필드의 리셋기간 동안 주사전극들(Y1 내지 Yn)로 램프펄스를 공급하고, 서스테인 기간 동안 서스테인 펄스를 공급한다.
유지 구동부(110)는 자신에게 공급된 제어신호들에 대응하여 서스테인 기간 동안 주사전극들(Y1 내지 Yn)로 공급되는 서스테인 펄스와 교번되도록 유지전극들(X1 내지 Xn)로 서스테인 펄스를 공급한다.
한편, 주사 구동부(106) 및/또는 유지 구동부(110)에는 에너지 회수회로가 포함되어 서스테인 펄스를 주사전극들(Y1 내지 Yn) 및 유지전극들(X1 내지 Xn)로 교번적으로 공급한다. 에너지 회수회로의 상세한 구성은 후술하기로 한다.
도 3은 본 발명의 실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도이다. 도 3은 설명의 편의성을 위하여 한 프레임에 포함된 다수의 서브필드 중 하나의 서브필드 기간에 공급되는 구동파형을 도시하기로 한다.
도 3을 참조하면, 본 발명의 실시예에 의한 서브필드는 리셋 기간(Ra), 어드레스 기간(Aa) 및 서스테인 기간(Sa)으로 나뉘어진다.
리셋 기간(Ra)에 있어서, 벽전하 축적기간(t1 ~ t2) 동안 주사전극들(Y1 내지 Yn)로 소정 기울기로 상승하는 램프펄스가 공급되고, 유지전극들(X1 내지 Xn) 및 어드레스 전극들(A1 내지 Am)로 접지 전위(Vg)가 인가된다. 그러면, 램프펄스에 의한 미세방전에 의하여 주사전극들(Y1 내지 Yn)에는 부극성의 벽전하가 축적되고, 유지전극들(X1 내지 Xn)에는 정극성의 벽전하가 축적된다.
벽전하 배분기간(t2 ~ t3) 동안 주사전극들(Y1 내지 Yn)로 소정 기울기로 하강하는 램프펄스가 공급되고, 유지전극들(X1 내지 Xn)로 소정의 전압(Ve)이 인가된다. 그리고, 벽전하 배분기간(t2 ~ t3) 동안 어드레스전극들(A1 내지 Am)로는 접 지 전위(Vg)가 인가된다. 그러면, 벽전하 축적기간(t1 ~ t2) 동안 주사전극들(Y1 내지 Yn) 및 유지전극들(X1 내지 Xn)에 축적된 벽전하들이 감소된다. 즉, 벽전하 배분기간(t2 ~ t3) 동안에는 방전셀들에 축적된 벽전하들의 양을 감소시켜 어드레스기간(Aa) 동안 지나치게 강한 방전이 발생되는 것을 방지한다.
어드레스 기간(Aa)에는 주사전극들(Y1 내지 Yn)에 순차적으로 주사신호가 공급되고, 어드레스 전극들(A1 내지 Am)로 주사신호와 동기되는 데이터신호가 공급된다. 그러면, 주사신호와 데이터신호의 전압차와 리셋기간(Ra)에 생성된 벽전압이 더해지면서 데이터신호가 인가되는 방전셀 내에서 어드레스 방전이 발생된다. 어드레스 방전이 발생된 방전셀 내에는 서스테인 방전에 필요한 벽전하가 생성된다.
서스테인 기간(Sa)에는 주사전극들(Y1 내지 Yn) 및 유지전극들(X1 내지 Xn)로 서스테인 펄스가 교번적으로 인가된다. 그러면, 어드레스 방전에 의해 선택된 방전셀 내의 벽전압과 서스테인 펄스의 전압이 더해지면서 서스테인 펄스가 인가될 때 마다 주사전극(Y)과 유지전극(X) 사이에 서스테인 방전이 발생한다.
도 4는 본 발명의 실시예에 의한 에너지 회수회로를 나타내는 도면이다.
도 4를 참조하면, 본 발명의 실시예에 의한 에너지 회수회로는 소스 커패시터(Cs)와, 소스 커패시터(Cs)와 패널 커패시터(Cp) 사이에 접속되는 인덕터(L) 및 제 6스위치(SW6)와, 제 6스위치(SW6)와 패널 커패시터(Cp) 사이에 병렬로 접속되는 제 1스위치(SW1) 및 제 2스위치(SW2)와, 패널 커패시터(Cp)와 접지 전압원(GND) 사이에 병렬로 접속되는 제 3스위치(SW3) 및 제 4스위치(SW4)와, 제 1스위치(SW1), 제2스위치(SW2) 및 제 6스위치(SW6)의 공통 노드인 제 1노드(N1)와 서스테인 전압원(Vs) 사이에 접속되는 제 5스위치(SW5)를 구비한다.
패널 커패시터(Cp)는 방전셀에 형성되는 정전 용량을 등가적으로 나타낸 것이다.
소스 커패시터(Cs)는 패널 커패시터(Cp)의 전압을 회수하여 충전되고, 충전된 전압을 패널 커패시터(Cp)로 재공급한다. 이와 같은 소스 커패시터(Cs)는 서스테인 전압(Vs)의 1/2에 해당하는 전압이 충전될 수 있도록 용량값이 설정된다.
제 6스위치(SW6)는 소스 커패시터(Cs)에 전압이 회수되거나, 회수된 전압이 패널 커패시터(Cp)로 공급될 때 턴-온된다. 이와 같은 제 6스위치(SW6)는 인덕터(L)로부터 제 1노드(N1)로 전류가 흐를 수 있도록 내부 다이오드(D6)를 구비한다.
제 5스위치(SW5)는 패널 커패시터(Cp)로 서스테인 전압이 공급될 때 턴-온된다. 이와 같은 제 5스위치(SW5)는 제 1노드(N1)로부터 서스테인 전압원(Vs)으로 전류가 흐를 수 있도록 내부 다이오드(D5)를 구비한다. 내부 다이오드(D5)는 제 1노드(N1)의 전압이 서스테인 전압(Vs) 이상으로 상승하는 것을 방지하여 동작의 안정성을 확보한다.
제 1스위치(SW1)는 패널 커패시터(Cp)의 주사전극(Y)과 제 1노드(N1) 사이에 위치된다. 제 1스위치(SW1)는 패널 커패시터(Cp)의 주사전극(Y)으로 소스 커패시터(Cs)에 충전된 전압 및 서스테인 전압(Vs)이 공급되는 기간 동안 턴-온된다. 이와 같은 제 1스위치(SW1)는 주사전극(Y)으로부터 제 1노드(N1)로 전류가 흐를 수 있도록 내부 다이오드(D1)를 구비한다.
제 2스위치(SW2)는 패널 커패시터(Cp)의 유지전극(X)과 제 1노드(N1) 사이에 위치된다. 제 2스위치(SW2)는 패널 커패시터(Cp)의 유지전극(X)으로 소스 커패시터(Cs)에 충전된 전압 및 서스테인 전압(Vs)이 공급되는 기간 동안 턴-온된다. 이와 같은 제 2스위치(SW2)는 유지전극(X)으로부터 제 1노드(N1)로 전류가 흐를 수 있도록 내부 다이오드(D2)를 구비한다.
제 3스위치(SW3)는 패널 커패시터(Cp)의 주사전극(Y)과 접지 전압원(GND) 사이에 위치된다. 제 3스위치(SW3)는 유지전극(X)으로 서스테인 펄스가 공급되는 기간(즉, 유지전극(X)으로 전압이 공급되는 기간) 동안 턴-온된다. 이와 같은 제 3스위치(SW3)는 접지 전압원(GND)으로부터 주사전극(Y)으로 전류가 흐를 수 있도록 내부 다이오드(D3)를 구비한다. 내부 다이오드(D3)는 주사전극(Y)의 전압이 접지 전압 이하로 하강하는 것을 방지한다.
제 4스위치(SW4)는 패널 커패시터(Cp)의 유지전극(X)과 접지 전압원(GND) 사이에 위치된다. 제 4스위치(SW4)는 주사전극(Y)으로 서스테인 펄스가 공급되는 기간(즉, 주사전극(Y)으로 전압이 공급되는 기간) 동안 턴-온된다. 이와 같은 제 4스위치(SW4)는 접지 전압원(GND)으로부터 유지전극(X)으로 전류가 흐를 수 있도록 내부 다이오드(D4)를 구비한다. 내부 다이오드(D4)는 유지전극(X)의 전압이 접지 전압 이하로 하강하는 것을 방지한다.
도 5는 도 4의 에너지 회수회로의 구동방법을 나타내는 파형도이다. 도 5를 이용하여 동작과정을 설명할 때 소스 커패시터(Cs)에 Vs/2의 전압이 충전된다고 가정하기로 한다
도 5를 참조하면, 먼저 T1기간 동안 제 1스위치(SW1), 제4스위치(SW4) 및 제 6스위치(SW6)가 턴-온된다. 제 1스위치(SW1)가 턴-온되면 제 1노드(N1)와 패널 커패시터(Cp)의 주사전극(Y)이 전기적으로 접속된다. 제 4스위치(SW4)가 턴-온되면 패널 커패시터(Cp)의 유지전극(X)으로 접지 전압(GND)이 공급된다. 제 6스위치(SW6)가 턴-온되면 인덕터(L)와 제 1노드(N1)가 전기적으로 접속된다.
이 경우, 도 6a에 도시된 바와 같이 소스 커패시터(Cs)에 충전된 전압이 인덕터(L), 제 6스위치(SW6), 제 1스위치(SW1)를 경유하여 패널 커패시터(Cp)의 주사전극으로 공급된다. 이때, 인덕터(L)와 패널 커패시터(Cp)는 LC 공진회로를 구성한다. 따라서, 소스 커패시터(Cs)에 저장된 Vs/2의 전압은 LC 공진회로에 의해 대략 Vs의 전압으로 상승하여 패널 커패시터(Cp)의 주사전극(Y)으로 공급된다.
T2 기간 동안 제 5스위치(SW5)가 턴-온되고, 제 6스위치(SW6)가 턴-오프된다. 제 5스위치(SW5)가 턴-온되면 제 1노드(N1)와 서스테인 전압원(Vs)이 전기적으로 접속된다. 따라서, T2 기간 동안 도 6b와 같이 서스테인 전압(Vs)이 제 5스위치(SW5) 및 제 1스위치(SW1)를 경유하여 패널 커패시터(Cp)의 주사전극(Y)으로 공급된다. 여기서, T1 기간 동안 패널 커패시터(Cp)에 대략 Vs의 전압이 충전되었기 때문에 서스테인 전압원(Vs)에 공급되는 에너지가 최소화된다. 제 5스위치(SW5)는 패널 커패시터(Cp)에서 안정적인 서스테인 방전이 일어나도록 소정 기간 동안 턴-온 상태를 유지한다.
T3 기간 동안 제 1스위치(SW1) 및 제 5스위치(SW5)가 턴-오프되고, 제 6스위치(SW6)가 턴-온된다. 제 6스위치(SW6)가 턴-온되면 인덕터(L)와 제 1노드(N1)가 전기적으로 접속된다.
이때, 패널 커패시터(Cp)의 주사전극(Y)에 충전된 전압은 도 6c와 같이 제 1스위치(SW1)의 내부 다이오드(D1), 제 6스위치(SW6) 및 인덕터(L)를 경유하여 소스 커패시터(Cs)로 공급된다. 소스 커패시터(Cs)는 T3 기간 동안 Vs/2의 전압을 충전한다.
T4 기간 동안 제 4스위치(SW4)가 턴-오프되고, 제 2스위치(SW2) 및 제3스위치(SW3)가 턴-온된다. 제 2스위치(SW2)가 턴-온되면 제 1노드(N1)와 패널 커패시터(Cp)의 유지전극(X)이 전기적으로 접속된다. 제 3스위치(SW3)가 턴-온되면 패널 커패시터(Cp)의 주사전극(Y)으로 접지 전압(GND)이 공급된다.
이 경우, 도 6d에 도시된 바와 같이 T3 기간 동안 소스 커패시터(Cs)에 충전된 전압이 인덕터(L), 제 6스위치(SW6), 제 2스위치(SW2)를 경유하여 패널 커패시터(Cp)의 유지전극(X)으로 공급된다. 이때, 인덕터(L)와 패널 커패시터(Cp)는 LC 공진회로를 구성한다. 따라서, 소스 커패시터(Cs)에 저장된 Vs/2의 전압은 LC 공진회로에 의해 대략 Vs의 전압으로 상승하여 패널 커패시터(Cp)의 유지전극(X)으로 공급된다.
T5 기간 동안 제 6스위치(SW6)가 턴-오프되고, 제 5스위치(SW5)가 턴-온된다. 제 5스위치(SW5)가 턴-온되면 제 1노드(N1)와 서스테인 전압원(Vs)이 전기적으로 접속된다. 따라서, T5 기간 동안 도 6e와 같이 서스테인 전압(Vs)이 제 5스 위치(SW5) 및 제 2스위치(SW2)를 경유하여 패널 커패시터(Cp)의 유지전극(X)으로 공급된다. 여기서, T4 기간 동안 패널 커패시터(Cp)에 대략 Vs의 전압이 충전되었기 때문에 서스테인 전압원(Vs)에 공급되는 에너지가 최소화된다. 제 5스위치(SW5)는 패널 커패시터(Cp)에서 안정적인 서스테인 방전이 일어나도록 소정 기간 동안 턴-온 상태를 유지한다.
T6 기간 동안 제 2스위치(SW2) 및 제 5스위치(SW5)가 턴-오프되고, 제 6스위치(SW6)가 턴-온된다. 제 6스위치(SW6)가 턴-온되면 인덕터(L)와 제 1노드(N1)가 전기적으로 접속된다.
이때, 패널 커패시터(Y)의 유지전극(X)에 충전된 전압은 도 6f와 같이 제 2스위치(SW2)의 내부 다이오드(D2), 제 6스위치(SW6) 및 인덕터(L)를 경유하여 소스 커패시터(Cs)로 공급된다. 소스 커패시터(Cs)는 T6 기간 동안 Vs/2의 전압을 충전한다.
본 발명에서는 상술한 동작을 반복하면서 주사전극(Y) 및 유지전극(X)으로 서스테인 펄스가 교번적으로 공급된다. 한편, 본 발명에서는 제 5스위치(SW5), 제 6스위치(SW6), 인덕터(L) 및 소스 커패시터(Cs)를 주사전극(Y) 및 유지전극(X)으로 서스테인펄스를 공급할 때 공용으로 사용된다. 이와 같이 제 5스위치(SW5), 제 6스위치(SW6), 인덕터(L) 및 소스 커패시터(Cs)가 공용으로 사용되면 실장되는 부품수를 최소화할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형예가 가능함을 이해할 수 있을 것이다.
도 1은 일반적인 플라즈마 디스플레이 패널의 방전셀을 나타내는 사시도이다.
도 2는 본 발명의 실시예에 의한 플라즈마 디스플레이 패널을 나타내는 도면이다.
도 3은 본 발명의 실시예에 의한 플라즈마 디스플레이 패널의 서브필드를 나타내는 파형도이다.
도 4는 본 발명의 실시예에 의한 에너지 회수회로를 나타내는 도면이다.
도 5는 도 4에 도시된 에너지 회수회로의 동작과정을 나타내는 파형도이다.
도 6a 내지 도 6f는 도 5에 도시된 에너지 회수회로의 파형에 대응하는 동작 과정을 나타내는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 상부기판 12Y,12X : 투명전극
13Y,13X : 금속버스전극 14,22 : 유전체층
16 : 보호막 18 : 하부기판
24 : 격벽 26 : 형광체층
100 : 패널 102 : 영상 처리부
104 : 파형 발생부 106 : 주사 구동부
108 : 어드레스 구동부 110 : 유지 구동부

Claims (8)

  1. 방전셀에 등가적으로 형성되는 패널 커패시터를 포함하는 에너지 회수회로에 있어서;
    소스 커패시터와;
    소스 커패시터와 상기 패널 커패시터 사이에 접속되는 인덕터 및 제 6스위치와;
    상기 제 6스위치와 상기 패널 커패시터 사이에 병렬로 접속되는 제 1스위치 및 제 2스위치와;
    상기 패널 커패시터와 접지 전압원 사이에 병렬로 접속되는 제 3스위치 및 제 4스위치와;
    상기 제 1스위치, 제 2스위치 및 제 6스위치의 공통 노드인 제 1노드와 서스테인 전압원 사이에 접속되는 제 5스위치를 구비하는 것을 특징으로 하는 에너지 회수회로.
  2. 제 1항에 있어서,
    상기 제 1스위치는 상기 패널 커패시터의 주사전극과 상기 제 1노드 사이에 위치되며, 상기 소스 커패시터에 충전된 전압 및 상기 서스테인 전압원의 전압이 상기 주사전극으로 공급될 때 턴-온 상태를 유지하는 것을 특징으로 하는 에너지 회수회로.
  3. 제 1항에 있어서,
    상기 제 2스위치는 상기 패널 커패시터의 유지전극과 상기 제 1노드 사이에 위치되며, 상기 소스 커패시터에 충전된 전압 및 상기 서스테인 전압원의 전압이 상기 유지전극으로 공급될 때 턴-온 상태를 유지하는 것을 특징으로 하는 에너지 회수회로.
  4. 제 1항에 있어서,
    상기 제 3스위치는 상기 패널 커패시터의 주사전극과 상기 접지 전압원 사이에 접속되며, 상기 패널 커패시터의 유지전극으로 전압이 공급되는 기간 동안 턴-온 상태를 유지하는 것을 특징으로 하는 에너지 회수회로.
  5. 제 1항에 있어서,
    상기 제 4스위치는 상기 패널 커패시터의 유지전극과 상기 접지 전압원 사이에 접속되며, 상기 패널 커패시터의 주사전극으로 전압이 공급되는 기간 동안 턴-온 상태를 유지하는 것을 특징으로 하는 에너지 회수회로.
  6. 제 1항에 있어서,
    상기 제 6스위치는 상기 소스 커패시터로부터 상기 패널 커패시터로 전압이 공급되는 기간 및 상기 패널 커패시터로부터 상기 소스 커패시터로 전압이 회수되 는 기간 동안 턴-온 상태를 유지하는 것을 특징으로 하는 에너지 회수회로.
  7. 제 6항에 있어서,
    상기 제 5스위치는 상기 소스 커패시터로부터 상기 패널 커패시터로 전압이 공급된 후 소정기간 동안 턴-온 상태를 유지하는 것을 특징으로 하는 에너지 회수회로.
  8. 제 1항에 있어서,
    상기 패널 커패시터의 주사전극으로부터 상기 제 1노드로 전류가 흐를 수 있도록 형성되는 상기 제 1스위치의 내부 다이오드와,
    상기 패널 커패시터의 유지전극으로부터 상기 제 1노드로 전류가 흐를 수 있도록 형성되는 상기 제 2스위치의 내부 다이오드와,
    상기 접지 전압원으로부터 상기 주사전극으로 전류가 흐를 수 있도록 형성되는 제 3스위치의 내부 다이오드와,
    상기 접지 전압원으로부터 상기 유지전극으로 전류가 흐를 수 있도록 형성되는 상기 제 4스위치의 내부 다이오드와,
    상기 제 1노드로부터 상기 서스테인 전압원으로 전류가 흐를 수 있도록 형성되는 상기 제 5스위치의 내부 다이오드와,
    상기 인덕터로부터 상기 제 1노드로 전류가 흐를 수 있도록 형성되는 제 6스위치의 내부 다이오드를 더 구비하는 것을 특징으로 하는 에너지 회수회로.
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