KR100511791B1 - 플라즈마 디스플레이 패널의 구동 장치 및 방법 - Google Patents

플라즈마 디스플레이 패널의 구동 장치 및 방법 Download PDF

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Abstract

본 발명은 Y 및 Z 서스테이너를 통합하고 소스 캐패시터를 공유함으로써 회로 구성을 단순화하고 제조 단가를 절감할 수 있는 플라즈마 디스플레이 패널 구동 장치 및 방법을 제공하는 것이다.
본 발명의 플라즈마 디스플레이 패널 구동 장치는 플라즈마 디스플레이 패널로부터 회수된 전압을 충방전하는 소스 캐패시터와; 소스 캐패시터와 스캔 전극 라인들 사이에 접속되어 제1 기간에서 소스 캐패시터로부터 방전된 전압을 이용하여 제1 서스테인 펄스를 스캔 전극 라인들로 공급하고, 제2 기간에서 스캔 전극 라인들을 통해 방전된 전압을 소스 캐패시터로 공급하는 제1 에너지 회수 회로와; 소스 캐패시터와 서스테인 전극 라인들 사이에 접속되어 제3 기간에서 소스 캐패시터로부터 방전된 전압을 이용하여 제2 서스테인 펄스를 서스테인 전극라인들로 공급하고, 제4 기간에서 서스테인 전극 라인들을 통해 방전된 전압을 소스 캐패시터로 공급하는 제2 에너지 회수 회로를 구비하는 것을 특징으로 한다.

Description

플라즈마 디스플레이 패널의 구동 장치 및 방법{Apparatus And Method of Driving Plasma Display Panel}
본 발명은 플라즈마 디스플레이 패널의 구동 장치 및 방법에 관한 것으로, 특히 회로 구성을 단순화시킬 수 있는 플라즈마 디스플레이 패널의 구동 장치 및 방법에 관한 것이다.
최근, 평판 디스플레이 장치로서 대형 패널의 제작이 용이한 플라즈마 디스플레이 패널(Plasma Display Panel; 이하, PDP라 한다)이 주목받고 있다. PDP는 통상 디지털 비디오 데이터에 따라 화소들 각각의 가스 방전 기간을 조절함으로써 화상을 표시한다. 이러한 PDP로는 도 1과 같이 3전극을 구비하고 교류 전압에 의해 구동되는 교류형 PDP가 대표적이다.
도 1은 종래의 교류형 PDP를 구성하는 하나의 방전셀을 확대 도시한 것이다.
도 1에 도시된 방전셀(30)은 상부 기판(10) 상에 순차적으로 형성된 서스테인 전극쌍(12A, 12B), 상부 유전체층(14) 및 보호막(16)을 갖는 상판과, 하부 기판(18) 상에 순차적으로 형성된 데이터 전극(20), 하부 유전체층(22), 격벽(24) 및 형광체층(26)을 갖는 하판을 구비한다.
서스테인 전극쌍(12A, 12B) 각각은 투명 전극과, 그 투명 전극의 높은 저항을 보상하기 위한 금속 전극으로 구성된다. 이러한 서스테인 전극쌍(12A, 12B)은 스캔 전극(12A)과 서스테인 전극(12B)으로 분리된다. 스캔 전극(12A)은 어드레스 방전을 위한 스캔 신호와 서스테인 방전을 위한 서스테인 신호를, 서스테인 전극(12B)은 서스테인 신호를 주로 공급한다. 데이터 전극(20)은 상기 서스테인 전극쌍(12A, 12B)과 교차하게 형성된다. 이 데이터 전극(20)은 어드레스 방전을 위한 데이터 신호를 공급한다.
상부 유전체층(14)과 하부 유전체층(22)에는 방전으로 생성된 전하들이 축적된다. 보호막(16)은 방전시 스퍼터링으로 인한 상부 유전체층(14)의 손상을 방지하고 2차 전자의 방출 효율을 증가시킨다. 이러한 유전체층(14, 22)과 보호막(16)은 외부에서 인가되는 방전전압을 낮출 수 있게 한다.
격벽(24)은 상하부 기판(10, 18)과 함께 방전 공간을 마련한다. 그리고, 격벽(24)은 데이터 전극(20)과 나란하게 형성되어 가스 방전에 의해 생성된 자외선이 인접한 셀에 누설되는 것을 방지한다. 형광체층(26)은 하부 유전체층(22) 및 격벽(24)의 표면에 도포되어 적색, 녹색 또는 청색 가시광을 발생한다. 방전 공간에는 가스방전을 위한 He, Ne, Ar, Xe, Kr 등의 불활성 가스, 이들이 조합된 방전 가스, 또는 방전에 의해 자외선을 발생시킬 수 있는 엑시머(Excimer) 가스가 충진된다.
이러한 구조의 방전셀(30)은 데이터 전극(20)과 스캔 전극(12A)에 의한 대향 방전으로 선택된 후 서스테인 전극쌍(12A, 12B)에 의한 면방전으로 방전을 유지한다. 이에 따라, 방전셀(30)에서는 서스테인 방전시 발생되는 자외선에 의해 형광체(26)가 발광함으로써 가시광이 방출된다. 이 경우, 방전셀(30)은 비디오 데이터에 따라 서스테인 방전 기간, 즉 서스테인 방전 횟수를 조절하여 영상 표시에 필요한 계조(Gray Scale)를 구현하게 된다. 그리고, 적색, 녹색, 청색 형광체(26)가 각각 도포된 3개의 방전셀들의 조합으로 한 화소의 칼러를 구현한다.
도 2는 도 1에 도시된 방전셀(30)을 포함하는 PDP의 전체적인 전극 배치 구조를 도시한 것이다. 도 2에서 방전셀(30)은 스캔 전극 라인들(Y1 내지 Ym), 서스테인 전극 라인들(Z1 내지 Zm) 및 데이터 전극 라인들(X1 내지 Xn)의 교차 지점마다 구성됨을 알 수 있다.
스캔 전극 라인들(Y1 내지 Ym)은 스캔 펄스와 서스테인 펄스를 공급하여 방전셀들(30)이 라인 단위로 스캔되게 함과 아울러 방전셀들(30)에서 방전이 유지되게 한다. 서스테인 전극 라인들(Z1 내지 Zm)은 공통적으로 서스테인 펄스를 공급하여 상기 스캔 전극 라인들(Y1 내지 Ym)과 함께 방전셀들(30)에서 방전이 유지되게 한다. 데이터 전극 라인들(X1 내지 Xn)은 상기 스캔 펄스와 동기되는 데이터 펄스를 라인 단위로 공급하여 데이터 펄스의 논리값에 따라 방전이 유지될 방전셀들(30)이 선택되게 한다.
이러한 PDP 구동 방법으로는 어드레스 기간과 디스플레이 기간, 즉 서스테인 기간으로 분리되어 구동되게 하는 ADS(Address and Display Separation) 구동 방법이 대표적이다. ADS 구동 방법에서는 한 프레임을 비디오 데이터의 각 비트에 해당하는 다수의 서브필드들로 분할하고, 그 서브필드들 각각을 다시 리셋 기간 및 어드레스 기간과 서스테인 기간으로 분할한다. 이러한 서브필드들 각각은 리셋 기간(RPD) 및 어드레스 기간(APD)은 동일하게 부여하고 서스테인 기간(SPD)에 서로 다른 가중치를 부여한다. 이에 따라, PDP는 비디오 데이터에 따라 방전을 유지하는 서스테인 기간들의 조합으로 그 비디오 데이터에 해당하는 계조를 표현한다.
도 3은 다수의 서브필드들 중 한 서브필드(SF1)에서 도 2에 도시된 PDP에 공급되는 일반적인 구동 파형을 도시한 것이다.
도 3과 같이 PDP는 리셋 기간(RPD)에서 리셋 펄스(RP)을 이용하여 전면 라이팅 방전이 발생되게 한 후 벽전하를 소거하여 모든 방전셀들(30)을 벽전하가 잔류하는 오프 상태로 초기화시킨다. 이를 위하여, 스캔 전극 라인들(Y1 내지 Ym)에는 리셋 펄스(RP)로서, 스텝 전압(Vs)을 기준으로 피크 전압(Vr)으로 서서히 증가하는 상승 램프 펄스와 기저 전압(0V)으로 서서히 감소하는 하강 램프 펄스가 공급된다. 상승 램프 펄스에 의해 모든 방전셀들(30)에서는 1차 다크(Dark) 방전이 발생한다. 그 다음, 하강 램프 펄스와 서스테인 전극 라인들(Z1 내지 Zm)에 공급되는 바이어스 펄스(BP)에 의해 모든 방전셀들(30)에서는 2차 다크 방전이 발생한다. 이어서, 하강 램프 펄스에 따라 스캔 전극 라인들(Y1 내지 Ym) 및 서스테인 전극 라인들(Z1 내지 Zm)에 형성된 벽전하가 감소함으로써 모든 방전셀들(30)은 벽전하가 잔류하는 오프 상태로 초기화된다. 이러한 리셋 기간(RPD)에서 데이터 전극 라인들(X1 내지 Xn)의 전압은 기저 전압(0V)으로 고정된다.
어드레스 기간(APD)에서 스캔 전극 라인들(Y1 내지 Ym)에는 라인 단위로 스캔 펄스(SP)가 공급됨과 아울러 그 스캔 펄스(SP)에 동기하여 데이터 전극 라인들(X1 내지 Xn) 각각에 데이터 펄스(DP)가 선택적으로 공급된다. 이에 따라, 스캔 펄스(SP)와 함께 데이터 펄스(DP)가 공급된 방전셀들에서는 어드레스 방전이 발생됨으로써 다음의 서스테인 방전을 위한 벽전하가 충분히 형성된 온 상태가 된다. 반면에, 스캔 펄스(SP)와 함께 데이터 펄스(DP)가 공급되지 않은 방전셀들에서는 어드레스 방전이 발생되지 않음으로써 오프 상태를 유지한다.
서스테인 기간(SPD)에서 스캔 전극 라인들(Y1 내지 Ym)과 서스테인 전극 라인들(Z1 내지 Zm)에 교번적으로 Y 및 Z 서스테인 펄스(SUSPy, SUSPz)를 공급하여 상기 어드레스 기간(APD)에서 결정된 방전셀의 상태를 유지한다. 구체적으로, 어드레스 기간(APD)에서 벽전하가 충분히 형성된 온 상태의 방전셀들은 Y 및 Z 서스테인 펄스(SUSPy, SUSPz)에 의한 방전으로 온 상태를 유지하고, 오프 상태의 방전셀들은 방전없이 오프 상태를 유지한다.
이러한 서스테인 기간(SPD)에 이은 소거 기간(EPD)에서 서스테인 전극 라인들(Z1 내지 Zm)에 소거 펄스(EP)를 공급하여 소거 방전을 일으킴으로써 모든 방전셀들(30)에 존재하는 벽전하가 소거되게 한다.
이러한 구동 파형들을 도 2에 도시된 PDP에 공급하기 위하여 구동 장치는 도 4에 도시된 바와 같이 PDP(40)의 배면 측에 위치하는 방열판(64)의 배면에 설치된다.
도 4에 도시된 PDP의 구동 장치는 PDP(40)의 스캔 전극 라인들(Y1 내지 Ym)을 구동하기 위한 Y 구동 보드(45)와, 서스테인 전극 라인들(Z1 내지 Zm)을 구동하기 위한 Z 서스테이너 보드(48)와, 데이터 전극 라인들(X1 내지 Xm)을 구동하기 위한 데이터 드라이버 보드(50)와, 상기 Y 구동 보드(45)와 Z 서스테이너 보드(48) 및 데이터 드라이버 보드(50)를 제어하기 위한 컨트롤 보드(42)와, 상기 보드들(42, 45, 48, 50) 각각에 전원을 공급하는 전원 보드(미도시)를 구비한다.
Y 구동 보드(45)는 PDP(40)의 도 3에 도시된 리셋 펄스(RP) 및 스캔 펄스(SP)를 발생하는 스캔 드라이버 보드(44)와, Y 서스테인 펄스(SUSPy)를 발생하는 Y 서스테이너 보드(46)를 구비한다. 스캔 드라이버 보드(44)는 Y 가요성 인쇄 필름(Fexible Printed Circuit; 이하, FPC라 함)(51)를 경유하여 스캔 펄스(SP)를 PDP(40)의 스캔 전극 라인들(Y1 내지 Ym)에 공급한다. Y 서스테이너 보드(46)는 스캔 드라이버 보드(44) 및 Y FPC(51)를 경유하여 Y 서스테인 펄스(SUSPy)를 스캔 전극 라인들(Y1 내지 Ym)에 공급한다.
Z 서스테이너 보드(48)는 도 3에 도시된 바이어스 펄스(BP) 및 Z 서스테인 펄스(SUSz)를 발생하고 Z FPC(52)를 경유하여 PDP(40)의 서스테인 전극 라인들(Z1 내지 Zm)에 공급한다.
데이터 드라이버 보드(50)는 도 3에 도시된 데이터 펄스(DP)를 발생하고 X FPC(54)를 경유하여 PDP(40)의 데이터 전극 라인들(X1 내지 Xn)에 공급한다.
컨트롤 보드(42)는 X, Y, Z 타이밍 제어 신호들 각각을 발생한다. 그리고, 컨트롤 보드(42)는 제1 FPC(56)를 경유하여 Y 타이밍 제어 신호를 Y 구동 보드(45)로, 제2 FPC(58)를 경유하여 Z 타이밍 제어 신호를 Z 서스테이너 보드(48)로, 제3 FPC(60)를 경유하여 X 타이밍 제어신호를 데이터 드라이버 보드(50)로 공급한다.
도 5는 도 4에 도시된 Y 서스테이너 보드(46)에 구성된 Y 서스테이너(47)와, Z 서스테이너 보드(48)에 구성된 Z 서스테이너(48)의 상세 회로를 도시한 것이다.
Y 서스테이너(47) 및 Z 서스테이너(48)는 수백 볼트 이상의 고전압을 필요로 하는 서스테인 기간(SPD)에서의 소비 전력을 감소시키기 위하여 에너지 회수 방법을 이용한다.
Y 서스테이너(47)는 패널 캐패시터(Cp)의 일측 전극인 스캔 전극 라인들(Y)과 접속되고, Z 서스테이너(49)는 패널 캐패시터Cp)의 다른측 전극인 서스테인 전극 라인들(Z)과 접속된다. 여기서, 패널 캐패시터(Cp)는 PDP(40)의 정전용량을 등가적으로 나타낸 것이다.
구체적으로, Y 서스테이너(47)는 소스 캐패시터(Cs)와 패널 캐패시터(Cp) 사이에 직렬 접속된 인덕터(L)와, 소스 캐패시터(Cs)와 인덕터(L) 사이에 병렬 접속된 제1 및 제3 스위치(S1, S3)와, 인덕터(L)와 패널 캐패시터(Cp) 사이에 병렬 접속된 제2 및 제4 스위치(S2, S4)를 구비한다. Z 서스테이너(49)는 Y 서스테이너(47)와 대칭적으로 소스 캐패시터(Cs')와 패널 캐패시터(Cp) 사이에 접속된 인덕터(L')와, 제1 내지 제4 스위치(S1' 내지 S4')를 구비한다. 여기서, 제2 스위치(S2, S2')는 서스테인 전압(Vs)을 공급하는 서스테인 전원과 접속되고, 제4 스위치(S4, S4')는 그라운드 전원(GND)과 접속된다.
소스 캐패시터(Cs, Cs')는 서스테인 기간(SPD)에서 패널 캐패시터(Cp)로부터 방전된 전압을 회수하고, 회수된 전압을 다시 패널 캐패시터(Cp)로 방전함으로써 소비 전력을 절감할 수 있게 한다. 이러한 소스 캐패시터(Cs, Cs')는 1/2 서스테인 전압(Vs/2)을 충방전한다. 인덕터(L, L')는 패널 캐패시터(Cp)와 함께 직렬 공진 회로를 구성한다. 제1 내지 제4 스위치(S1 내지 S4, S1' 내지 S4')는 컨트롤 보드(42)로부터의 Y 및 Z 타이밍 제어 신호에 의해 온/오프됨으로써 패널 캐패시터(Cp)에 도 3과 같은 Y 및 Z 서스테인 펄스(SUSPy, SUSPz)를 교번적으로 공급한다. 이러한 구성을 갖는 Y 및 Z 서스테이너(47, 49)의 구체적인 동작을 살펴보면 다음과 같다.
우선, 패널 캐패시터(Cp)는 OV, Y 및 Z 서스테이너(47, 49)의 소스 캐패시터(Cs, Cs')는 1/2의 서스테인 전압(Vs/2)를 충전하고 있다고 가정한다.
단계 1에서 Y 서스테이너(47)의 제1 스위치(S1)와, Z 서스테이너(49)의 제4 스위치(S4')가 턴-온된다. 이에 따라, Y 서스테이너(47)의 소스 캐패시터(Cs)로부터 1/2 서스테인 전압(Vs/2)이 방전되어 Y 서스테이너(47)의 제1 스위치(S1) 및 인덕터(L)와 스캔 전극 라인들(Y)을 경유하여 패널 캐패시터(Cp)로 공급된다. 이때, Y 서스테이너(47)의 인덕터(L)가 패널 캐패시터(Cp)와 함께 직렬 공진 회로를 형성함으로써 패널 캐패시터(Cp)에는 소스 캐패시터(Cs)로부터 방전된 전압(Vs/2)의 2배인 서스테인 전압(Vs)이 충전된다. 다시 말하여, 단계 1에서 Y 서스테이너(47)는 소스 캐패시터(Cs)에 충전된 전압(Vs/2)을 이용하여 도 3에 도시된 Y 서스테인 펄스(SUSPy)의 상승 에지부와 같이 스캔 전극 라인들(Y)에 서스테인 전압(Vs)을 공급되게 한다.
단계 2에서 Y 서스테이너(47)의 제2 스위치(S2)가 턴-온되고, Z 서스테이너(49)의 제4 스위치(S4')는 턴-온 상태를 유지하며, Y 서스테이너(47)의 제1 스위치(S1)는 턴-오프된다. 이에 따라, 서스테인 전원으로부터의 서스테인 전압(Vs)이 턴-온된 제2 스위치(S2)와 스캔 전극 라인들(Y)을 경유하여 패널 캐패시터(Cp)로 공급된다. 이 결과, 도 3에 도시된 Y 서스테인 펄스(SUSPy)와 같이 서스테인 전압(Vs)을 유지하는 스캔 전극 라인들(Y)을 통해 패널 캐패시터(Cp)가 충전 전압(Vs)을 유지하면서 정상적인 서스테인 방전이 발생하게 된다.
단계 3에서 Y 서스테이너(47)의 제2 스위치(S2)가 턴-오프되고 제3 스위치(S3)가 턴-온되며, Z 서스테이너(49)의 제4 스위치(S4)는 턴-온 상태를 유지한다. 이에 따라, 패널 캐패시터(Cp)로부터 서스테인 전압(Vs)이 스캔 전극 라인들(Y)로 방전되어 Y 서스테이너(47)의 인덕터(L) 및 제3 스위치(S3)를 경유하여 소스 캐패시터(Cs)로 회수된다. 이때, 패널 캐패시터(Cp)로부터 방전된 서스테인 전압(Vs)은 인덕터(L)를 경유하면서 감소하여 소스 캐패시터(Cs)에는 1/2 서스테인 전압(Vs/2)이 충전된다. 다시 말하여, 단계 3에서 Y 서스테이너(47)는 도 3에 도시된 Y 서스테인 펄스(SUSPy)의 하강 에지부와 같이 패널 캐패시터(Cp)에서 스캔 전극 라인들(Y)로 방전되는 서스테인 전압(Vs)을 회수하여 소스 캐패시터(Cs)에 1/2 서스테인 전압(Vs/2)이 충전되게 한다. 이렇게 소스 캐패시터(Cs)에 회수된 전압(Vs/2)는 전술한 바와 같이 Y 서스테이너(47)에 스캔 전극 라인들(Y)로 다음 Y 서스테인 펄스(SUSPy)를 공급할 때 이용된다.
그리고, Z 서스테이너(49)는 상기 Y 서스테이너(47)와 동일한 동작으로 도 3에 도시된 Z 서스테인 펄스(SUSPz)를 서스테인 전극 라인들(Z)로 공급한다.
이와 같이, 종래의 PDP 구동 장치는 Y 서스테이너(47) 및 Z 서스테이너(49)를 분리하여 구비함에 따라 회로 구성이 복잡해지고 제조 단가가 높다는 단점이 있다. 또한, Y 서스테이너(47) 및 Z 서스테이너(49) 각각이 구비하는 소스 캐패시터들(Cs, Cs') 간에 설계 오차가 있는 경우 Y 및 Z 서스테인 펄스(SUSPy, SUSPz)가 불균일하여 서스테인 방전이 불균일해지는 문제점이 있다. 나아가, Y 서스테이너(47) 및 Z 서스테이너(49) 각각이 구비하는 소스 캐패시터(Cs, Cs')가 비교적 단가가 높은 소스 캐패시터(Cs, Cs')를 구비하여야 하므로 비경제적인 단점이 있다.
따라서, 본 발명의 목적은 Y 서스테이너와 Z 서스테이너를 통합하고 소스 캐패시터를 공유함으로써 회로 구성을 단순화하고 제조 단가를 절감할 수 있는 PDP 구동 장치 및 방법을 제공하는 것이다.
본 발명의 다른 목적은 Y 및 Z 서스테이너가 하나의 소스 캐패시터를 이용함으로써 균일한 Y 및 Z 서스테인 펄스를 공급할 수 있는 PDP 구동 장치 및 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 PDP 구동 장치는 서스테인 방전을 위하여 스캔 전극 라인들 및 서스테인 전극 라인들에 교번적으로 제1 및 제2 서스테인 펄스를 공급하는 구동 장치에 있어서, 상기 PDP 로부터 회수된 전압을 충방전하는 소스 캐패시터와; 소스 캐패시터와 스캔 전극 라인들 사이에 접속되어 제1 기간에서 소스 캐패시터로부터 방전된 전압을 이용하여 제1 서스테인 펄스를 상기 스캔 전극 라인들로 공급하고, 제2 기간에서 스캔 전극 라인들을 통해 방전된 전압을 소스 캐패시터로 공급하는 제1 에너지 회수 회로와; 소스 캐패시터와 서스테인 전극 라인들 사이에 접속되어 제3 기간에서 소스 캐패시터로부터 방전된 전압을 이용하여 제2 서스테인 펄스를 상기 서스테인 전극라인들로 공급하고, 제4 기간에서 서스테인 전극 라인들을 통해 방전된 전압을 소스 캐패시터로 공급하는 제2 에너지 회수 회로를 구비하는 것을 특징으로 한다.
상기 제1 에너지 회수 회로는 소스 캐패시터와 스캔 전극 라인들 사이에 접속된 제1 인덕터와; 소스 캐패시터와 제1 인덕터 사이에 병렬로 접속된 제1 및 제3 스위치와; 제1 인덕터와 스캔 전극 라인들 사이의 노드와 외부의 서스테인 전원 사이에 접속된 제2 스위치와; 제1 인덕터와 스캔 전극 라인들 사이의 노드와 외부의 그라운드 전원 사이에 접속된 제3 스위치를 구비하는 것을 특징으로 한다.
상기 제2 에너지 회수 회로는 소스 캐패시터와 서스테인 전극 라인들 사이에 접속된 제2 인덕터와; 소스 캐패시터와 제2 인덕터 사이에 병렬로 접속된 제5 및 제7 스위치와; 제2 인덕터와 서스테인 전극 라인들 사이의 노드와 외부의 서스테인 전원 사이에 접속된 제6 스위치와; 제2 인덕터와 서스테인 전극 라인들 사이의 노드와 외부의 그라운드 전원 사이에 접속된 제8스위치를 구비하는 것을 특징으로 한다.
상기 제1 기간 중 제1 충전기간에서 제1, 제5, 제8 스위치가 턴-온되어 소스 캐패시터로부터 방전된 전압이 제1 스위치 및 제1 인덕터를 경유하여 스캔 전극 라인들로 공급되고, 제2 충전기간에서 제2 및 제8 스위치가 턴-온되어 서스테인 전원으로부터의 전압이 제2 스위치를 경유하여 스캔 전극 라인들로 공급되는 것을 특징으로 한다.
상기 제2 기간에서 상기 제3, 제5, 제8 스위치가 턴-온되어 PDP에서 스캔 전극 라인들을 통해 방전된 전압이 제1 인덕터 및 제3 스위치를 경유하여 소스 캐패시터에 충전되는 것을 특징으로 한다.
상기 제3 기간 중 제1 충전기간에서 제1, 제4, 제5 스위치가 턴-온되어 소스 캐패시터로부터 방전된 전압이 제5 스위치 및 상기 제2 인덕터를 경유하여 서스테인 전극 라인들로 공급되고, 제2 충전기간에서 제4 및 제6 스위치가 턴-온되어 서스테인 전원으로부터의 전압이 제6 스위치를 경유하여 서스테인 전극 라인들로 공급되는 것을 특징으로 한다.
상기 제4 기간에서 제1, 제4, 제7 스위치가 턴-온되어 PDP에서 서스테인 전극 라인들을 통해 방전된 전압이 제2 인덕터 및 제4 스위치를 경유하여 소스 캐패시터에 충전되는 것을 특징으로 한다.
상기 소스 캐패시터와 제1 및 제2 에너지 회수 회로는 하나의 인쇄 회로 보드에 구현된 것을 특징으로 한다.
본 발명에 따른 PDP 모듈은 스캔 전극 라인들 및 서스테인 전극 라인들과 데이터 전극 라인들을 구비하는 PDP와, 상기 PDP로부터 회수된 전압을 충방전하는 하나의 소스 캐패시터를 공유하여 스캔 전극 라인들 및 서스테인 전극 라인들로 서스테인 방전을 위한 제1 및 제2 서스테인 펄스를 교번적으로 공급하는 통합 서스테인 회로부를 구비하는 것을 특징으로 한다.
상기 통합 서스테인 회로부는 소스 캐패시터와 스캔 전극 라인들 사이에 접속되어 제1 기간에서 소스 캐패시터로부터 방전된 전압을 이용하여 제1 서스테인 펄스를 스캔 전극 라인들로 공급하고, 제2 기간에서 스캔 전극 라인들을 통해 방전된 전압을 소스 캐패시터로 공급하는 제1 에너지 회수 회로와; 소스 캐패시터와 서스테인 전극 라인들 사이에 접속되어 제3 기간에서 소스 캐패시터로부터 방전된 전압을 이용하여 제2 서스테인 펄스를 상기 서스테인 전극라인들로 공급하고, 제4 기간에서 서스테인 전극 라인들을 통해 방전된 전압을 소스 캐패시터로 공급하는 제2 에너지 회수 회로를 구비하는 것을 특징으로 한다.
본 발명에 따른 PDP의 구동 방법은 서스테인 방전을 위하여 스캔 전극 라인들 및 서스테인 전극 라인들에 교번적으로 제1 및 제2 서스테인 펄스를 공급하는 구동 방법에 있어서, 소스 캐패시터로부터 방전된 전압을 이용하여 제1 서스테인 펄스를 스캔 전극 라인들로 공급하는 제1 기간과; PDP에서 스캔 전극 라인들을 통해 방전된 전압을 소스 캐패시터로 공급하여 충전되게 하는 제2 기간과; 제2 기간에서 충전된 전압을 소스 캐패시터에서 방전하고, 그 방전된 전압을 이용하여 제2 서스테인 펄스를 서스테인 전극 라인들로 공급하는 제3 기간과; PDP에서 서스테인 전극 라인들을 통해 방전된 전압을 소스 캐패시터로 공급하여 충전되게 하는 제4 기간을 포함하는 것을 특징으로 한다.
상기 제1 기간은 소스 캐패시터로부터 방전된 전압을 스캔 전극 라인들로 공급하는 제1 충전기간과; 외부의 서스테인 전원으로부터 공급된 전압을 스캔 전극 라인들로 공급하는 제2 충전기간을 포함하는 것을 특징으로 한다.
상기 제3 기간은 소스 캐패시터로부터 방전된 전압을 서스테인 전극 라인들로 공급하는 제1 충전 기간과; 외부의 서스테인 전원으로부터 공급된 전압을 서스테인 전극 라인들로 공급하는 제2 충전 기간을 포함하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 6 내지 도 9를 참조하여 상세히 설명하기로 한다.
도 6은 본 발명의 실시 예에 따른 PDP 구동 장치에 포함되는 Y-Z 서스테이너(75)의 상세 회로 구성을 도시한 것이다.
도 6에 도시된 Y-Z 서스테이너(75)는 패널 캐패시터(Cp)의 일측 전극인 스캔 전극 라인들(Y)에 도 7과 같이 Y 서스테인 펄스(SUSPy)를, 다른측 전극인 서스테인 전극 라인들(Z)에 Z 서스테인 펄스(SUSPz)를 공급한다.
이를 위하여, Y-Z 서스테이너(75)는 소스 캐패시터(Cs)와, 그 소스 캐패시터(Cs)와 스캔 전극 라인들(Y) 사이에 접속된 Y 에너지 회수(Energy Recovery; 이하, ER이라 함) 회로(85)와, 그 소스 캐패시터(Cs)와 서스테인 전극 라인들(Z) 사이에 접속된 Z ER 회로(95)를 구비한다.
Y ER 회로(85)는 소스 캐패시터(Cs)와 스캔 전극 라인들(Y) 사이에 직렬 접속된 제1 인덕터(L1)와, 소스 캐패시터(Cs)와 제1 인덕터(L1) 사이에 병렬 접속된 제1 및 제3 스위치(S1, S3)와, 제1 인덕터(L1)와 스캔 전극 라인들(Y) 사이에 병렬 접속된 제2 및 제4 스위치(S2, S4)를 구비한다.
그리고, Z ER 회로(95)는 소스 캐패시터(Cs)와 서스테인 전극 라인들(Z) 사이에 직렬 접속된 제2 인덕터(L2)와, 소스 캐패시터(Cs)와 제2 인덕터(L2) 사이에 병렬 접속된 제5 및 제7 스위치(S5, S7)와, 제2 인덕터(L2)와 서스테인 전극 라인들(Z) 사이에 병렬 접속된 제6 및 제8 스위치(S6, S8)를 구비한다.
여기서, 제2 및 제6 스위치(S2, S6)는 서스테인 전압(Vs)을 공급하는 서스테인 전원과 접속되고, 제4 및 제8 스위치(S4, S8)는 그라운드 전원(GND)과 접속된다.
소스 캐패시터(Cs)는 Y ER 회로(85) 및 Z ER 회로(95)에 공유된다. 이러한 소스 캐패시터(Cs)는 서스테인 기간에서 패널 캐패시터(Cp)로부터 방전된 전압을 회수하고, 회수된 전압을 다시 패널 캐패시터(Cp)로 방전함으로써 소비 전력을 절감할 수 있게 한다. 특히, 소스 캐패시터(Cs)는 패널 캐패시터(Cp)로부터 스캔 전극 라인들(Y)을 경유하여 회수된 전압을 서스테인 전극 라인들(Z)로 방전하고, 반대로 패널 캐패시터(Cp)로부터 서스테인 전극 라인들(Z)을 경유하여 회수된 전압을 스캔 전극 라인들(Y)로 방전한다. 이러한 소스 캐패시터(Cs)는 1/2 서스테인 전압(Vs/2)을 충방전한다. 제1 및 제2 인덕터(L1, L2)는 패널 캐패시터(Cp)와 함께 직렬 공진 회로를 구성한다. 제1 내지 제8 스위치(S1 내지 S8)는 외부의 컨트롤 보드(미도시)로부터의 Y 및 Z 타이밍 제어 신호에 의해 온/오프됨으로써 패널 캐패시터(Cp)에 도 7과 같이 Y 및 Z 서스테인 펄스(SUSPy, SUSPz)를 교번적으로 공급한다. 이러한 구성을 갖는 Y -Z 서스테이너(75)의 구체적인 동작을 도 7에 도시된 구동 파형을 참조하여 상세히 살펴보면 다음과 같다.
우선 패널 캐패시터(Cp)는 OV, 소스 캐패시터(Cs)는 1/2의 서스테인 전압(Vs/2)를 충전하고 있다고 가정한다.
t1 기간에서 제1, 제5, 제8 스위치(S1, S5, S8)가 턴-온된다. 이에 따라, 소스 캐패시터(Cs)로부터 1/2 서스테인 전압(Vs/2)이 방전되어 제1 스위치(S1) 및 제1 인덕터(L1)와 스캔 전극 라인들(Y)을 경유하여 패널 캐패시터(Cp)로 공급된다. 이때, 제1 인덕터(L1)가 패널 캐패시터(Cp)와 함께 직렬 공진 회로를 형성함으로써 패널 캐패시터(Cp)에는 소스 캐패시터(Cs)로부터 방전된 전압(Vs/2)의 2배인 서스테인 전압(Vs)이 충전된다.
t2 기간에서 제1 및 제5 스위치(S1, S3)는 턴-오프되고, 제8 스위치(S8)는 턴-온 상태를 유지하며, 제2 스위치(S2)가 턴-온된다. 이에 따라, 서스테인 전원으로부터의 서스테인 전압(Vs)이 제2 스위치(S2)와 스캔 전극 라인들(Y)을 경유하여 패널 캐패시터(Cp)로 공급된다. 이 결과, 서스테인 전압(Vs)을 유지하는 스캔 전극 라인들(Y)을 통해 패널 캐패시터(Cp)가 충전 전압(Vs)을 유지하면서 정상적인 서스테인 방전이 발생하게 된다.
t3 기간에서 제2 스위치(S2)가 턴-오프되고, 제8 스위치(S8)는 턴-온 상태를 유지하며, 제3 및 제5 스위치(S3, S5)가 턴-온된다. 패널 캐패시터(Cp)로부터 서스테인 전압(Vs)이 스캔 전극 라인들(Y)로 방전되어 제1 인덕터(L1) 및 제3 스위치(S3)를 경유하여 소스 캐패시터(Cs)로 회수된다. 이때, 패널 캐패시터(Cp)로부터 방전된 서스테인 전압(Vs)은 제1 인덕터(L1)를 경유하면서 감소하여 소스 캐패시터(Cs)에는 1/2 서스테인 전압(Vs/2)이 충전된다.
t4 기간에서 제3 및 제8 스위치(S3, S8)는 턴-오프되고, 제5 스위치(S5)는 턴-온 상태를 유지하며, 제1 및 제4 스위치(S1)가 턴-온된다. 이에 따라, 소스 캐패시터(Cs)로부터 1/2 서스테인 전압(Vs/2)이 방전되어 제5 스위치(S5) 및 제2 인덕터(L2)와 서스테인 전극 라인들(Z)을 경유하여 패널 캐패시터(Cp)로 공급된다. 이때, 제2 인덕터(L2)가 패널 캐패시터(Cp)와 함께 직렬 공진 회로를 형성함으로써 패널 캐패시터(Cp)에는 소스 캐패시터(Cs)로부터 방전된 전압(Vs/2)의 2배인 서스테인 전압(Vs)이 충전된다.
t5 기간에서 제1 및 제5 스위치(S1, S3)는 턴-오프되고, 제4 스위치(S4)는 턴-온 상태를 유지하며, 제6 스위치(S6)가 턴-온된다. 이에 따라, 서스테인 전원으로부터의 서스테인 전압(Vs)이 제6 스위치(S6)와 서스테인 전극 라인들(Z)을 경유하여 패널 캐패시터(Cp)로 공급된다. 이 결과, 서스테인 전압(Vs)을 유지하는 서스테인 전극 라인들(Z)을 통해 패널 캐패시터(Cp)가 충전 전압(Vs)을 유지하면서 정상적인 서스테인 방전이 발생하게 된다.
t6 기간에서 제6 스위치(S6)가 턴-오프되고, 제4 스위치(S4)는 턴-온 상태를 유지하며, 제1 및 제7 스위치(S1, S7)가 턴-온된다. 이에 따라, 패널 캐패시터(Cp)로부터 서스테인 전압(Vs)이 서스테인 전극 라인들(Z)로 방전되어 제2 인덕터(L2) 및 제7 스위치(S7)를 경유하여 소스 캐패시터(Cs)로 회수된다. 이때, 패널 캐패시터(Cp)로부터 방전된 서스테인 전압(Vs)은 제2 인덕터(L2)를 경유하면서 감소하여 소스 캐패시터(Cs)에는 1/2 서스테인 전압(Vs/2)이 충전된다.
이와 같이, 본 발명에 따른 Y-Z 서스테이너(75)는 전술한 동작을 반복함으로써 패널 캐패시터(Cp)에 Y 및 Z 서스테인 펄스(SUSPy, SUSPz)를 교번적으로 공급함으로써 패널 캐패시터(Cp) 내에서 서스테인 방전이 발생되게 한다. 특히, 본 발명에 따른 Y-Z 서스테이너(75)의 Y 및 Z ER 회로(85, 95)가 하나의 소스 캐패시터(Cs)를 공유함에 따라 회로 구성을 간소화할 수 있게 된다. 또한, 본 발명에 따른 Y-Z 서스테이너(75)는 하나의 소스 캐패시터(Cs)를 공유함으로써 균형있는 Y 및 Z 서스테인 펄스(SUSPy, SUSPz)를 공급하여 균일한 서스테인 방전이 발생되게 한다.
이러한 Y-Z 서스테이너(75)는 도 8에 도시된 바와 같이 하나의 Y-Z 통합 보드(74)로 구현 가능하다.
도 8은 도 6에 도시된 Y-Z 서스테이너(75)가 적용된 본 발명의 실시 예에 따른 PDP 모듈의 배면 구조를 도시한 것이고, 도 9는 도 8에 도시된 PDP 모듈의 단면 구조를 도시한 것이다.
도 8 및 도 9에 도시된 PDP 모듈은 PDP(70)와, PDP(70)의 배면에 설치된 방열판(86)과, 방열판(86)의 배면에 설치된 Y-Z 통합 보드(45) 및 데이터 드라이버 보드(80)와 콘트롤 보드(72) 및 상기 보드들(75, 80, 72) 각각에 전원을 공급하는 전원 보드(미도시)를 구비한다.
PDP(70)는 상판(90)과 하판(92)이 가스 방전 공간을 마련하면서 합착된 구조를 갖는다. 여기서, 상판(90)에는 도 2와 같이 스캔 전극 라인들(Y1 내지 Ym)과 서스테인 전극 라인들(Z1 내지 Zm)이 나란하게 형성되고, 하판(92)에는 데이터 전극 라인들(X1 내지 Xn)이 형성된다.
방열판(86)은 PDP(70)에서 발생되는 열이 쉽게 외부로 방출되게 한다. 이를 위하여, 방열판(86)은 PDP(70)의 배면과 전체적으로 중첩되도록 설치된다.
컨트롤 보드(72)는 X, Y, Z 타이밍 제어 신호들 각각을 발생한다. 그리고, 컨트롤 보드(72)는 제1 FPC(76)를 경유하여 Y 및 Z 타이밍 제어 신호를 Y-Z 통합 보드(100)로, 제2 FPC(78)를 X 타이밍 제어 신호를 데이터 드라이버 보드(80)로 공급한다.
데이터 드라이버 보드(80)는 컨트롤 보드(72)로부터의 X 타이밍 제어 신호를 이용하여 도 3과 같이 데이터 펄스(DP)를 발생하고 X FPC(88)를 경유하여 PDP(70)의 데이터 전극 라인들에 공급한다.
Y-Z 통합 보드(100)는 도 6에 도시된 바와 같은 Y-Z 서스테이너(74)를 구비한다. 또한, Y-Z 통합 보드(100)는 PDP(70)의 스캔 전극 라인들에 리셋 펄스 및 스캔 펄스를 공급하기 위한 스캔 드라이버(미도시)를 더 구비한다. 여기서, Y-Z 서스테이너(75)는 Y-Z 서스테이너 보드(미도시)에 구현되고, 스캔 드라이버는 그 Y-Z 서스테이너 보드(미도시)와 커넥터를 통해 접속된 스캔 드라이버 보드(미도시)에 구현 가능하다.
Y-Z 통합 보드(100)의 스캔 드라이버는 컨트롤 보드(72)로부터의 Y 타이밍 제어 신호를 이용하여 도 3과 같이 리셋 기간(APD)에서 스캔 전극 라인들에 공급되어질 리셋 펄스(RP)를, 어드레스 기간(APD)에서 공급되어질 스캔 펄스(SP)를 발생한다. 그리고, 스캔 드라이버는 Y FPC(82)를 경유하여 리셋 펄스(RP) 및 스캔 펄스(SP)를 PDP(70)의 스캔 전극 라인들에 공급한다.
Y-Z 통합 보드(100)의 Y-Z 서스테이너(75)는 컨트롤 보드(72)로부터의 Y 및 Z 타이밍 제어 신호를 이용하여 도 7과 같이 서스테인 기간에서 스캔 전극 라인들에 공급되어질 Y 서스테인 펄스(SUSPy)를, 그 Y 서스테인 펄스(SUSPy)와 교번하여 서스테인 전극 라인들에 공급되어질 Z 서스테인 펄스(SUSPz)를 발생한다. Y-Z 서스테이너(75)는 Y FPC(82)를 경유하여 PDP(70)의 스캔 전극 라인들에 Y 서스테인 펄스(SUSPy)를 공급하고, Z FPC(84)를 경유하여 PDP(70)의 서스테인 전극 라인들에 Z 서스테인 펄스(SUSPz)를 공급한다. 여기서, Z FPC(84)는 도 9와 같이 Y-Z 통합 보드(74)와 전기적으로 접속되고, PDP(70)과 방열판(86) 사이를 경유하여 PDP(70)의 서스테인 전극 라인들과 접속된다. 이러한 Z FPC(84) 중 PDP(70)와 방열판(86) 사이를 경유하는 일부분은 도전성을 갖는 금속 부재로 형성하기도 한다.
이와 같이, 본 발명에 따른 PDP 모듈은 Y-Z 서스테이너(74)를 하나의 Y-Z 통합 보드(74)에 구현함으로써 회로 보드의 구성을 간소화할 수 있게 된다.
상술한 바와 같이, 본 발명에 따른 PDP 구동 장치 및 방법은 Y 및 Z 서스테이너를 통합하고 하나의 소스 캐패시터를 공유하게 함으로써 회로 구성을 간소화하여 제조 단가를 줄일 수 있게 된다.
또한, 본 발명에 따른 PDP 구동 장치 및 방법은 통합된 Y-Z 서스테이너를 하나의 회로 보드에 구현함으로써 회로 보드의 구성을 간소화하여 제조 단가를 줄일 수 있게 된다.
나아가, 본 발명에 따른 PDP 구동 장치 및 방법은 Y-Z 서스테이너가 하나의 소스 캐패시터(Cs)를 공유함으로써 균형있는 Y 및 Z 서스테인 펄스를 공급하여 균일한 서스테인 방전이 발생될 수 있게 한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 일반적인 3전극 교류 방식 PDP의 방전셀을 도시한 사시도.
도 2는 일반적인 PDP의 전체적인 전극 배치도.
도 3은 도 2에 도시된 PDP의 구동 파형도.
도 4는 종래 PDP 모듈의 배면 구조를 도시한 도면.
도 5는 도 4에 도시된 Y 및 Z 서스테이너 보드의 상세 회로도.
도 6은 본 발명의 실시 예에 따른 PDP 구동 장치에 포함되는 Y-Z 서스테이너의 상세 회로도.
도 7은 도 6에 도시된 Y-Z 서스테이너의 구동 타이밍도.
도 8은 도 6에 도시된 Y-Z 서스테이너를 포함하는 PDP 모듈의 배면 구조를 도시한 도면.
도 9는 도 8에 도시된 PDP 모듈의 단면도.
<도면의 주요부분에 대한 부호의 간단한 설명>
10 : 상부 기판 18 : 하부 기판
12A : 스캔 전극 12B : 서스테인 전극
14 : 상부 유전체층 16 : 보호막
20 : 데이터 전극 22 : 하부 유전체층
24 : 격벽 26 : 형광체
30 : 방전셀 40, 70 : PDP
42, 72 : 컨트롤 보드 44 : 스캔 드라이버 보드
45 : Y 구동 보드 46 : Y 서스테이너 보드
48 : Z 서스테이너 보드 50, 80 : 데이터 드라이버 보드
51, 52, 54, 56, 58, 60, 76, 78, 82, 84, 88 : FPC
60, 90 : 상판 62, 92 : 하판
64, 86 : 방열판 74 : Y-Z 통합 보드
47 : Y 서스테이너 49 : Z 서스테이너
75 : Y-Z 서스테이너 85 : Y 에너지 회수 회로
95 : Z 에너지 회수 회로

Claims (13)

  1. 플라즈마 디스플레이 패널의 서스테인 방전을 위하여 스캔 전극 라인들 및 서스테인 전극 라인들에 교번적으로 제1 및 제2 서스테인 펄스를 공급하는 구동 장치에 있어서,
    소스 캐패시터와;
    상기 소스 캐패시터와 상기 스캔 전극 라인들 사이에 접속된 제1 인덕터와;
    상기 소스 캐패시터와 상기 제1 인덕터 사이에 병렬로 접속된 제1 및 제3 스위치와;
    상기 제1 인덕터와 상기 스캔 전극 라인들 사이의 제1 노드와 외부의 서스테인 전원 사이에 접속된 제2 스위치와;
    상기 제1 노드와 외부의 그라운드 전원 사이에 접속된 제4 스위치와;
    상기 소스 캐패시터와 상기 서스테인 전극 라인들 사이에 접속된 제2 인덕터와;
    상기 소스 캐패시터와 상기 제2 인덕터 사이에 병렬로 접속된 제5 및 제7 스위치와;
    상기 제2 인덕터와 상기 서스테인 전극 라인들 사이의 제2 노드와 외부의 서스테인 전원 사이에 접속된 제6 스위치와;
    상기 제2 노드와 외부의 그라운드 전원 사이에 접속된 제8스위치와;
    상기 제1 노드와 상기 제2 노드 사이에 접속된 패널 캐패시터를 포함하며,
    상기 소스 캐패시터는,
    상기 패널 캐패시터로부터 상기 스캔 전극 라인들을 경유하여 회수된 전압은 상기 서스테인 전극 라인들에 방전하고, 상기 패널 캐패시터로부터 상기 서스테인 전극 라인들을 경유하여 회수된 전압은 상기 스캔 전극 라인들에 방전하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서,
    상기 소스 캐패시터, 상기 제1 및 제2 인덕터, 상기 제 1 내지 제8 스위치는 하나의 인쇄 회로 보드에 구현된 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 장치.
  9. 스캔 전극 라인들 및 서스테인 전극 라인들과 데이터 전극 라인들을 구비하는 플라즈마 디스플레이 패널과;
    소스 캐패시터와, 상기 소스 캐패시터와 상기 스캔 전극 라인들 사이에 접속된 제1 인덕터와, 상기 소스 캐패시터와 상기 제1 인덕터 사이에 병렬로 접속된 제1 및 제3 스위치와, 상기 제1 인덕터와 상기 스캔 전극 라인들 사이의 제1 노드와 외부의 서스테인 전원 사이에 접속된 제2 스위치와, 상기 제1 노드와 외부의 그라운드 전원 사이에 접속된 제4 스위치와, 상기 소스 캐패시터와 상기 서스테인 전극 라인들 사이에 접속된 제2 인덕터와, 상기 소스 캐패시터와 상기 제2 인덕터 사이에 병렬로 접속된 제5 및 제7 스위치와, 상기 제2 인덕터와 상기 서스테인 전극 라인들 사이의 제2 노드와 외부의 서스테인 전원 사이에 접속된 제6 스위치와, 상기 제2 노드와 외부의 그라운드 전원 사이에 접속된 제8스위치를 구비하는 통합 서스테인 회로부를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널 모듈.
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