KR20100065508A - 페이지 버퍼 회로 및 이를 구비한 불휘발성 메모리 소자와 그 동작 방법 - Google Patents

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Abstract

본 발명은 센싱제어신호에 따라서 비트라인과 센싱노드를 연결하고, 상기 센싱제어신호에 따라 상기 선택된 비트라인의 전압을 센싱하거나, 상기 센싱노드의 전압을 상기 선택된 비트라인에 전달하는 센싱부; 상기 메모리 셀에 프로그램하기 위한 데이터를 래치하거나, 메모리 셀에 프로그램된 데이터를 저장하기 위해 센싱노드에 연결되는 복수 개의 래치 회로를 포함하는 래치부; 및 프로그램 동작시 최초의 프로그램 동작 이후에 제 1 내지 제 n 검증 동작을 통해서 상기 선택된 비트라인에 연결된 메모리 셀의 프로그램 상태를 제 1 내지 제 n 그룹으로 분류하고, 각각의 그룹마다 설정된 비트라인 전압을 상기 선택된 비트라인으로 전달하기 위해, 상기 센싱제어신호의 전압레벨을 제어하는 비트라인 전압 제어부를 포함하는 페이지 버퍼 회로를 제공한다.
비트라인 전압, 검증, 프로그램

Description

페이지 버퍼 회로 및 이를 구비한 불휘발성 메모리 소자와 그 동작 방법{Page buffer circuit and non volatile device having the same and method of operating the non volatile memory device}
본 발명은 불휘발성 메모리 소자의 페이지 버퍼회로와, 프로그램 동작에 관한 것으로, 특히 메모리 셀의 프로그램 속도를 구분하여 각각의 메모리 셀의 프로그램 속도를 제어하여 좁은 문턱전압 분포의 폭을 갖도록 하는 페이지 버퍼 회로 및 이를 구비한 불휘발성 메모리 소자와 그 동작 방법에 관한 것이다.
불휘발성 메모리 소자의 한 종류인 NAND 플래시 메모리 장치는 메모리 셀 어레이, 행 디코더, 페이지 버퍼를 포함한다. 상기 메모리 셀 어레이는 행들을 따라 신정된 복수개의 워드 라인들과 열들을 따라 신장된 복수개의 비트 라인들과 상기 비트라인들에 각각 대응되는 복수개의 셀 스트링들로 이루어진다.
상기 메모리 셀 어레이의 일 측에는, 스트링 선택 라인, 워드 라인들, 공통 소오스 라인과 연결되는 행 디코더가 위치하고, 다른 일 측에는 복수개의 비트 라인에 연결되는 페이지 버퍼가 위치한다.
최근에는 이러한 플래시 메모리의 집적도를 더욱 향상시키기 위해 한 개의 메모리 셀에 복수개의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 활발히 진행되고 있다. 이러한 방식의 메모리 셀을 멀티 레벨 셀(Multi Level Cell; 이하 MLC 라 함)라 한다. 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single Level Cell; 이하 SLC 라 함)이라 한다.
플래시 메모리 장치의 플래시 메모리 셀들은 반도체 기판위에 소오스 드레인 사이에 형성되는 전류 통로 및 상기 반도체 기판 위에 절연막 사이에 형성되는 플로팅 게이트와 제어 게이트로 구성된다. 그리고 플래시 메모리 셀의 프로그램은 일반적으로, 메모리 셀의 소오스/드레인 영역과 반도체 기판 즉, 벌크 영역을 접지시키고, 제어 게이트에 양의 고전압을 인가하여 플로팅 게이트와 기판 사이에 파울러 노드하임 터널링(Fowler-Nordheim tunneling; 이하 F-N 터널링)을 발생시킴으로써 수행된다. 상기 F-N 터널링은 제어 게이트에 인가되는 고전압의 전계에 의해 벌크 영역의 전자들이 플로팅 게이트에 축적되어 메모리 셀의 문턱 전압이 증가하게 되는 것이다.
불휘발성 메모리 소자는 프로그램된 메모리 셀의 문턱전압 분포가 좁은 폭을 가질수록 신뢰성이 높다. 따라서 프로그램 동작을 수행할 때 문턱전압의 폭을 좁게 컨트롤하는 문제가 중요하다. 이를 위해서 사용되는 방법 중에서 더블 검증(Double Verify) 방법이 있다.
도 1은 문턱전압 분포도에서 더블 검증 수행시의 검증전압을 나타낸다.
도 1을 참조하면, 소거 셀 상태인 제 1 문턱전압 분포(110)에 포함되는 메모리 셀들이 프로그램되면, 제 2 문턱전압 분포(120)에 포함되도록 메모리 셀의 문턱 전압이 이동한다.
이때 제 1 셀(C1)은 프로그램 속도가 빠른 메모리 셀이고, 제 2 셀(C2)은 프로그램 속도가 느린 셀이라고 할 때, 같은 프로그램 전압에 대해서 프로그램되는 속도의 차이로 인해서 제 2 문턱전압 분포(120)로 프로그램되어야 하는 메모리 셀들의 문턱전압 분포가 제 3 문턱전압 분포(130)로 변경된다.
이러한 메모리 셀들의 프로그램 속도 조절을 위해서 제 1 검증전압(PV1)과 제 2 검증전압(PV2)을 이용한 더블 검증을 수행한다.
실제 프로그램 검증전압은 제 2 검증전압(PV2)이지만, 제 1 검증전압(PV1)을 이용하여 프로그램 속도가 빠른 제 1 메모리 셀(C1)을 구별한다.
상기 제 1 검증의 결과는 각 비트라인 별로 페이지 버퍼의 래치에 저장된다. 그리고 페이지 버퍼에 래치된 데이터 상태에 따라서 비트라인 전압이 변경된다. 제 1 검증에서 패스가 된 비트라인의 경우에는 비트라인에 일정 전압이 인가된다. 그리고 제 1 검증에서 패스가 되지 않은 비트라인은 비트라인에 0V가 인가된다.
상기와 같이 비트라인에 전압이 인가된 후에는, ISPP(Increment Step Program Pulse) 방식에 따라서 설정된 스텝 전압만큼 상승된 프로그램 전압이 워드라이에 인가되고, 다시 프로그램을 수행한다.
상기 비트라인에 전압이 인가되면 프로그램 전압에 대해서 프로그램되는 정도를 조정하여 제 1 검증을 패스한 메모리 셀이 프로그램되는 속도를 줄일 수 있다. 따라서 보다 미세하게 느리게 프로그램되는 메모리 셀에 비하여 빠르게 프로그램되는 메모리 셀의 프로그램 속도를 조절하여 전체적인 문턱전압 분포의 폭을 좁 힐 수 있다.
그러나 더블 검증의 경우에는 매번 프로그램을 수행할 때마다 두 번의 검증을 해야 하므로 프로그램 시간이 늘어날 수 있고, 두 번의 검증으로 문턱전압의 폭을 좁히는데 는 한계가 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 프로그램 동작에서의 더블 검증과 유사하게 여러 번의 프로그램 검증을 하여 각각의 메모리 셀의 프로그램 속도를 구분하고, 메모리 셀의 프로그램 속도에 따른 프로그램전압을 변경하여 좁은 문턱전압 분포를 갖게 프로그램하는 페이지 버퍼 회로 및 이를 구비한 불휘발성 메모리 소자와 그 동작 방법을 제공하는데 있다.
본 발명의 특징에 따른 페이지 버퍼 회로는,
센싱제어신호에 따라서 비트라인과 센싱노드를 연결하고, 상기 센싱제어신호에 따라 상기 선택된 비트라인의 전압을 센싱하거나, 상기 센싱노드의 전압을 상기 선택된 비트라인에 전달하는 센싱부; 상기 메모리 셀에 프로그램하기 위한 데이터를 래치하거나, 메모리 셀에 프로그램된 데이터를 저장하기 위해 센싱노드에 연결되는 복수 개의 래치 회로를 포함하는 래치부; 및 프로그램 동작시 최초의 프로그램 동작 이후에 제 1 내지 제 n 검증 동작을 통해서 상기 선택된 비트라인에 연결된 메모리 셀의 프로그램 상태를 제 1 내지 제 n 그룹으로 분류하고, 각각의 그룹마다 설정된 비트라인 전압을 상기 선택된 비트라인으로 전달하기 위해, 상기 센싱제어신호의 전압레벨을 제어하는 비트라인 전압 제어부를 포함한다.
상기 제 1 내지 제 n 검증 동작의 검증 전압은 순차적으로 커지는 것을 특징으로 한다.
상기 비트라인 전압 제어부는, 상기 그룹으로 분류한 이후 세 번째 프로그램부터 프로그램이 반복될 때마다 각각의 그룹에 설정된 비트라인 전압을 각각 제 1 전압크기 만큼 크게 하는 것을 특징으로 한다.
상기 비트라인 전압 제어부는, 그룹 선택 신호와, 제 1 또는 제 n 검증 시작 신호 및 제 1 내지 제 n-1 그룹신호의 조합에 따른 제 1 내지 제 n 검증 인에이블 신호 중 하나를 출력하는 인에이블 신호 생성부; 상기 인에이블 신호 생성부가 출력하는 검증 인에이블 신호에 따라 선택되는 제 1 또는 상기 제 2 내지 제 n 그룹 신호들 중 하나를 출력하는 그룹 신호 생성부; 상기 제 1 내지 제 n 그룹신호에 따라서 해당 그룹에 따라 설정된 상기 센싱제어신호의 전압 레벨만큼의 그룹 전압을 제공하는 전압 제공부; 및 센싱 인에이블 신호에 따라 상기 전압 제공부가 제공하는 전압 레벨의 신호를 상기 센싱제어신호로서 상기 센싱부에 제공하는 전압 제어부를 포함한다.
상기 인에이블 신호 발생부는, 제 1 검증 신호와, 상기 그룹선택신호의 조합에 의한 제 1 검증 인에이블 신호를 출력하는 제 1 검증 인에이블 신호 발생부; 및 상기 k(1<k≤n, 자연수) 검증 신호와, 상기 그룹선택 신호 및 상기 k-1 그룹 신호의 조합에 따라 제 k 검증 인에이블 신호를 각각 출력하는 n-1개의 제 k 검증 인에이블 신호 발생부를 포함하는 것을 특징으로 한다.
상기 그룹 신호 생성부는, 상기 제 1 내지 제 n 검증 인에이블 신호들 중 하나에 의해 턴 온 되어, 상기 래치부의 검증 결과에 따라 제 1 내지 제 n 그룹 신호가 출력되는 각각 출력되는 제 1 내지 제 n 그룹신호 출력단들 사이에 각각 연결되 는 n 개의 스위칭 소자들 및 상기 제 1 내지 제 n 그룹 신호 출력단과 접지노드 사이에 각각 연결되는 n 개의 커패시터를 포함한다.
상기 전압 제공부는, 상기 제1 내지 제 n 그룹별로 각각 설정된 상기 센싱제어신호의 전압 레벨만큼의 그룹 전압을 입력받는 n 개의 버퍼를 포함하고, 각각의 버퍼는 상기 제 1 내지 제 n 그룹신호에 의해 각각 동작하는 것을 특징으로 한다.
상기 전압 제어부는, 상기 전압 제공부에서 출력되는 제 1 내지 제 n 그룹전압중 하나를 충전하기 위한 충전수단과; 상기 센싱 인에이블 신호에 따라서 상기 충전수단에 충전된 전압 레벨을 갖는 센싱제어신호를 출력하게 스위칭 하는 스위칭 수단을 포함한다.
본 발명의 특징에 따른 불휘발성 메모리 소자는,
데이터 저장을 위한 메모리 셀들이 비트라인과 워드라인에 연결되어 구성되는 다수의 메모리 블록들을 포함하는 메모리 셀 어레이; 및 상기 비트라인에 연결되어, 메모리 셀에 프로그램하기 위한 데이터를 래치하거나, 메모리 셀에 프로그램된 데이터를 저장하기 위한 복수 개의 래치 회로를 포함하고, 프로그램시 첫 번째 프로그램 펄스에 대해 프로그램후의 검증시 제 1 내지 제 n 검증을 수행하여 메모리 셀의 프로그램 정도에 따라 제 1 내지 제 n 그룹을 나누고, 각각의 그룹마다 설정된 전압으로 비트라인을 프리차지시키는 페이지 버퍼들을 포함하는 페이지 버퍼부를 포함한다.
상기 페이지 버퍼부에 포함되는 각각의 페이지 버퍼는, 센싱제어신호에 따라서 비트라인과 센싱노드를 연결하고, 상기 센싱제어신호의 전압 레벨에 따라 상기 선택된 비트라인의 전압을 센싱하거나, 상기 센싱노드의 전압을 상기 선택된 비트라인에 전달하는데 있어서, 상기 센싱제어신호의 전압 레벨에 따라 다른 크기의 전압을 상기 비트라인으로 전달하는 센싱부; 상기 메모리 셀에 프로그램하기 위한 데이터를 래치하거나, 메모리 셀에 프로그램된 데이터를 저장하기 위해 센싱노드에 연결되는 복수 개의 래치 회로를 포함하는 래치부; 및 프로그램 동작시 최초의 프로그램 동작 이후에 제 1 내지 제 n 검증 동작을 통해서 상기 선택된 비트라인에 연결된 메모리 셀의 프로그램 상태를 제 1 내지 제 n 그룹으로 분류하고, 각각의 그룹마다 설정된 비트라인 전압을 상기 선택된 비트라인으로 전달하기 위해, 상기 센싱제어신호의 전압레벨을 제어하는 비트라인 전압 제어부를 포함하고, 상기 제 1 내지 제 n 검증 동작의 검증 전압은 순차적으로 커지는 것을 특징으로 한다.
본 발명의 특징에 따른 불휘발성 메모리 소자의 동작 방법은,
제 1 프로그램 펄스에 선택된 워드라인에 인가하여 프로그램을 수행하는 제 1 프로그램 단계; 상기 제 1 프로그램에 대한 프로그램 검증을 제 1 내지 제 n 검증 전압을 이용한 제 1 내지 제 n 검증을 수행하고, 각각의 검증 결과에 따라 제 1 내지 제 n 그룹으로 비트라인 그룹을 분류하는 비트라인 그룹 분류 단계; 상기 분류된 제 1 내지 제 n 그룹들 각각에 비트라인 전압을 설정하는 비트라인 전압 설정 단계; 제 2 프로그램 펄스에 따라서 프로그램을 수행하기 전에, 상기 설정된 비트라인 전압을 각각의 그룹에 비트라인에 프리차지하고, 제 2 프로그램을 수행하는 제 2 프로그램을 수행하고, 상기 제 n 검증 전압을 이용하여 프로그램 검증을 수행하는 제 2 프로그램 및 검증 단계; 및 상기 제 n-1 프로그램 및 검증 단계에서 프 로그램 패스가 되지 않은 경우, 제 n-1 프로그램 펄스에 따른 프로그램을 수행하기 전에, 각각의 그룹의 비트라인 전압을 제 1 전압 크기 단위로 점차 상승시켜 비트라인을 프리차지시키고 제 n 프로그램을 수행하고, 제 n 검증 전압을 이용한 프로그램 검증을 수행하는 제 n 프로그램 및 검증 단계를 포함한다.
상기 비트라인 그룹 분류 단계는, 상기 제 1 검증전압을 이용한 제 1 검증을 수행하고, 상기 제 1 검증에 대해 페일된 메모리 셀이 연결된 비트라인을 제 1 그룹으로 하는 단계; 상기 제 1 검증에서 패스된 메모리 셀들에 대해서 상기 제 1 검증 전압보다 높은 상기 제 2 검증 전압을 이용한 제 2 검증을 수행하고, 상기 제 1검증에 대해서 패스되고, 상기 제 2 검증에 대해서 페일된 메모리 셀이 연결된 비트라인을 제 2 그룹으로 하는 단계; 및 상기 제 n-1 검증에서 패스된 메모리 셀들에 대해서 상기 제 n-1 검증전압보다 높은 상기 제 n 검증 전압을 이용한 제 n 검증을 수행하고, 제 1 검증에 대해서 페일된 메모리 셀이 연결된 비트라인을 제 n 그룹으로 하는 단계를 포함한다.
상기 제 1 내지 제 n 그룹의 비트라인 전압은 순차적으로 커지도록 설정되는 것을 특징으로 한다.
상기 제 n 프로그램 및 검증 단계에서, 상기 각각의 그룹에 비트라인 전압은 처음 설정된 비트라인 전압과 상기 제 1 전압을 'n-1'배한 전압을 합한 전압이 되는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 페이지 버퍼 회로 및 이를 구비 한 불휘발성 메모리 소자와 그 동작 방법은 최초의 프로그램 펄스에 대한 검증을 복수개의 검증전압을 이용해서 수행하여 메모리 셀의 프로그램 속도에 따라 각각의 비트라인에 인가되는 전압을 제어함으로써 메모리 셀들의 프로그램 속도를 제어하여 좁은 문턱전압 분포 폭을 만들고, 또한 프로그램 시간도 길게 늘어나지 않게 제어할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a는 본 발명의 실시 예에 따른 불휘발성 메모리 소자의 블록도이다.
도 2a를 참조하면, 본 발명의 실시 예에 따른 불휘발성 메모리 소자(200)는 메모리 셀 어레이(210), 페이지 버퍼부(220), Y 디코더(230), X 디코더(240), 전압 제공부(250) 및 제어부(260)를 포함한다.
메모리 셀 어레이(210)는 데이터 저장을 위한 메모리 셀들을 포함하는 메모리 블록들을 포함하고, 메모리 셀들은 워드라인과 비트라인으로 연결된다.
페이지 버퍼부(220)는 비트라인에 연결되는 페이지 버퍼(PB)들을 포함한다. 페이지 버퍼(PB)는 비트라인을 통해 연결되는 메모리 셀에 프로그램할 데이터를 저장하거나, 메모리 셀에 프로그램된 데이터를 독출 하여 저장한다.
Y 디코더(230)는 페이지 버퍼부(220)의 페이지 버퍼(PB)들의 데이터 입출력 경로를 제공하고, X 디코더(230)는 메모리 셀 어레이(210)의 메모리 블록을 선택하여 인에이블시키고, 인에이블된 메모리 블록의 워드라인들을 동작 전압이 제공되는 글로벌 워드라인에 연결한다.
전압 제공부(250)는 상기 글로벌 워드라인에 제공하는 동작전압을 생성하고, 제어부(260)는 페이지 버퍼부(220), Y 디코더(230), X 디코더(240) 및 전압 제공부(250)를 제어한다.
상기의 페이지 버퍼(PB)는 프로그램 동작에서 메모리 셀의 프로그램 상태에 따라 비트라인 전압을 제어하는데 다음과 같은 회로로 구성된다.
도 2b는 도 2a의 페이지 버퍼의 회로도이다.
도 2b를 참조하면, 페이지 버퍼(PB)는 비트라인 선택부(221), 센싱부(222) 프리차지부(223), 래치부(224), 검증부(228) 및 비트라인 전압 제어부(229)를 포함한다. 그리고 래치부(224)는 제1 내지 제 3 래치(225 내지 227)를 포함한다.
비트라인 선택부(221)는 이븐 비트라인(BLe)과 오드 비트라인(BLo)을 선택하고, 센싱부(222)는 비트라인 선택부(221)에 의해 연결된 비트라인의 전압을 센싱 한다. 센싱부(222)가 센싱한 결과는 센싱노드(SO)로 반영된다.
프리차지부(223)는 센싱노드(SO)를 프리차지시키고, 래치부(224)는 다수의 래치 회로들이 센싱노드(SO)와 연결되어 상기 센싱노드(SO)의 전압 레벨에 따라 메모리 셀에 저장된 데이터를 래치회로에 저장하거나, 프로그램할 데이터를 래치회로에 저장하고 있다가 센싱노드(SO)로 전달한다.
래치부(224)는 제 1 내지 제 3 래치회로부(225 내지 227)를 포함한다. 제 1 래치회로부(225)는 캐시 프로그램을 위한 데이터를 입력받거나, 독출 데이터를 임시저장한 후 출력한다. 그리고 제 2 래치회로부(226)와 제 3 래치회로부(227)는 데이터 프로그램을 수행한다.
검증부(228)는 제 1 및 제 2 래치회로부(225, 226)의 사이에 연결되어 프로그램 검증을 위한 검증신호를 출력한다.
그리고 비트라인 전압 제어부(229)는 첫 번째 프로그램 펄스에 의한 프로그램 검증을 수행할 때, n 개의 검증전압을 이용한 n 번의 검증을 수행하고, 각각의 검증과정에서 패스된 메모리 셀들을 n 개의 그룹으로 나누어 각각의 그룹의 프로그램 속도를 판단하여, 각각의 비트라인 전압을 설정하고, 두 번째 프로그램 펄스 이후의 프로그램 검증은 한번만 수행하고, n 개의 그룹별로 프로그램 전압이 상승되는 정도를 조절하여 메모리 셀의 프로그램을 조절한다. 이때 본 발명의 실시 예에서는 n을 4 로 정의하여 4개의 그룹으로 메모리 셀을 나누고, 각각의 그룹의 비트라인 전압을 제어한다고 가정한다.
상기 비트라인 선택부(221)는 제 1 내지 제 4 NMOS 트랜지스터(N1 내지 N4)를 포함하고, 센싱부(222)는 제 5 NMOS 트랜지스터를 포함하며, 프리차지부(223)는 PMOS 트랜지스터(P)를 포함한다.
그리고 제 1 래치회로부(225)는 제 6 내지 제 8 NMOS 트랜지스터(N6 내지 N8)를 포함하고, 제 1 내지 제 2 인버터(IN1, IN2)를 포함한다. 그리고 제 2 래치회로부(226)는 제 9 내지 제 11 NMOS 트랜지스터(N9 내지 N11)와 제 3 및 제 4 인 버터(IN3, IN4)를 포함한다.
제 3 래치회로부(227)는 제 12 내지 제 15 NMOS 트랜지스터(N12 내지 N15)와 제 5 및 제 6 인버터(IN5, IN6)를 포함하고, 검증부는 제 17 내지 제 19 NMOS 트랜지스터(N17 내지 N19)를 포함한다.
제 1 및 제 2 NMOS 트랜지스터(N1, N2)는 이븐 비트라인(BLe)과 오드 비트라인(BLo)의 사이에 직렬로 연결되고, 상기 제 1 및 제 2 NMOS 트랜지스터(N1, N2)의 사이에는 가변전압(VIRPWR)이 연결된다. 상기 가변전압(VIRPWR)은 프로그램 동작시에 프로그램 금지를 위한 전원전압(VCC)을 제공하거나, 디스차지 하기 위한 0V 전압을 제공한다. 그리고 제 1 및 제 2 NMOS 트랜지스터(N1, N2)의 게이트에는 각각 디스차지 제어신호(DISCHe, DISCHo)가 입력된다.
제 3 NMOS 트랜지스터(N3)는 이븐 비트라인(BLe)과 노드(K1) 사이에 연결되고, 제 3 NMOS 트랜지스터(N3)의 게이트에는 이븐 비트라인 선택 신호(BSLe)가 입력된다.
제 4 NMOS 트랜지스터(N4)는 오드 비트라인(BLo)과 노드(K1) 사이에 연결되고, 제 4 NMOS 트랜지스터(N4)의 게이트에는 오드 비트라인 선택 신호(BSLo)가 입력된다.
제 5 NMOS 트랜지스터(N5)는 노드(K1)와 센싱노드(SO) 사이에 연결되고, 제 5 NMOS 트랜지스터(N5)의 게이트에는 센싱제어신호(PBSENSE)가 입력된다. 상기 제 5 NMOS 트랜지스터(N5)는 연결되는 비트라인의 전압과 센싱제어신호(PBSENSE)의 전압 레벨에 따라 턴 온 또는 턴 오프 된다. 상기 제 5 NMOS 트랜지스터(N5)가 턴 온 또는 턴 오프 됨에 따라 센싱노드(SO)의 전압 레벨이 달라져 래치부(224)에 저장되는 데이터가 달라진다.
PMOS 트랜지스터(P)는 전원전압과 센싱노드(SO)사이에 연결되고, PMOS 트랜지스터(P)의 게이트에는 프리차지 제어신호(PRECH_N)가 입력된다.
그리고 제 6 NMOS 트랜지스터(N6)는 센싱노드(SO)와 노드(QC_N)사이에 연결되고, 제 6 NMOS 트랜지스터(N6)의 게이트에는 제 1 데이터 전송신호(TRANC)가 입력된다.
제 1 및 제 2 인버터(IN1, IN2)는 노드(QC)와 노드(QC_N) 사이에 래치회로 형태로 연결되어 제 1 래치(L1)를 구성한다.
제 7 NMOS 트랜지스터(N7)는 노드(QC)와 노드(K2) 사이에 연결되고, 제 8 NMOS 트랜지스터(N8)는 노드(QC_N)와 노드(K2) 사이에 연결된다. 그리고 제 7 및 제 8 NMOS 트랜지스터(N7, N8)의 게이트에는 각각 제 1 리셋 신호(CRST)와 제 1 세트신호(CSET)가 입력된다.
제 9 NMOS 트랜지스터(N9)는 센싱오드(SO)와 노드(QM_N) 사이에 연결되고, 제 9 NMOS 트랜지스터(N9)의 게이트에는 제 2 데이터 전송신호(TRANM)가 입력된다. 그리고 제 3 및 제 4 인버터(IN3, IN4)는 노드(QM)와 노드(QM_N) 사이에 래치 회로 형태로 연결되어 제 2 래치(L2)를 구성한다.
제 10 NMOS 트랜지스터(N10)는 노드(QM)와 노드(K2) 사이에 연결되고, 제 11 NMOS 트랜지스터(N11)는 노드(QM_N)와 노드(K2) 사이에 연결된다. 제 10 및 제 11 NMOS 트랜지스터(N10, N11)의 게이트에는 각각 제 2 리셋 신호(MRST)와 제 2 세트 신호(MSET)가 입력된다.
제 12 NMOS 트랜지스터(N12)는 센싱노드(SO)와 노드(QT) 사이에 연결되고, 제 13 NMOS 트랜지스터(N13)는 센싱노드(SO)와 노드(QT_N)사이에 연결된다. 제 12 및 제 13 NMOS 트랜지스터(N12, N13)의 게이트에는 각각 제 3 데이터 전송반전 신호(TRANT_N)와 제 3 데이터 전송신호(TRANT)가 입력된다.
제 5 및 제 6 인버터(IN5, IN6)는 노드(QT)와 노드(QT_N) 사이에 래치회로 형태로 연결되어 제 3 래치(L3)를 구성한다.
제 14 NMOS 트랜지스터(N14)는 노드(QT)와 노드(K2) 사이에 연결되고, 제 15 NMOS 트랜지스터(N15)는 노드(QT_N)와 노드(K2) 사이에 연결된다. 제 14 및 제 15 NMOS 트랜지스터(N14, N15)의 게이트에는 각각 제 3 리셋 신호(TRST)와 제 3 세트신호(TSET)가 입력된다.
제 16 NMOS 트랜지스터(N16)는 노드(K2)와 접지노드 사이에 연결되고, 제 16 NMOS 트랜지스터(N16)의 게이트에는 센싱노드(SO)가 연결된다.
제 17 및 제 18 NMOS 트랜지스터(N17, N18)는 노드(K3)와 검증신호 출력노드(nWDo) 사이에 연결되고, 제 17 NMOS 트랜지스터(N17)의 게이트는 노드(QC_N)에 연결되고, 제 18 NMOS 트랜지스터(N18)의 게이트에는 페이지 버퍼 체크신호(PBCHECK)가 연결된다.
그리고 제 19 NMOS 트랜지스터(N19)는 접지노드와 노드(K3) 사이에 연결되고, 제 19 NMOS 트랜지스터(N19)의 게이트는 노드(QM)가 연결된다.
본 발명의 실시 예에 따른 페이지 버퍼(PB)의 비트라인 전압 제어부(229)는 다음과 같이 구성된다.
도 2c는 도 2b의 비트라인 전압 제어부의 회로도이다.
도 2c를 참조하면, 비트라인 전압 제어부(229)는 인에이블 신호 발생부(229a), 그룹신호 발생부(229d), 전압 제공부(229e) 및 전압 제어부(229f)를 포함한다.
인에이블 신호 발생부(229a)는 각각의 비트라인이 포함되는 그룹에 따라서 전압 디코딩부(229d)가 비트라인 전압을 디코딩하게 하는 검증 인에이블 신호를 생성한다.
그리고 그룹신호 생성부(229d)는 검증 인에이블 신호 발생부(229a)가 생성하는 검증 인에이블 신호에 따라 비트라인 전압 제공을 할 수 있게 제어하는 그룹 신호를 생성하고, 전압 제공부(229e)는 그룹신호 생성부(229d)가 생성하는 그룹신호에 따라서 각각의 그룹에 따른 그룹전압을 출력한다.
그리고 전압 제공부(229f)는 전압 제공부(229e)가 출력하는 그룹전압을 센싱 인에이블 신호(PBSENSE_enable)에 따라 센싱부(222)의 제 5 NMOS 트랜지스터(N5)의 게이트에 입력한다.
상기 제 5 NMOS 트랜지스터(N5)는 게이트에 입력되는 전압 레벨에 따라서 턴온 되는 정도가 변경되고, 상기 제 5 NMOS 트랜지스터(N5)가 턴 온 되는 정도에 따라서 비트라인에 프리차지되는 전압 레벨이 변경된다.
인에이블 신호 발생부(229a)에는 제 1 검증 인에이블 신호 발생부(229b)와, 제 2 검증 인에이블 신호 발생부(229c)와 제 3 및 제 4 검증 인에이블 신호 발생 부(미도시)를 포함한다. 제 2 검증 인에이블 신호 발생부(229c)와 제 3 및 제 4 검증 인에이블 신호 발생부는 유사한 회로로 구성되므로 제 2 검증 인에이블 신호 발생부(229c)만을 대표적으로 설명한다.
제 1 검증 인에이블 신호 발생부(229b)는 제 1 검증 인에이블 신호를 출력하고, 제 2 검증 인에이블 신호 발생부(229c)는 제 2 검증 인에이블 신호를 출력한다.
제 1 검증 인에이블 신호 발생부(229b)는 제 1 앤드 게이트(AND1)를 포함하고, 제 2 검증 인에이블 신호 발생부(229c)는 제 2 및 제 3 앤드 게이트(AND2, AND3)와 제 7 인버터(IN7)를 포함한다.
그리고 그룹신호 생성부(229d)는 제 20 내지 제 23 NMOS 트랜지스터(N20 내지 N23)와 제 2 내지 제 5 커패시터(C2 내지 C5)를 포함하고, 전압 제공부(229e)는 제 1 내지 제 4 버퍼(B1 내지 B4)를 포함하며, 전압 제어부(229f)는 제 24 NMOS 트랜지스터(N24)와 제 1 커패시터(C1)를 포함한다.
제 1 앤드 게이트(AND1)는 제 1 검증신호(Verify_1)와 그룹 선택 신호(Select_case)를 앤드 조합하여 제 1 검증 인에이블 신호(Verify_1_enable)를 생성한다.
제 2 앤드 게이트(AND2)는 제 2 검증신호(Verify_2)와 그룹 선택 신호(Select_case)를 앤드 조합하고, 제 2 앤드 게이트(AND2)의 출력신호는 제 3 앤드 게이트(AND3)에 입력된다.
제 3 앤드 게이트(AND3)의 다른 입력단에는 그룹 신호 생성부(229e)가 출력 하는 제 1그룹 신호(Case_1)가 제 7 인버터(IN7)에 의해 반전된 신호가 입력된다. 제 3 앤드 게이트(AND3)가 출력하는 신호는 제 2 검증 인에이블 신호(Verify_2_enable)이다.
그리고 제 3 및 제 4 검증 인에이블 신호 발생부들은 각각 앞단의 그룹 신호를 반전하여 입력하기 위한 인버터들을 포함한다. 즉 제 1 검증 인에이블 신호 발생부(229b)를 제외한 나머지 제 n 검증 인에이블 신호 발생부들은 하나의 그룹 신호라도 하이 레벨이 된 상태에서는 하이 레벨의 검증 인에이블 신호가 발생되지 않도록 회로가 구성된다. 이는 앞에서 이미 패스가 된 경우에는 이후의 검증에 대해서 비트라인 전압을 다시 제어할 필요가 없기 때문이다.
그룹신호 생성부(229e)의 제 20 NMOS 트랜지스터(N20)는 도 2b의 페이지 버퍼(PB)의 노드(QT_N)와 노드(K4)의 사이에 연결되고, 제 20 NMOS 트랜지스터(N20)의 게이트에는 제 1 검증 인에이블 신호(Verify_1_enable)가 입력된다.
제 21 NMOS 트랜지스터(N21)는 노드(QT_N)와 노드(K5)의 사이에 연결되고, 제 21 NMOS 트랜지스터(N21)의 게이트에는 제 2 검증 인에이블 신호(Verify_2_enable)가 입력된다.
제 22 NMOS 트랜지스터(N22)는 노드(QT_N)와 노드(K6)의 사이에 연결되고, 제 22 NMOS 트랜지스터(N22)의 게이트에는 제 3 검증 인에이블 신호(Verify_3_enable)가 입력된다.
제 23 NMOS 트랜지스터(N23)는 노드(QT_N)와 노드(K7)의 사이에 연결되고, 제 23 NMOS 트랜지스터(N23)의 게이트에는 제 4 검증 인에이블 신 호(Verify_4_enable)가 입력된다.
그리고 제 2 커패시터(C2)는 노드(K4)와 접지노드 사이에 연결되고, 제 3 커패시터(C3)는 노드(K5)와 접지노드 사이에 연결된다. 제 4 커패시터(C4)는 노드(K6)와 접지노드 사이에 연결되고, 제 5 커패시터(C5)는 노드(K7)와 접지노드 사이에 연결된다.
노드(K4)는 제 1 그룹신호(Case_1)가 출력되고, 노드(K5)는 제 2 그룹신호(Case_2)가 출력되며, 노드(K6)는 제 3 그룹신호(Case_3)가 출력된다. 노드(K7)는 제 4 그룹신호(Case_4)가 출력된다.
전압 제공부(229e)의 제 1 버퍼(B1)는 제 1 그룹신호(Case_1)가 하이 레벨로 입력되면, 제 1 그룹전압(Case 1 bias)을 노드(K8)로 출력하고, 제 2 버퍼(B2)는 제 2 그룹신호(Case_2)가 하이 레벨로 입력되면 제 2 그룹전압(Case 2 bias)을 노드(K8)로 출력한다.
제 3 버퍼(B3)는 제 3 그룹 신호(Case_3)가 하이 레벨로 입력되면 제 3 그룹 전압(Case 3 bias)을 노드(K8)로 출력하고, 제 4 버퍼(B4)는 제 4 그룹신호(Case_4)가 하이 레벨로 입력되면 제 4 그룹전압(Case 4 bias)을 노드(K8)로 출력한다.
그리고 제 1 커패시터(C1)는 노드(K8)와 접지노드 사이에 연결되고, 제 24 NMOS 트랜지스터(N24)는 노드(K8)와 제 5 NMOS 트랜지스터(N5)의 게이트 사이에 연결되고, 제 24 NMOS 트랜지스터(N24)의 게이트에는 센싱 인에이블 신호(PBSENSE_enable)가 입력된다.
상기 제 24 NMOS 트랜지스터(N24)가 턴 온 되면, 제 1 커패시터(C1)에 프리차지된 전압 레벨을 갖는 센싱제어신호(PBSENSE)가 제 5 NMOS 트랜지스터(N5)에 입력된다.
일반적으로 센싱제어신호(PBSENSE)의 전압 레벨은 제어부(260)가 제어하는데, 본 발명의 실시 예에서와 같이 비트라인의 전압 제어를 위해 비트라인 전압 제어부(229)가 센싱제어신호(PBSENSE)의 전압 레벨을 제어하는 경우, 별도로 제어부(260)가 센싱제어신호(PBSENSE)의 전압 레벨을 변경할 수 있도록 스위칭 수단(미도시)을 이용하여 제어부(260)에서 입력되는 센싱제어신호(PBSENSE)가 센싱부(222)에 입력되게 하거나, 비트라인 전압 제어부(229)에서 입력되는 센싱제어신호(PBSENSE)가 센싱부(222)에 입력되도록 제어하게 회로 구성을 할 수 있다.
상기의 비트라인 전압 제어부(229)의 동작은 다음과 같다.
제 1 프로그램 펄스에 따라서, 페이지 버퍼(PB)의 제 1 또는 제 2 래치(L1, L2)에 래치된 데이터가 선택된 비트라인에 프로그램된다.
그리고 프로그램 수행을 할 때, 제 1 검증에서 제 4 검증까지 검증전압을 차례로 상승시켜 4번의 검증을 한다.
제 1 검증을 수행할 때는 제 1 검증신호(Verify_1)가 하이 레벨로 인가되고, 그룹 선택신호(Select_case)도 하이 레벨로 인가된다. 제 1 검증신호(Verify_1)와 그룹 선택신호(Select_case)가 하이 레벨로 인가되면 제 1 검증 인에이블 신호발생부(229b)에서 하이 레벨의 제 1 검증 인에이블 신호(Verify_1_enable)가 하이 레벨로 출력된다.
제 1 검증 인에이블 신호(Verify_1_enable)가 하이 레벨이 되면, 그룹 신호 생성부(229d)의 제 20 NMOS 트랜지스터(N20)가 턴 온 된다.
상기 제 1 검증을 수행한 결과는 페이지 버퍼(PB)의 제 3 래치(L3)에 저장된다. 만약 제 1 검증에 대해서 패스가 되었다면 제 3 래치(L3)의 노드(QT_N)가 로우 레벨이 되고, 검증 패스가 되지 않았다면 노드(QT_N)는 하이 레벨이 된다.
따라서 제 20 NMOS 트랜지스터(N20)가 턴 온 된 상태에서, 제 1 검증이 페일 되었다면 하이 레벨의 노드(QT_N)가 노드(K4)와 연결되고, 제 2 커패시터(C2)는 프리차지된다. 즉, 제 1 그룹에 속하는 비트라인에 연결된 메모리 셀들은 제 1 검증전압보다는 낮은 문턱전압을 갖는 것이다.
상기 제 2 커패시터(C2)가 프리차지되고, 노드(K4)가 하이 레벨의 노드(QT_N)에 연결되면, 제 1 그룹신호(Case_1)가 하이 레벨이 된다. 따라서 제 1 버퍼(B1)가 동작을 하여 제 1 그룹 전압(Case 1 bias)을 노드(K8)로 전달한다.
노드(K8)로 전달된 제 1 그룹 전압(Case 1 bias)은 제 1 커패시터(C1)에 프리차지된다.
상기와 같은 방식으로 각각 제 1 내지 제4 검증을 수행하면, 비트라인에 연결되는 메모리 셀이 프로그램된 상태에 따라서 제 1 커패시터(C1)에 프리차지되는 전압의 크기가 달라진다.
이때, 제 1 내지 제 4 검증을 차례로 수행하는 동안, 서로간의 검증결과가 영향을 미치지 않도록 하기 위해서, 제 2 검증 인에이블 신호 생성부(229c)부터는 앞의 그룹신호를 반전하여 제 3 앤드 게이트(AND3)로 입력받아 검증 인에이블 신호 를 출력하도록 하는 회로 구성을 갖는다.
즉, 제 1 검증에 대해서 페일된 비트라인은 제 1 커패시터(C1)에 제 1 검증전압(Case 1 bias)이 프리차지된 상태이다. 그리고 제 1 검증에 이어서 제 2 검증을 수행하면, 제 1 검증에 대해서 패스가 되고, 제 2 검증에 대해서 페일된 비트라인에 들만 제 2 그룹으로 선택된다.
즉, 제 1 검증에 페일된 제 1 그룹에 속하는 비트라인의 경우에는 이미 제 1 그룹신호(Case_1)가 하이 레벨이 되어 있다. 따라서 제 2 검증 인에이블 신호 발생부(229c)는 하이 레벨의 제 1 그룹 신호(Case_1)가 입력된다.
제 1 그룹신호(Case_1)가 하이 레벨이면 제 7 인버터(IN7)는 제 1 그룹신호(Case_1)를 인버팅하여 출력한다. 따라서 제 3 앤드 게이트(AND3)는 제 2 앤드 게이트(AND2)의 출력신호 레벨에 상관없이 로우 레벨의 제 2 검증 인에이블 신호(Verify_2_enable)가 출력된다. 따라서 각각의 그룹이 겹치지 않도록, 바로 앞 단계의 검증 인에이블 신호를 입력받게 하여 각각의 그룹이 나뉠 수 있게 한다.
한편, 제 1 커패시터(C1)에 각각의 비트라인에 연결된 메모리 셀이 프로그램된 정도에 따라 분류되는 그룹에 따른 전압이 프리차지된 상태에서 모든 검증이 끝나고 제 2 프로그램을 위한 프로그램 펄스가 인가된다.
이때, 제 2 프로그램을 수행하기에 앞서 비트라인들을 각각 분류된 그룹에 따라서 프리차지한다. 이를 위해서 센싱노드(SO)를 하이 레벨로 프리차지한 후, 센싱 인에이블 신호(PBSENSE_enable)를 하이 레벨로 입력하여 제 24 NMOS 트랜지스터(N24)를 턴 온 시킨다.
제 24 NMOS 트랜지스터(N24)가 턴 온 되면, 제 1 커패시터(C1)에 프리차지되어 있는 그룹 전압의 레벨의 센싱제어신호(PBSENSE)가 제 5 NMOS 트랜지스터(N5)에 인가되고, 상기 제 5 NMOS 트랜지스터(N5)가 턴 온 정도에 따라서 비트라인이 프리차지된다.
이후에 제 2 프로그램을 수행하면, 비트라인에 프리차지된 전압에 따라서 각각의 메모리 셀의 프로그램 속도가 제어되어 좁은 문턱전압 분포로 메모리 셀들이 프로그램된다.
그리고 제 2 프로그램을 수행한 이후에는 검증을 수행할 때, 제 4 검증을 위해 사용한 제 4 검증전압을 이용해서 검증을 한번만 수행한다. 그리고 프로그램 패스가 되지 않으면 다시 제 3 프로그램을 수행한다. 이때 제 3 프로그램을 수행하기 전에도 앞서 제 2 프로그램을 수행하기 전과 마찬가지로 제 1 커패시터(C1) 전압에 따라서 비트라인을 프리차지한다.
다음은 상기와 같은 프로그램 동작을 보다 상세히 설명한다.
도 3은 본 발명의 실시 예에 따른 프로그램시의 검증전압과 문턱전압 분포를 나타낸다.
도 3을 참조하면, 제 1 문턱전압 분포(310)에 포함된 메모리 셀은 소거 상태의 메모리 셀이고, 제 3 문턱전압 분포(330)에 속하는 메모리 셀들은 프로그램이 완료된 상태의 메모리 셀들이다.
그리고 제 2 문턱전압 분포(320)는 제 1 프로그램을 수행한 이후에 메모리 셀들이 가지는 문턱전압 분포를 나타낸다.
상기 도 3에서 제 1 프로그램을 수행한 후, 제 2 문턱전압 분포(320)로 나타나는 메모리 셀들을 제 1 내지 제 n 그룹으로 각각 분류하기 위하여 제 1 내지 제 n 검증전압을 이용한 제 1 내지 제 n 검증을 수행한다.
그리고 제 2 프로그램 이후에는 제 n 검증 전압을 이용하여 한번만 검증한다. 본 발명의 실시 예에서는 제 4 검증까지만 수행하는 것으로 가정한다.
도 4a는 도 3과 같이 문턱전압 분포가 변경되는 프로그램 동작의 순서도이다.
도 4a를 참조하면, 프로그램이 시작되면 먼저 제 1 프로그램 펄스에 따라서 제 1 프로그램이 수행된다(S401). 이때 상기 제 1 프로그램 방법은 공지되어 있는 기술이므로 상세한 설명은 생략한다.
제 1 프로그램을 수행한 이후에는, 프로그램 검증을 수행하는데 각각의 비트라인을 그룹별로 나누기 위해 제 1 내지 제 4 검증을 수행한다(S420).
상기 제 1 내지 제 4 검증은 앞서 설명한 바와 같이, 제 1 내지 제 4 검증전압을 인가하여 프로그램 검증을 하고(S421 내지 S427), 그룹 선택신호와 각각의 검증 단계에 맞는 제 1 내지 제 4 검증신호(Verify_1 내지 Verify_4)를 차례로 하이레벨로 출력하여 각각의 비트라인을 그룹으로 나누고, 각 그룹의 전압을 설정한다.
상기의 검증 결과에 따라서 비트라인 전압을 프로세싱 하여(S403), 각각의 비트라인에 연결되는 페이지버퍼(PB)의 제 1 커패시터(C1)의 전압 레벨을 설정한다. 그리고 제 1 커패시터(C1)에 프리차지된 전압 레벨에 따라 비트라인을 프리차지한다.
이때, 상기 제 1 검증 내지 제 4 검증전압은 각각 제 1 검증전압이 가장 낮은 전압 레벨이고, 제 4 검증전압으로 갈수록 큰 전압 레벨이 되고, 제 1 내지 제 4 그룹 전압(Case 1 bias 내지 Case 2 bias)에 의해서 각각의 비트라인에 프리차지되는 전압의 크기가 결정된다. 각각의 그룹 간에 전압 차이를 'a'로 설정할 수 있다.
즉, 제 1 그룹의 비트라인에 프리차지되는 전압은 '0' 이고, 제 2 그룹의 비트라인에는 'a'가 프리차지되고, 제 3 그룹의 비트라인에는 '2a'가 프리차지되며, 제 4 그룹의 비트라인에는 '3a'가 프리차지된다.
그리고 제 2 프로그램을 수행하면(S405), 각각의 비트라인은 프리차지된 전압 레벨에 따라 프로그램 전압을 인식하는 정도가 달라진다.
즉, ISPP(Increment Step Program Pulse) 방식으로 프로그램이 수행될 때, 초기의 프로그램 시작 전압이 Vs 이고, 스텝 전압을 dVt 라고 가정하면, 제 2 프로그램을 수행할 때 워드라인에 인가되는 전압은 'Vp1+dVt'가 된다.
상기 단계 S420의 검증 단계를 좀 더 상세히 설명하면 다음과 같다.
도 4b는 도4a의 검증단계의 동작 순서도이다.
도 4b를 참조하면, 제 1 프로그램(S401) 이후에 4번의 검증을 수행할 때, 먼저 제 1 검증전압을 이용해서 프로그램 검증을 한다(S421). 프로그램 검증을 수행한 결과 패스가 되었는지를 판단하고(S429), 제 1 검증에 대한 패스가 되지 않은 비트라인들을 제 1 그룹으로 설정한다(S431).
또한 제 1 검증에 대해 패스가 된 비트라인들에 대해서는 제 2 검증을 수행 한다(S423). 그리고 제 2 검증에 대해서 패스되지 않은 비트라인들을 제 2 그룹으로 설정한다(S433, S435).
그리고 제 2 검증에 대해 패스된 비트라인들에 대해서는 제 3 검즈을 n행한다(S425). 제 3 검증에 대해 패스되지 않은 비트라인들을 제 3 그룹으로 설정한다(S437, S439).
마지막으로 제 3 검증에 대해서 패스된 비트라인들에 대해서 제 4 검증을 수행하고(S441), 제 4 검증에 대해 패스되지 않은 비트라인들은 제 4 그룹으로 설정한다(S441, S443).
물론 제 4 검증에 대해서 패스된 비트라인들은 프로그램이 완료된 것이므로 프로그램 금지 설정을 하고, 제 1 내지 제 4 그룹으로 설정된 비트라인에 대해서는 그룹별로 비트라인 전압이 프로세싱된다(S403).
이때, 각각의 비트라인에 프리차지되어 있는 전압에 의해서 실제로 각 그룹별로 워드라인에 인가되는 전압으로 인식되는 전압은 도 5와 같다.
도 5는 본 발명의 실시 예에 따른 프로그램 동작시의 각 비트라인 그룹별 워드라인에 인가되는 프로그램 전압 레벨을 나타낸다.
도 5를 참조하면, 제 2 프로그램에서 각각의 그룹에 워드라인은 실제 워드라인에 인가되는 프로그램 전압에서 비트라인에 프리차지된 전압을 뺀 전압만큼이 인가 된 것으로 동작한다.
즉, 제 1 그룹은 'Vs+dVt'가 인가되고, 제 2 그룹은 'Vs+dVt-a'가 인가 된 것으로 인식된다. 그리고 제 3 그룹은 'Vs+dVt-2a'가 인가되고, 제 4 그룹은 'Vs+dVt-3a'가 인가된다.
상기와 같이 워드라인 전압이 인가된 상태로 제 2 프로그램이 완료되면, 프로그램 검증을 수행하는데, 이때는 제 4 검증을 수행했던 제 4 검증전압을 이용해서 한번만 프로그램 검증을 한다(S407).
그리고 제 4 검증결과 모든 비트라인에 대해서 패스가 되지 않으면, 다시 제 3 프로그램을 수행한다(S409).
제 3 프로그램을 수행할 때, 프로그램 전압은 'Vs+2dVt'이다. 이때부터는 각각의 그룹별로 그룹 전압을 변경하여 비트라인에 프리차지되는 전압이 'b'만큼 상승되도록 한다.
각각의 그룹별로 비트라인에 프리차지되는 전압의 크기는 다음의 표와 같이 제어된다.
Figure 112008084309781-PAT00001
표 1에서 Case1 내지 Case4는 제 1 내지 제 4 그룹을 나타내고, Step2는 제 2 프로그램, Step3은 제 3 프로그램시에 워드라인에 인가되는 것으로 인식되는 전압이다.
표 1에 나타난 바와 같이, 제 2 프로그램시에는 제 1 내지 제 4 검증 결과에 따라서 설정된 전압이 비트라인에 인가되고, 제 3 프로그램부터는 'a'가 프로그램이 진행될수록 'b'만큼 상승되게 비트라인 전압을 제어한다.
상기 비트라인 전압의 제어는 도 2b에서 그룹 전압들(Case 1 bias 내지 Case 4 bias)을 제어함으로써 조절이 가능하다.
그리고 상기의 표와 같이 비트라인이 설정되면, 도 5에 나타난 바와 같이 각 그룹별로 워드라인에 인가되는 전압레벨이 변경된다.
도 5에 나타난 바와 같이 제 1 그룹과 제 4 그룹을 비교하면, 제 4 그룹이 상대적으로 프로그램 속도가 빠른 메모리 셀을 포함하기 때문에 프로그램 스텝전압이 제 1 그룹에 비해서 작게 적용되는 것을 알 수 있다. 따라서 제 4 그룹의 메모리 셀들이 제 1 그룹의 메모리 셀들에 비해서 느리게 프로그램 속도가 조절된다.
상기 도 4와 같은 프로그램이 진행되는 동안 실제 워드라인에 인가되는 전압은 도 6과 같다.
도 6은 본 발명의 실시 예에 따른 프로그램 동작에서 인가되는 프로그램 전압을 나타낸다.
도 6을 참조하면, 제 1 프로그램을 할 때는 시작전압 'Vs'이 인가되고, 이후에 제 1 내지 제 4 그룹을 분류하기 위해서 검증전압이 각각 인가되고, 제 2 프로그램 이후에는 제 4 검증 전압만이 계속해서 인가된다. 그리고 각각의 프로그램 전압은 스텝전압 dVt 만큼 상승된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 문턱전압 분포도에서 더블 검증 수행시의 검증전압을 나타낸다.
도 2a는 본 발명의 실시 예에 따른 불휘발성 메모리 소자의 블록도이다.
도 2b는 도 2a의 페이지 버퍼의 회로도이다.
도 2c는 도 2b의 비트라인 전압 제어부의 회로도이다.
도 3은 본 발명의 실시 예에 따른 프로그램시의 검증전압과 문턱전압 분포를 나타낸다.
도 4a는 도 3과 같이 문턱전압 분포가 변경되는 프로그램 동작의 순서도이다.
도 4b는 도4a의 검증단계의 동작 순서도이다.
도 5는 본 발명의 실시 예에 따른 프로그램 동작시의 각 비트라인 그룹별 워드라인에 인가되는 프로그램 전압 레벨을 나타낸다.
도 6은 본 발명의 실시 예에 따른 프로그램 동작에서 인가되는 프로그램 전압을 나타낸다.
*도면의 주요 부분의 간단한 설명*
200 : 불휘발성 메모리 소자 210 : 메모리 셀 어레이
220 : 페이지 버퍼부 230 : Y 디코더
240 : X 디코더 250 : 전압 제공부
260 : 제어부 270 : 비트라인 전압 제어부

Claims (20)

  1. 센싱제어신호에 따라서 비트라인과 센싱노드를 연결하고, 상기 센싱제어신호에 따라 상기 선택된 비트라인의 전압을 센싱하거나, 상기 센싱노드의 전압을 상기 선택된 비트라인에 전달하는 센싱부;
    상기 메모리 셀에 프로그램하기 위한 데이터를 래치하거나, 메모리 셀에 프로그램된 데이터를 저장하기 위해 센싱노드에 연결되는 복수 개의 래치 회로를 포함하는 래치부; 및
    프로그램 동작시 최초의 프로그램 동작 이후에 제 1 내지 제 n 검증 동작을 통해서 상기 선택된 비트라인에 연결된 메모리 셀의 프로그램 상태를 제 1 내지 제 n 그룹으로 분류하고, 각각의 그룹마다 설정된 비트라인 전압을 상기 선택된 비트라인으로 전달하기 위해, 상기 센싱제어신호의 전압레벨을 제어하는 비트라인 전압 제어부
    를 포함하는 페이지 버퍼 회로.
  2. 제 1항에 있어서,
    상기 제 1 내지 제 n 검증 동작의 검증 전압은 순차적으로 커지는 것을 특징으로 하는 페이지 버퍼 회로.
  3. 제 1항에 있어서,
    상기 비트라인 전압 제어부는,
    상기 그룹으로 분류한 이후 세 번째 프로그램부터 프로그램이 반복될 때마다 각각의 그룹에 설정된 비트라인 전압을 각각 제 1 전압크기 만큼 크게 하는 것을 특징으로 하는 페이지 버퍼 회로.
  4. 제 1항에 있어서,
    상기 비트라인 전압 제어부는,
    그룹 선택 신호와, 제 1 또는 제 n 검증 시작 신호 및 제 1 내지 제 n-1 그룹신호의 조합에 따른 제 1 내지 제 n 검증 인에이블 신호 중 하나를 출력하는 인에이블 신호 생성부;
    상기 인에이블 신호 생성부가 출력하는 검증 인에이블 신호에 따라 선택되는 제 1 또는 상기 제 2 내지 제 n 그룹 신호들 중 하나를 출력하는 그룹 신호 생성부;
    상기 제 1 내지 제 n 그룹신호에 따라서 해당 그룹에 따라 설정된 상기 센싱제어신호의 전압 레벨만큼의 그룹 전압을 제공하는 전압 제공부; 및
    센싱 인에이블 신호에 따라 상기 전압 제공부가 제공하는 전압 레벨의 신호를 상기 센싱제어신호로서 상기 센싱부에 제공하는 전압 제어부
    를 포함하는 페이지 버퍼 회로.
  5. 제 4항에 있어서,
    상기 인에이블 신호 발생부는,
    제 1 검증 신호와, 상기 그룹선택신호의 조합에 의한 제 1 검증 인에이블 신호를 출력하는 제 1 검증 인에이블 신호 발생부; 및
    상기 k(1<k≤n, 자연수) 검증 신호와, 상기 그룹선택 신호 및 상기 k-1 그룹 신호의 조합에 따라 제 k 검증 인에이블 신호를 각각 출력하는 n-1개의 제 k 검증 인에이블 신호 발생부
    를 포함하는 것을 특징으로 하는 페이지 버퍼 회로.
  6. 제 4항에 있어서,
    상기 그룹 신호 생성부는,
    상기 제 1 내지 제 n 검증 인에이블 신호들 중 하나에 의해 턴 온 되어, 상기 래치부의 검증 결과에 따라 제 1 내지 제 n 그룹 신호가 출력되는 각각 출력되는 제 1 내지 제 n 그룹신호 출력단들 사이에 각각 연결되는 n 개의 스위칭 소자들 및
    상기 제 1 내지 제 n 그룹 신호 출력단과 접지노드 사이에 각각 연결되는 n 개의 커패시터를 포함하는 페이지 버퍼 회로.
  7. 제 4항에 있어서,
    상기 전압 제공부는,
    상기 제1 내지 제 n 그룹별로 각각 설정된 상기 센싱제어신호의 전압 레벨만 큼의 그룹 전압을 입력받는 n 개의 버퍼를 포함하고, 각각의 버퍼는 상기 제 1 내지 제 n 그룹신호에 의해 각각 동작하는 것을 특징으로 하는 페이지 버퍼회로.
  8. 제 4항에 있어서,
    상기 전압 제어부는,
    상기 전압 제공부에서 출력되는 제 1 내지 제 n 그룹전압중 하나를 충전하기 위한 충전수단과;
    상기 센싱 인에이블 신호에 따라서 상기 충전수단에 충전된 전압 레벨을 갖는 센싱제어신호를 출력하게 스위칭 하는 스위칭 수단을 포함하는 페이지 버퍼.
  9. 데이터 저장을 위한 메모리 셀들이 비트라인과 워드라인에 연결되어 구성되는 다수의 메모리 블록들을 포함하는 메모리 셀 어레이; 및
    상기 비트라인에 연결되어, 메모리 셀에 프로그램하기 위한 데이터를 래치하거나, 메모리 셀에 프로그램된 데이터를 저장하기 위한 복수 개의 래치 회로를 포함하고, 프로그램시 첫 번째 프로그램 펄스에 대해 프로그램후의 검증시 제 1 내지 제 n 검증을 수행하여 메모리 셀의 프로그램 정도에 따라 제 1 내지 제 n 그룹을 나누고, 각각의 그룹마다 설정된 전압으로 비트라인을 프리차지시키는 페이지 버퍼들을 포함하는 페이지 버퍼부
    를 포함하는 불휘발성 메모리 소자.
  10. 제 9항에 있어서,
    상기 페이지 버퍼부에 포함되는 각각의 페이지 버퍼는,
    센싱제어신호에 따라서 비트라인과 센싱노드를 연결하고, 상기 센싱제어신호의 전압 레벨에 따라 상기 선택된 비트라인의 전압을 센싱하거나, 상기 센싱노드의 전압을 상기 선택된 비트라인에 전달하는데 있어서, 상기 센싱제어신호의 전압 레벨에 따라 다른 크기의 전압을 상기 비트라인으로 전달하는 센싱부;
    상기 메모리 셀에 프로그램하기 위한 데이터를 래치하거나, 메모리 셀에 프로그램된 데이터를 저장하기 위해 센싱노드에 연결되는 복수 개의 래치 회로를 포함하는 래치부; 및
    프로그램 동작시 최초의 프로그램 동작 이후에 제 1 내지 제 n 검증 동작을 통해서 상기 선택된 비트라인에 연결된 메모리 셀의 프로그램 상태를 제 1 내지 제 n 그룹으로 분류하고, 각각의 그룹마다 설정된 비트라인 전압을 상기 선택된 비트라인으로 전달하기 위해, 상기 센싱제어신호의 전압레벨을 제어하는 비트라인 전압 제어부를 포함하고,
    상기 제 1 내지 제 n 검증 동작의 검증 전압은 순차적으로 커지는 것을 특징으로 하는 불휘발성 메모리 소자.
  11. 제 10항에 있어서,
    상기 비트라인 전압 제어부는,
    상기 그룹으로 분류한 이후 세 번째 프로그램부터 프로그램이 반복될 때마다 각각의 그룹에 설정된 비트라인 전압을 각각 제 1 전압크기 만큼 크게 하는 것을 특징으로 하는 불휘발성 메모리 소자.
  12. 제 10항에 있어서,
    상기 비트라인 전압 제어부는,
    그룹 선택 신호와, 제 1 또는 제 n 검증 시작 신호 및 제 1 내지 제 n-1 그룹신호의 조합에 따른 제 1 내지 제 n 검증 인에이블 신호 중 하나를 출력하는 인에이블 신호 생성부;
    상기 인에이블 신호 생성부가 출력하는 검증 인에이블 신호에 따라 선택되는 제 1 또는 상기 제 2 내지 제 n 그룹 신호들 중 하나를 출력하는 그룹 신호 생성부;
    상기 제 1 내지 제 n 그룹신호에 따라서 해당 그룹에 따라 설정된 상기 센싱제어신호의 전압 레벨만큼의 그룹 전압을 제공하는 전압 제공부; 및
    센싱 인에이블 신호에 따라 상기 전압 제공부가 제공하는 전압 레벨의 신호를 상기 센싱제어신호로서 상기 센싱부에 제공하는 전압 제어부
    를 포함하는 불휘발성 메모리 소자.
  13. 제 12항에 있어서,
    상기 인에이블 신호 발생부는,
    제 1 검증 신호와, 상기 그룹선택신호의 조합에 의한 제 1 검증 인에이블 신 호를 출력하는 제 1 검증 인에이블 신호 발생부; 및
    상기 k(1<k≤n, 자연수) 검증 신호와, 상기 그룹선택 신호 및 상기 k-1 그룹 신호의 조합에 따라 제 k 검증 인에이블 신호를 각각 출력하는 n-1개의 제 k 검증 인에이블 신호 발생부
    를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.
  14. 제 12항에 있어서,
    상기 그룹 신호 생성부는,
    상기 제 1 내지 제 n 검증 인에이블 신호들 중 하나에 의해 턴 온 되어, 상기 래치부의 검증 결과에 따라 제 1 내지 제 n 그룹 신호가 출력되는 각각 출력되는 제 1 내지 제 n 그룹신호 출력단들 사이에 각각 연결되는 n 개의 스위칭 소자들 및
    상기 제 1 내지 제 n 그룹 신호 출력단과 접지노드 사이에 각각 연결되는 n 개의 커패시터를 포함하는 불휘발성 메모리 소자.
  15. 제 12항에 있어서,
    상기 전압 제공부는,
    상기 제1 내지 제 n 그룹별로 각각 설정된 상기 센싱제어신호의 전압 레벨만큼의 그룹 전압을 입력받는 n 개의 버퍼를 포함하고, 각각의 버퍼는 상기 제 1 내지 제 n 그룹신호에 의해 각각 동작하는 것을 특징으로 하는 불휘발성 메모리 소 자.
  16. 제 12항에 있어서,
    상기 전압 제어부는,
    상기 전압 제공부에서 출력되는 제 1 내지 제 n 그룹전압중 하나를 충전하기 위한 충전수단과;
    상기 센싱 인에이블 신호에 따라서 상기 충전수단에 충전된 전압 레벨을 갖는 센싱제어신호를 출력하게 스위칭 하는 스위칭 수단을 포함하는 불휘발성 메모리 소자.
  17. 제 1 프로그램 펄스에 선택된 워드라인에 인가하여 프로그램을 수행하는 제 1 프로그램 단계;
    상기 제 1 프로그램에 대한 프로그램 검증을 제 1 내지 제 n 검증 전압을 이용한 제 1 내지 제 n 검증을 수행하고, 각각의 검증 결과에 따라 제 1 내지 제 n 그룹으로 비트라인 그룹을 분류하는 비트라인 그룹 분류 단계;
    상기 분류된 제 1 내지 제 n 그룹들 각각에 비트라인 전압을 설정하는 비트라인 전압 설정 단계;
    제 2 프로그램 펄스에 따라서 프로그램을 수행하기 전에, 상기 설정된 비트라인 전압을 각각의 그룹에 비트라인에 프리차지하고, 제 2 프로그램을 수행하는 제 2 프로그램을 수행하고, 상기 제 n 검증 전압을 이용하여 프로그램 검증을 수행 하는 제 2 프로그램 및 검증 단계; 및
    상기 제 n-1 프로그램 및 검증 단계에서 프로그램 패스가 되지 않은 경우, 제 n-1 프로그램 펄스에 따른 프로그램을 수행하기 전에, 각각의 그룹의 비트라인 전압을 제 1 전압 크기 단위로 점차 상승시켜 비트라인을 프리차지시키고 제 n 프로그램을 수행하고, 제 n 검증 전압을 이용한 프로그램 검증을 수행하는 제 n 프로그램 및 검증 단계
    를 포함하는 불휘발성 메모리 소자의 동작 방법.
  18. 제 17항에 있어서,
    상기 비트라인 그룹 분류 단계는,
    상기 제 1 검증전압을 이용한 제 1 검증을 수행하고, 상기 제 1 검증에 대해 페일된 메모리 셀이 연결된 비트라인을 제 1 그룹으로 하는 단계;
    상기 제 1 검증에서 패스된 메모리 셀들에 대해서 상기 제 1 검증 전압보다 높은 상기 제 2 검증 전압을 이용한 제 2 검증을 수행하고, 상기 제 1검증에 대해서 패스되고, 상기 제 2 검증에 대해서 페일된 메모리 셀이 연결된 비트라인을 제 2 그룹으로 하는 단계; 및
    상기 제 n-1 검증에서 패스된 메모리 셀들에 대해서 상기 제 n-1 검증전압보다 높은 상기 제 n 검증 전압을 이용한 제 n 검증을 수행하고, 제 1 검증에 대해서 페일된 메모리 셀이 연결된 비트라인을 제 n 그룹으로 하는 단계
    를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  19. 제 17항에 있어서,
    상기 제 1 내지 제 n 그룹의 비트라인 전압은 순차적으로 커지도록 설정되는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  20. 제 17항에 있어서,
    상기 제 n 프로그램 및 검증 단계에서,
    상기 각각의 그룹에 비트라인 전압은 처음 설정된 비트라인 전압과 상기 제 1 전압을 'n-1'배한 전압을 합한 전압이 되는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
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