KR20100057023A - 초박형 단결정 반도체 ｔｆｔ 및 이의 제조 방법 - Google Patents

초박형 단결정 반도체 ｔｆｔ 및 이의 제조 방법 Download PDF

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Abstract

반도체 온 유리(SiOG) 구조를 제조하는 방법 및 장치가 제공되며, 상기 방법은: 공여 단결정 반도체 웨이퍼의 주입 표면을 이온 주입 공정에 도입하여 공여 반도체 웨이퍼의 박리층을 생성하는 단계; 상기 박리층의 주입 표면을 전기분해를 이용하여 유리 기판에 결합하는 단계; 상기 공여 반도체 웨이퍼로부터 박리층을 분리하여, 상기 박리층의 벽개면(cleaved surface)을 노출하는 단계; 상기 박리층의 벽개면을 건식 공정에 도입하여 약 5-20 nm 두께의 단결정 반도체 층을 형성하는 단계; 및 상기 박형의 반도체 층에 박막 트랜지스터를 형성하는 단계를 포함한다.

Description

초박형 단결정 반도체 ＴＦＴ 및 이의 제조 방법{ULTRA THIN SINGLE CRYSTALLINE SEMICONDUCTOR ＴＦＴ AND PROCESS FOR MAKING SAME}
본 출원은 2007년 7월 30일 출원된 미국 가특허 출원 제60/962522호의 우선권의 이익을 주장하는, 2007년 8월 23일자 미국 특허출원 제11/895125호의 우선권 이익을 주장하며, 그 내용은 본 명세서에 전체로서 기초하며, 병합된다.
본 발명은 개선된 제조 공정을 이용한 반도체-온-절연체(SOI) 구조상의 박막 트랜지스터(TFTs)의 제조에 관한 것이다.
현재까지, 반도체-온-절연체 구조에 가장 일반적으로 사용되는 반도체 물질은 실리콘이었다. 그러한 구조는 실리콘-온-절연체 구조로 일컬어지며 약자인 “SOI"는 그러한 구조에 대해 사용되었었다. SOI 기술은 고성능 박막 트랜지스터, 태양전지, 및 능동 매트릭스 디스플레이와 같은 디스플레이에 있어 점차 중요해 지고 있다. SOI 구조는 실질적으로 단결정 실리콘(일반적으로 0.1 - 0.3 마이크론의 두께이나, 일부는 5 마이크론 정도로 두껍다) 박층(thin layer)을 절연 물질상에 포함할 수 있다. 현재 기술은 다결정 실리콘 상에 TFT를 형성하여 약 50nm 실리콘 두께로 처리한다. 다결정 실리콘 TFT에서 실리콘의 두께에 관한 팩터를 제한하는 것은 실리콘 구조의 결정입계(grain boundaries) 중에 존재한다.
용이한 제시를 위해, 후술하는 논의는 때로 SOI 구조에 관하여 이루어질 것이다. SOI 구조의 이러한 특수한 유형에 대한 참조는 본 발명의 설명을 용이하게 하고, 본 발명에 대한 범위를 어떤 식으로든 제한하려는 의도로 해석되어서는 안 된다. SOI 약자는 여기서 반도체-온-절연체 구조를 일반적으로 가리키며, 제한되는 것은 아니나, 실리콘-온-절연체 구조를 포함하는 것으로 사용된다. SiOG라는 명명법은 또한 반도체-온-유리-세라믹(semiconductor-on-glass-ceramic structures)을 포함하며, 제한되는 것은 아니나, 실리콘-온-유리-세라믹 구조를 포함하는 것으로 의도된다. 상기 약어 SOI는 SiOG 구조를 포괄한다.
SOI 구조의 웨이퍼를 얻는 다양한 방법은 격자 정합 기판상에 실리콘(Si)의 에피텍셜 성장을 포함한다. 다른 공정은 단결정 실리콘 웨이퍼를, 그 위에 SiO2 산화물층이 성장한 다른 실리콘 웨이퍼와 결합시키고, 이어서 상기 탑 웨이퍼를 연마나 에칭으로, 예를 들어 0.05 내지 0.3 마이크론의 단결정 실리콘층으로 다운시키는 방법을 포함한다. 또 다른 방법은 수소 또는 산소 이온이 주입(implantation)되어 산소 이온 주입의 경우에 Si에 의해 위쪽에 놓여진(topped) 실리콘 웨이퍼에 매몰된(buried) 산화물층을 형성하거나, 수소 이온 주입의 경우에 박형의 Si층이 분리(박리)하여 산화물층을 갖는 다른 Si 웨이퍼에 결합하는 이온-주입 방법을 포함한다.
앞선 두 개의 방법은 비용 및/또는 결합 강도 및 내구성의 측면에서 만족스러운 구조로 이어지지 않는다. 수소 이온 주입에 관한 나중의 방법은 일부 관심을 받고 있으며 앞선 방법에 비하여 유리한 것으로 생각되는데, 요구되는 주입 에너지가 산소 주입 에너지보다 50% 작고 요구되는 량도 10의 2승(two orders of magnitude)이 더 작기 때문이다.
미국 특허 5,374,564호는 열 공정을 이용하여 기판상에 단결정 실리콘 필름을 수득하는 공정을 개시하고 있다. 평탄한 표면을 갖는 실리콘 웨이퍼는 다음의 단계에 도입된다. (i) 박형 실리콘 필름을 구성하는 상부 영역과 실리콘 웨이퍼의 더 낮은 영역을 규정하는 가스상 마이크로-버블 층을 형성하는 이온에 의해 실리콘 웨이퍼의 표면에 대하여 충격(bombardment)함으로써 주입하는 단계; (ii) 상기 실리콘 웨이퍼의 평탄 표면을 경질(rigid) 물질 층(예를 들어 절연 산화물 물질)과 접촉시키는 단계; 및 (iii) 상기 실리콘 웨이퍼 및 절연 물질의 어셈블리를 상기 이온 충격이 이루어진 온도 이상에서 열처리하는 세 번째 단계. 상기 세 번째 단계는 상기 박형의 실리콘 필름과 상기 절연 물질을 서로 결합시키기 충분한 온도를 채용하여 상기 마이크로-버블 내에 압력 효과(pressure effect)를 생성시키고, 상기 실리콘 박막 및 상기 실리콘 웨이퍼의 잔존 부(remaining mass) 사이의 분리를 유발시킨다. (고온 단계 때문에, 상기 공정은 더 낮은 비용의 유리나 유리-세라믹 기판을 대상으로 하지 않는다.)
미국 특허 7,176,528호는 SiOG 구조를 생산하는 공정을 개시하고 있다. 상기 공정은, (i) 실리콘 웨이퍼 표면을 수소 이온 주입에 노출시켜 결합 표면을 생성하는 단계; (ii)상기 웨이퍼의 결합 표면과 유리 기판을 접촉시키는 단계; (iii)압력, 온도 및 전압을 상기 웨이퍼 및 유리 기판에 인가하여 이들 사이의 결합을 촉진시키는 단계; 및 (iv) 상기 구조를 상온(common temperature)으로 냉각하여 상기 실리콘 웨이퍼로부터 유리 기판 및 실리콘 박층의 분리를 촉진시키는 단계를 포함한다.
박리 바로 이후의 결과적인 SOI 구조는 과도한 표면 조도(roughness)(예를 들어, 약 10 nm 또는 그 이상), 과도한 실리콘층의 두께 (상기 층이 “박형”이라도 하더라도), 및 상기 실리콘층의 주입 손상(예를 들어, 비정질화된 실리콘층의 형성에 기함)을 보일 수 있다. 일부는 실리콘 박막이 상기 실리콘 물질 웨이퍼로부터 박리된 이후에 SOI 구조를 추가적으로 처리하도록 화학적 기계적 연마(CMP)를 사용하는 것을 제안하였다. 그러나, 불리하게도, 상기 CMP 공정은 연마 중에 상기 실리콘 박막의 표면에 걸쳐 균일하게 물질을 제거하지 않는다. 통상적인 표면 비-균질성(표준 편차/평균(mean) 제거 두께)은 반도체 필름의 3-5% 범위 내에 있다. 실리콘 필름의 두께가 더 많이 제거될수록, 필름 두께 내의 변동은 그에 따라 악화된다.
CMP 공정의 상기 단점은 특히 일부 실리콘-온-유리 제품에 대하여 문제가 되는데, 일부의 경우, 바람직한 실리콘 필름 두께를 얻기 위해 약 300-400 nm 정도의 물질이 제거될 필요가 있기 때문이다. 예를 들어, 박막 트랜지스터(TFT)제조 공정에 있어서, 100 nm 이하의 범위의 실리콘 필름 두께가 바람직하였다. 보다 최근에는, 10nm 이하의 범위인 실리콘 필름 두께가 바람직하며, 이는 지금까지는 달성되지 않았다. 실리콘 필름을 박형화하기 위한 상기 언급된 공정은 10nm 범위 내의 실리콘 필름 두께를 생산하는 것을 보여주지 못하였다.
CMP 공정에 관한 다른 문제는 직사각형(rectangular)의 SOI 구조(예를 들어, 날카로운 모서리(corner)를 갖는 것들)가 연마될 때 특히 좋지 않은 결과를 보여준다. 실제로, 상술되었던 표면 비-균질성은 상기 SOI 구조의 중앙부에 비하여 모서리에서 확대된다. 또한 큰 SOI 구조가 고려되는 경우(예를 들어, 광 발전 장치의 경우), 결과적인 직사각형 SOI 구조는 통상적인 CMP 장비(이는 보통 300 mm 표준 웨이퍼 크기에 대하여 디자인되었다)에 비하여 너무 크다. 비용 또한 SOI 구조의 상업적 적용을 위해 중요한 고려요소이다. 그러나 CMP 공정은 시간 및 돈 모두와 관련하여 대가가 요구된다. 비-보편적인 CMP 기계가 큰 SOI 구조의 크기를 수용하도록 요구되는 경우에는 비용문제가 더 악화될 것이다.
습식 에칭 공정이 또한 실리콘층의 박형화에 고려되고 있으나, 그러한 공정은 이전에 10nm 범위의 실리콘 필름 두께를 달성하지 못하였다. 또한 상기 습식 에칭 공정은 불리한 특징을 포함한다; 즉 상기 에칭 공정의 등방성(isotropy)에 의하여 언더컷팅(undercutting)이 유발된다.
본 발명의 하나 이상의 구체예와 관련하여, TFT를 형성하는 방법 및 장치는, 공여(donor) 단결정 반도체 웨이퍼의 주입 표면(implantation surface)을 이온 주입 공정에 도입하여 공여 반도체 웨이퍼의 박리층(exfoliation layer)을 생성하는 단계; 상기 박리층의 주입 표면을 전기분해를 이용하여 유리 기판에 결합하는 단계; 상기 공여 반도체 웨이퍼로부터 박리층을 분리하여, 상기 박리층의 벽개면(cleaved surface)을 노출하는 단계; 상기 박리층의 벽개면을 건식 에칭 공정에 도입하여 약 5-20 nm 두께의 단결정 반도체 층을 형성하는 단계; 및 상기 박형의 반도체 층에 박막 트랜지스터를 형성하는 단계를 포함한다.
상기 건식 에칭 공정은 반응성 이온 에칭(RIE: reactive ion etching) 공정일 수 있다. 예를 들어, 상기 RIE 속도는 약 18-25 옹스트롬/초, 예를 들어, 21.62옹스트롬/초일 수 있다. 상기 건식 에칭 공정 파라미터는 (i)약 10-25 mTorr의 압력; (ii) 약 50-100 W의 RF 출력(power); (iii)약 60-100 Gauss의 자기장 강도;(iv) 약 45-60℃의 온도; 및 (v)약 70-90% 삼불화 질소 및 10-30%의 산소인 분위기 중 하나 이상을 포함할 수 있다. 다른 구체예에서, RIE 공정 파라미터는 (i)약18mTorr의 압력; (ii) 약 80 W의 RF 출력(power); (iii)약 80 Gauss의 자기장 강도;(iv) 약 55℃의 온도; 및 (v)약 80% 삼불화 질소 및 약 20%의 산소인 분위기 중 하나 이상을 포함할 수 있다.
상기 결합공정(bonding)은 상기 유리 기판 및 상기 공여 반도체 웨이퍼 중 하나 이상을 가열하는 단계; 상기 유리 기판을 박리층을 통하여 상기 공여 반도체 웨이퍼와 직접 또는 간접 접촉시키는 단계; 및 상기 유리 기판 및 상기 공여 반도체 웨이퍼에 걸쳐 전압 전위(voltage potential)를 인가하여 결합을 유도하는 단계를 포함할 수 있다.
본 발명의 하나 이상의 구체예에 따른 박막 트랜지스터(TFT)는, 유리 또는 유리 세라믹 기판; 및 TFT가 형성되는 단결정 반도체 층을 포함하며, 상기 단결정 반도체층의 두께는 약 5-20 nm 사이이며, 전기 분해를 통하여 상기 유리 또는 유리 세라믹 기판에 결합된다.
상기 단결정 반도체 층은 적어도 여기에 TFT가 형성되기 전에, 약 10 nm 또는 이하의 두께를 나타낼 수 있다. 추가적으로 또는 대체하여, 상기 단결정 반도체 층은 적어도 여기에 TFT가 형성되기 전에, 약 25 옴그스트롱 RMS 이하의 표면 조도(surface roughness)를 나타낼 수 있다.
상기 TFT는 실리콘(Si), 게르마늄-도핑된 실리콘(SiGe), 실리콘 카바이드(SiC), 게르마늄(Ge), 갈륨 비소화물(GaAs), GaP, 및/또는 InP 로부터 선택된 단결정 층으로부터 형성될 수 있다.
상기 단결정 반도체 층은 실리콘일 수 있으며 상기 TFT는 p-타입일 수 있으며, 상기 TFT는 p-타입이며, 약 150 cm2/Vs 이상의 캐리어 이동성, 약 1 pA/um 이하의 오프(Off)-전류, 및 250mV/dec 이하의 부문턱기울기(sub-threshold slope)를 동시에 보일 수 있다. 또는 상기 단결정 반도체 층은 실리콘이며; 상기 TFT는 n-타입이며, 약 400 cm2/Vs 이상의 캐리어 이동성, 약 1 pA/um 이하의 오프(Off)-전류, 및 250mV/dec 이하의 부 문턱 기울기를 동시에 보일 수 있다.
다른 측면, 특징, 이점 등은 본 발명의 설명이 첨부된 도면과 결합하였을 때 당업자에게 명확하게 될 것이다.
본 발명의 다양한 측면을 보여주기 위한 목적에서, 현재 바람직한 이해를 위한 도면이 제시되나, 보여지는 구체적인 배치 및 수단에 한정되지는 않는다.
도 1은 본 발명의 하나 이상의 구체예에 따른 SOG 장치로서 형성된 박막 트랜지스터(TFT)의 구조를 개시한 블록 다이어그램이다.
도 2-6은 TFT가 형성되는 베이스 SOG 구조를 생산하는 본 발명의 공정을 사용하여 형성된 중간(intermediate) 구조를 개시하는 블록 다이어그램이다.
도 7은 초 박형 특성의 SOG 구조를 생산하는 중간 구조 중 하나를 처리하기 위한 건식 에칭 공정을 개시하는 블록다이어그램이다.
도 8-9는 도 6의 베이스 SOG 구조상의 도 1에 따른 TFT를 생산하는 본 발명에 따른 공정을 사용하여 형성된 중간 구조를 개시하는 블록다이어그램이다.
도 10은 건식 에칭 공정 이후에 도 6에 의한 베이스 SOG 구조의 표면 조도 특성을 개시하는 그래프이다.
도 11A-11B는 건식 에칭 공정 전 및 후에 도6에 따른 베이스 SOG 구조의 표면 조도 특성을 각각 개시하는 그래프이다.
도 12-13은 본 발명의 하나 이상의 측면을 이용하여 형성된 TFT의 전기 특성을 도시한 것이다.
도면을 참조하면, 동일한 숫자는 동일한 요소를 지칭하며, 도 1에는 본 발명의 하나 이상의 구체예에 따라 SOG 구조상에 형성된 박막 트랜지스터, TFT(100)가 보여지고 있다. 상기 TFT(100)는 유리 또는 유리 세라믹 기판(102), 및 반도체층(104)을 포함한다. TFT(100)는 또한 절연(예를 들어, 산화물) 영역(105), 게이트 접촉(gate contact)(106), 공급원 영역(source area)(107), 및 공급원 접촉(source contact 108), 및 배출(drain) 영역(109) 및 배출 접촉(110)을 포함한다.
상기 TFT(100)는 유기 발광다이오드(OLED) 디스플레이 및 액정 디스플레이(LCDs), 집적회로, 광전지 장치 등을 포함하는 디스플레이에 사용되는 용도를 갖는다.
본 상세한 설명의 후반에 보다 자세히 논의될 바와 같이, 반도체층(104)은 최소한 TFT 성분의 형성 이전에, 초박형, 예를 들어, 약 5-20 nm, 특히 약 10nm 두께를 갖는다. 부가적으로 또는 대안적으로, 반도체층(104)은 최소한 TFT 성분의 형성 이전에, 약 25 옹스트롬 RMS 이하의 표면 조도를 나타낼 수 ldT다. 이러한 특성은 단독 또는 조합으로, 이전에 달성되지 않았던 바람직한 전기적 특성을 갖는 고품질의 TFT를 산출한다.
반도체 물질층(104)은 실질적으로 단결정 물질의 형태일 수 있다. “실질적으로”라는 용어는 반도체 물질이 원천적으로 또는 의도적으로 추가되는 적어도 일부의 내부 또는 표면 결함, 예를 들어 격자 결함이나 일부 결정입계를 일반적으로 포함한다는 사실을 고려하여 상기 층(104)을 설명하는 데 사용된다. 실질적으로 라는 용어는 또한 특정 도판트가 반도체 물질의 결정 구조를 왜곡하거나 아니면 영향을 미칠 수 있다는 사실을 반영한 것이다.
논의의 목적상, 상기 반도체 층(104)은 실리콘으로부터 형성되는 것으로 여겨진다. 그러나 반도체 물질은 실리콘-계 반도체 또는 반도체의 다른 유형, 예를 들어, III-V, II-IV, II-IV-V 족일 수 있다. 이러한 물질의 예는 실리콘(Si), 게르마늄-도핑된 실리콘(SiGe), 실리콘 카바이드(SiC), 게르마늄(Ge), 갈륨 비소화물(GaAs), GaP, 및 InP를 포함한다.
유리 기판(102)은 산화물 유리 또는 산화물 유리-세라믹으로부터 형성될 수 있다. 요구되지 않았으나, 본 명세서에서 개시된 구체예는 약 1000℃ 이하의 변형점을 보이는 산화물 유리 또는 유리-세라믹을 포함할 수 있다. 유리 제조 기술 분야에서는 통상적인 바와 같이, 변형점은 유리 또는 유리-세라믹이 1014.6 poise (1013.6 Pa.s)의 점도를 갖는 온도이다. 산화물 유리와 산화물 유리-세라믹 사이에서는, 상기 유리는 제조하기가 더욱 간단하다는 이점을 가질 수 있으며, 이에 따라 더욱 폭넓은 이용 가능성 및 더욱 저렴하게 될 수 있다.
하나의 예로서, 유리 기판(102)은 예를 들어, 코닝 인코어포레이트 유리 No. 1737 또는 코닝 인코어포레이트 유리 No.EAGLE 2000과 같은 알칼리-토 이온을 포함하는 유리 기판으로부터 형성될 수 있다. 이러한 유리 물질은 특히 예를 들어 액정 디스플레이의 제조를 위한 용도를 갖는다.
유리 기판은 약 0.1 mm 내지 약 10 mm,예를 들어 약 0.5 mm 내지 약 3 mm 범위의 두께를 가질 수 있다. 일부 SOG 구조에서, 약 1 마이크론 이상의 두께를 갖는 절연층은 예를 들어, 실리콘/실리콘 디옥사이드/실리콘 배열을 갖는 표준 SOG 구조가 고 주파수에서 작동되는 때에 발생하는 기생용량 효과(parasitic capacitive effects)를 회피하는데 바람직하다. 과거에는, 그러한 두께는 달성하기 어려웠다. 본 발명에 따르면, 약 1 마이크론 보다 두꺼운 절연층을 갖는 SOG 구조는 약 1 마이크론 이상인 두께를 갖는 유리 기판(102)을 간단히 사용함으로써 용이하게 달성된다. 상기 유리 기판(102)의 두께에 대한 더 낮은 한정은 약 1 마이크론 일 수 있다.
일반적으로, 유리 기판(102)은 결합 처리 단계뿐 아니라, TFT(100)를 생산하는 SOG 구조상에서 수행되는 후속 공정을 통하여 상기 반도체층(104)를 지지하기에 충분히 두꺼워야 한다. 상기 유리 기판(102)의 두께에 대한 이론상의 상한은 없으나, 지지 기능을 위해 필요하거나 궁극적인 TFT 구조(100)에 대하여 바람직한 범위를 벗어난 두께는, 유리 기판(102)이 두꺼울수록, TFT(100)을 형성하는 데 있어 적어도 일부의 공정 단계가 달성되기 더욱 어렵게 될 것이기 때문에 바람직하지 않을 것이다.
산화물 유리 또는 산화물 유리-세라믹 기판(102)은 실리카-계일 수 있다. 따라서 산화물 유리 또는 산화물 유리-세라믹에서의 SiO2의 몰 퍼센트는 30몰% 이상일 수 있으며, 40몰% 이상일 수 있다. 유리-세라믹의 경우, 결정상은 멀라이트, 코디어라이트,아노타이트(anorthite),스피넬 또는 유리-세라믹 기술 분야에서 알려진 다른 결정상일 수 있다. 비-실리카-계 유리 및 유리-세라믹은 본 발명의 하나 이상의 구체예의 실시에 사용될 수 있으나, 일반적으로 이들의 높은 가격 및/또는 저열한 성능 특성 때문에 덜 유리하다. 마찬가지로, 일부 용도에 있어서, 예를 들어 실리카계가 아닌 반도체 물질을 사용한 SOG 구조를 채용한 TFT에 있어서, 산화물계가 아닌, 예를 들어 비-산화물 유리인 유리 기판은 바람직할 수 있으나 일반적으로는 이들의 높은 가격 때문에 바람직하지 않다. 이하에서 보다 상세하게 논의될 바와 같이, 하나 이상의 구체예에서, 유리 또는 유리-세라믹 기판(102)은 여기에 결합된 하나 이상의 반도체 물질(예를 들어, 실리콘, 게르마늄, 등)의 층(104)의 열팽창계수(CTE)와 부합되도록 디자인된다. CTE 부합(match)은 증착 공정의 가열 사이클 동안 바람직한 기계적 특성을 보장한다.
특정용도, 예를 들어 디스플레이 용도에 있어, 상기 유리 또는 유리-세라믹(102)은 가시영역, 근 자외선 및/또는 적외선 파장 범위에서 투과성(transparent)일 수 있으며, 예를 들어 상기 유리 또는 유리-세라믹(102)은 350 nm 내지 2 마이크론 파장 범위에서 투과성일 수 있다.
유리 기판(102)은 단일의 유리 또는 유리-세라믹층으로 구성될 수 있으나, 바람직한 경우 라미네이트 구조가 사용될 수 있다. 라미네이트 구조가 사용되는 경우, 상기 반도체 층(104)과 가장 가까운 라미네이트 층은 단일 유리 또는 유리-세라믹으로 구성된 유리 기판(102)에 대하여 여기에서 논의된 특성을 가질 수 있다. 상기 반도체 층(104)으로부터 더 떨어진 층(들)도 그러한 특성을 가질 수 있으나, 이들은 상기 반도체 층(104)과 직접적으로 상호작용하지 않기 때문에 완화된(relaxed) 특성을 가질 것이다. 나중의 경우에 있어서, 상기 유리 기판(102)은 유리 기판(102)에 대하여 특정된 특성이 더 이상 만족되지 않는 때에 종결(ended)되는 것으로 여겨진다.
도 2-6에 대하여 참조가 이루어지며, 여기서 TFT(100)이 형성되는 베이스 SOG 구조(101)(도 6)를 생산하기 위해 형성될 수 있는 중간(intermediate) 구조를 도시하고 있다. 첫 번째로 도 2를 살펴보면, 공여 반도체 웨이퍼(120)의 주입 표면(121)이 예를 들어 연마, 세척 등에 의하여 준비되어 유리 또는 유리-세라믹 기판(102)에 결합하기에 적합한 상대적으로 평탄하고 균일한 주입 표면(121)을 형성한다. 논의의 의도로서, 상술한 바와 같이 다른 적합한 반도체 도전체 물질이 채용될 수 있으나, 상기 반도체 웨이퍼(120)는 실질적으로 단결정 실리콘 웨이퍼일 수 있다.
박리층(122)은 공여 반도체 웨이퍼(120)의 주입 표면(121) 아래의 약화된(weakened) 영역을 생성하기 위한, 하나 이상의 이온 주입 공정에 상기 주입 표면(121)이 도입됨으로써 형성된다. 본 발명의 구체예는 박리층(122)을 형성하는 어떠한 특정의 방법으로 한정되는 것은 아니나, 공여 반도체 웨이퍼(120)의 주입 표면(121)은 공여 반도체 웨이퍼(120)에서의 박리층(122)의 생성을 적어도 착수(initiate)하게 되는 수소 이온 주입 공정에 도입될 수 있는 하나의 적합한 방법이 제시된다. 주입 에너지는 일반적인 두께, 예를 들어 약 300-500 nm 두께의 박리층(122)을 달성하도록 보편적인 기술을 사용하여 조절될 수 있다. 예를 들자면, 다른 이온이나 이들의 다중 이온, 예를 들어 붕소 + 수소, 헬륨 + 수소, 또는 박리를 위해 문헌에 알려진 다른 이온이 사용될 수 있으나, 수소 이온 주입이 채용될 수 있다. 또한 박리층(122)을 형성하기에 적합한 기타 알려지거나 이후 개발된 기술이 본 발명의 사상 및 범위로부터 벗어남이 없이 사용될 수 있다.
공여 반도체 웨이퍼(120)는 예를 들어 상기 주입 표면(121)의 수소 이온 농도를 줄이기 위해 처리될 수 있다. 예를 들어, 상기 공여 반도체 웨이퍼(120)는 세척 및 세정될 수 있고 상기 박리층(122)의 주입 공여 표면(121)은 완화된 산화(mild oxidation)에 도입될 수 있다. 상기 완화된 산화 처리는 산소 플라즈마, 오존 처리, 과산화수소, 과산화수소 및 암모니아, 과산화수소 및 산에 의한 처리 또는 이들 공정의 조합을 포함할 수 있다. 이러한 처리 중에 수소 종결된(terminated) 표면 군은 수산기로 산화시키고, 결과적으로 상기 실리콘 웨이퍼의 표면을 친수성으로 만든다. 상기 처리는 산소 플라즈마에 대하여는 실온에서 수행될 수 있으며, 암모니아 또는 산처리에는 25-150℃의 온도범위에서 실시될 수 있다.
도 3-4를 참조하면, 유리 기판(102)은 전기 분해 공정을 이용하여 박리층(122)에 결합될 수 있다. 적합한 전기 분해 결합 공정은 미국 특허 제7,176,528호에 개시되어 있으며, 그 전체의 내용은 여기에 참조문헌으로 병합된다. 이러한 공정의 부분들에 대하여는 이하에서 논의된다. 결합 공정에 있어서, 유리 기판(102)(및 미리 수행되지 않았다면, 박리층(122))의 적절한 표면 세척이 수행될 수 있다. 그 이후에, 중간(intermediate) 구조는 도 3에 개략적으로 개시된 배치를 달성하기 위해 직접적 또는 간접적으로 접촉하게 된다. 접촉 전 또는 후에, 상기 반도체 웨이퍼(120), 박리층(122) 및 유리 기판(102)을 포함하는 구조(들)는 상이한 온도 구배 하에서 가열된다. 유리 기판(102)은 상기 공여 반도체 웨이퍼(120) 및 박리층(122) 보다, 더 높은 온도에서 가열될 수 있다. 예를 들자면, 유리 기판(102) 및 공여 반도체 웨이퍼(120) (및 박리층(122))간의 온도차는 약 100 내지 약 150℃ 만큼 높을 수 있으나, 적어도 1℃이다. 이러한 온도 차는 공여 반도체 웨이퍼(120)의 열팽창 계수와 부합하는 열팽창 계수(CTE)를 갖는 유리에 있어 바람직한데(예를 들어 실리콘의 CTE에 부합하는 것), 열응력(thermal stresses)에 기하여 나중에 상기 반도체 웨이퍼(120)로부터 박리층(122)의 분리가 촉진되기 때문이다.
일단 유리 기판(102)과 상기 공여 반도체 웨이퍼(120) 간의 온도차가 안정화되면, 기계적 압력이 상기 중간 어셈블리에 인가된다. 상기 압력 범위는 약 1 내지 50psi일 수 있다. 더 높은 압력의 적용, 예를 들어 100 psi 이상의 압력이 적용되면 상기 유리 기판(102)의 파단을 초래할 수 있다.
상기 유리 기판(102) 및 상기 공여 반도체 웨이퍼(120)는 유리 기판(102)의 변형점의 +/- 150℃ 내에서의 온도로 취해질 수 있다.
다음으로, 전압이 상기 중간 어셈블리에 걸쳐 인가되며, 예를 들어 양극에 상기 공여 반도체 웨이퍼(120)로, 음극에 상기 유리 기판(102)을 연결한다. 상기 중간 어셈블리는 일정 시간(예를 들어 대략 1시간 이하) 동안 상기 조건하에서 유지되며, 전압이 제거되고 상기 중간 어셈블리는 실온으로 냉각되도록 한다.
도 4를 참조하면, 상기 공여 반도체 웨이퍼(120) 및 유리 기판(102)은 그 다음 분리되는데, 이들이 이미 완전히 자유롭게 되지 않았다면, 기판에 결합된 공여 반도체 층(120)의 반도체 물질로 형성된 상대적으로 박형의 박리층(122)을 갖는 유리 기판(102)을 얻기 위해, 어떠한 박피 단계(peeling)를 포함할 수 있다. 상기 분리는 열응력에 기하여 박리층(122)의 균열(fracture)을 통해 이루어질 수 있다. 이에 대신하여, 또는 부가적으로 워터 제트 절단과 같은 기계적 응력 또는 화학적 에칭이 상기 분리를 촉진하기 위해 사용될 수 있다.
전압 전위의 적용은 유리 기판(102) 내의 알칼리 또는 알칼리 토 이온이 상기 반도체/유리 계면으로부터 떨어져 나와 유리 기판(102)으로 더욱 이동해 가도록 유발시킨다. 보다 구체적으로 실질적으로 모든 개질 양이온을 포함하는 유리 기판(102)의 양이온은 상기 반도체/유리 계면의 더 높은 전압 전위로부터 떨어져 이동하여, (1) 상기 반도체/유리 계면에 인접한 유리 기판(102)에서 감소된 양이온 농도층(112) 및 (2) 상기 감소된 양이온 농도층(112)에 인접한 유리 기판(102)의 증진된(enhanced) 양이온 농도층(112)을 형성한다. 이는 수많은 작용을 달성한다:(i)무 알칼리 또는 알칼리 토 이온 계면(또는 층)(112)은 유리 기판(102) 내에 형성되고; (ii) 알칼리 또는 알칼리 토 이온 증진 계면(또는 층)(112)은 유리 기판(102) 내에 형성되며; (iii) 산화물 층(116)은 상기 박리층(122) 및 상기 유리 기판(102) 사이에 형성되고; 또한 (iv)상기 유리 기판(102)은 매우 반응성이 되며, 상대적으로 낮은 온도에서 열의 적용으로 상기 박리층(122)과 강하게 결합된다.
도 4에 개시된 예에서, 전기 분해 공정에 기인한 상기 중간 구조는 순서대로, 벌크 유리 기판(118)(유리 기판(102) 내); 증진된 알칼리 또는 알칼리 토 이온 층(114)(유리 기판(102) 내); 감소된 알칼리 또는 알칼리 토 이온 층(112)(유리 기판(102) 내); 산화물 층(116); 및 박리층(122)을 포함한다.
유리 기판(102)의 다양한 층의 자세한 구조 일부는 이제 개시될 것이다. 상기 전기 분해 공정은 상기 박리층(122)과 상기 유리 기판(102) 사이의 계면을, 층(112)(이는 양이온 고갈 영역이다) 및 층(114)(이는 양이온 증진 영역이다)을 포함하는 계면 영역으로 변형시킨다. 상기 계면 영역은 또한 상기 양이온 고갈 층(112)의 원위 에지(distal edge)의 근처에 하나 이상의 양이온 집적(pile-up) 영역을 포함할 수 있다.
양이온 증진 층(114)은 증진된 산소 농도에 해당하며 두께를 갖는다. 이러한 두께는 유리 기판(102) 위의 기준면(미도시)에서 산소에 대한 기준 농도의 관점에서 정의될 수 있다. 상기 기준면(reference surface)은 유리 기판(102) 및 박리층(120) 사이의 결합 표면과 실질적으로 평행하며, 일정 거리에 의하여 상기 표면으로부터 분리되어 있다. 기준면을 사용하여, 상기 양이온 증진 층(114)의 두께는 일반적으로 다음 관계를 만족할 것이다:
T ≤200 nm,
여기서 T는 결합 표면과, (i) 상기 결합표면과 실질적으로 평행하고, (ii) 다음의 관계식을 만족시키며, 결합표면으로부터 가장 먼 표면에 해당하는 표면 사이의 거리이다:
CO(x)-CO/Ref ≥ 50 percent, 0 ≤ x ≤T,
여기서 CO(X)는 상기 결합 표면으로부터의 거리 X의 함수로서 산소의 농도이고, CO/Ref은 상기 기준면 위에서 산소 농도이고, CO(x) 및 CO/Ref는 원자 퍼센트 단위이다.
일반적으로 T는 200 나노미터보다 작으며, 예를 들어 대략 약 50 내지 약 100 나노미터일 수 있다. CO/Ref는 일반적으로 0이 되어 상기의 관계식은 대부분 아래와 같이 귀결될 것임을 유의하여야 한다:
CO(x) ≥ 50 percent, 0 ≤ x ≤T.
양이온 고갈 층(122)의 관계에서, 산기 산화물 유리 또는 산화물 유리-세라믹 기판(102)은 바람직하게 인가된 전기장의 방향으로 움직이는, 즉 상기 결합 표면으로부터 떨어져 나와 유리 기판(102)의 층(114)으로 움직이는 적어도 일부의 양이온을 포함한다. 알칼리 이온, 예를 들어, Li+1, Na+1, 및/또는 K+1 이온은 이러한 목적을 위해 적합한 양이온인데, 이는 이들이 일반적으로 산화물 유리 및 산화물 유리-세라믹 내 통상적으로 포함된 다른 유형의 양이온, 예를 들어 알칼리-토 이온에 비하여 더 높은 이동도(mobilities)를 가지고 있기 때문이다. 그러나 알칼리 이온 이외의 양이온을 갖는 산화물 유리 및 산화물 유리-세라믹, 예를 들어 알칼리-토 이온만을 갖는 산화물 유리 및 산화물 유리-세라믹이 본 발명의 실시에 사용될 수 있다. 알칼리 및 알칼리-토 이온의 농도는 넓은 범위에서 달라질 수 있으며, 대표적인 농도는 산화물 기준으로 0.1 내지 40 wt.%이다. 바람직한 알칼리 및 알칼리-토 이온의 농도는 알칼리 이온의 경우 산화물 기준으로 0.1 내지 10 wt.%이며, 알칼리-토 이온의 경우 산화물 기준으로 0 내지 25 wt.%이다.
전기 분해 공정에 적용된 전기장은 양이온(cations)을 유리 기판(102) 내로 더욱 이동시켜 양이온 고갈층(depletion layer)(108)을 형성한다. 양이온 고갈층(112)의 형성은 특히 산화물 유리 및 산화물 유리-세라믹이 알칼리 이온을 포함할 경우 바람직한데, 그러한 이온은 반도체 장치의 작동을 방해하는 것으로 알려져 있기 때문이다. 알칼리-토 이온, 예를 들어 Mg+2, Ca+2, Sr+2, 및/또는 Ba+2, 또한 반도체 장치의 작동을 방해할 수 있으며, 따라서 고갈 영역은 또한 바람직하게 이러한 이온의 감소된 농도를 갖는다.
일단 형성된 양이온 고갈 층(112)은 상기 SOG 구조(100)가 전기 분해에 사용되는 것과 대등하거나, 심지어 이보다 일정 수준 더 상승된 온도로 가열되더라도 그 시간 동안 안정하다. 상승된 온도에서 형성된 양이온 고갈층은 특히 SOG 구조의 일반 작동 및 형성 온도에서 안정하다. 이러한 고려는 사용이나 추가적인 장치 공정 중에, 알칼리 및 알칼리-토 이온이 산화물 유리 및 산화물 유리-세라믹(102)으로부터 추후 유리 기판(102) 또는 산화물 층(116)에 직접 적용될 수 있는 어떠한 반도체 물질로의 반(back) 확산하지 않을 것임을 확증하며, 이는 전기 분해 공정의 일부로서 전기장을 사용함에 따른 중요한 이점이다.
고려 대상이 되는 모든 양이온에 대하여 바람직한 폭(width) 및 바람직한 감소된 양이온 농도인 양이온 고갈 층(112)을 달성하기 위해 요구되는 작업 파라미터는 당업자라면 본 명세서의 개시 내용으로부터 용이하게 결정할 수 있다. 제시되는 경우, 상기 양이온 고갈 층(112)은 본 발명의 하나 이상의 구체예와 관련하여 제도되는 SOG 구조의 특이적인 특징이다.
TFT(100)을 형성하기 위한 공정을 다시 살펴보면, 분리 이후, 도 4의 기초적(basic) 결과(resulting) 구조는 유리 기판(102) 및 여기에 결합된 반도체 물질의 박리층(122)을 포함한다. 박리 직후의 SOI 구조의 벽개면(123)은 과도한 표면 조도, 과도한 실리콘층 두께, 및 상기 실리콘층의 주입 손상을 보일 수 있다(예를 들어 비정질화된 실리콘층의 형성에 기인함). 일부 경우에 있어서, 비정질화된 실리콘층은 대략(on the order of) 약 50-150 nm의 두께일 수 있다. 또한 주입(implantation) 에너지 및 주입 시간에 따라, 상기 박리층(122)의 두께는 대략 약 300-500nm일 수 있다. 반도체 층(104)의 최종 두께는 약 5-20 nm 사이여야 하며, 예를 들어 10 nm일 수 있다.
따라서 도 5를 참조하면, 벽개면(123)은 후속 공정으로 도입되며, 이는 상기 벽개면(123)을, 물질의 제거를 보여주는 화살표로 지시되는, 건식 에칭 공정에 도입하는 단계를 포함할 수 있다. 상기 건식 에칭 공정은 박리층(122)의 물질 124를 제거하고 반도체 층(104)을 남기도록 의도된다. 건식 에칭 공정의 특징은 기초 SOG 구조(101)(도6)가 약 5-20 nm 두께, 특히 약 10nm 두께의 단결정 반도체 층(104)을 포함하도록 한다는 것이다. 더욱이 또는 대신에, 반도체 층(104)은 적어도 TFT 성분의 형성 이전에, 약 25 옹스트롬 RMS 이하의 표면 조도를 나타낼 수 있다.
일 구체예에서, 에칭 공정은 도 7에서 도시된 바와 같은 반응성 이온 에칭(reactive ion etching (RIE))이다. 건식 에칭 공정은 이방성(anisotropic) 에칭(단일 방향성(uni-directional)에칭)이 달성되는 적합한 분위기의 챔버(150)를 제공하는 단계를 포함한다. 상기 챔버(150)는 전기장(156)을 형성하는 제1 및 제2 전극(152, 154)을 포함한다. 상기 전기장(156)은 상기 박리층(122)의 표면(123)을 향한 이온을 가속시킨다.(대체 공정은 이온을 가속시키기 위해, 대신 또는 추가적으로 자기장의 사용을 포함할 수 있다.) 양으로, 또한 음으로 대전된 이온(동일한 양으로)을 모두 포함하는 다량의 플라즈마가 상기 챔버(150)로 펌프되는 가스로부터 생산된다. 사용될 수 있는 가스 중, NF3 및 산소의 혼합물은 상기 박리층(122)의 반도체 물질이 실리콘으로부터 형성되는 경우 바람직하다. 기타 가스 화학 물질이, 사용되는 반도체 물질에 따라 사용될 수 있다. 이는 다량의 불소(F-) 이온을 갖는 플라즈마로 귀결된다. 상기 불소 이온은 전기장 내에서 가속되고 상기 박리층(122)의 표면(123)과 충돌하며 에칭된 표면 123A를 산출한다. 바람직한 경우 하드 마스크(미도시)가 에칭으로부터 특정 영역을 보호하기 위해 사용될 수 있다.
건식 에칭의 공정 파라미터는 분위기 화학물질(가스); 분위기 압력; 전극(152,154)으로의 AC 공급원 출력; 전기장 세기(및/또는 자기장 세기); 온도 등을 포함한다. 이러한 모든 파라미터가 에칭 속도 및 상기 에칭 공정이 완료된 이후의 궁극적인 표면 품질에 영향을 미친다. 약 18-25 옹스트롬/초의 RIE 에칭속도가 본 발명의 목적을 위해 적합하며, 여기서 약 21.62 옹스트롬/초의 RIE 속도가 반도체 층(104)에서의 적합한 표면 품질을 달성할 수 있다는 것이 입증되었다. 건식 에칭 공정 파라미터는, (i)약 10-25 mTorr 사이의 압력; (ii)약 50-100 W의 RF 출력; (iii)약 60-100 가우스의 자기장 세기; (iv)약 45-60℃의 온도; 및 (iv)약 70-90%의 삼불화질소 및 10-30%의 산소의 분위기, 중 적어도 하나를 포함할 수 있다. 실험을 통하여, 하기의 에칭 공정 파라미터가 효과가 있는 것으로 나타났다: (i)약 18 mTorr의 압력; (ii)약 80 W의 RF 출력; (iii)약 80 가우스의 자기장 세기; (iv)약 55℃의 온도; 및 (iv)약 80%의 삼불화질소 및 20%의 산소의 분위기.
실험은, 건식 에칭 공정을 통하여 박형화시킨 이후 반도체 층(104)이 RIE 박형화(thinning) 공정 중에 사용된 NF3/O2 가스로부터 극미량의 N, F, H, 및 O을 포함할 수 있다는 것을 보였다. 하기의 표는 200 nm 샘플(구역(area) 1 및 구역 2) 및 50 nm SiOG 샘플(구역 1 및 구역 2)의 표면 조성물을 나열하였다. 검출된 원소는 탄소(C), 질소(N), 산소(O), 불소(F), 및 실리콘(Si)을 포함한다.
샘플 C N O F Si
200 nm 구역 1 14.6 - 35.9 - 49.5
200 nm 구역 2 13.3 - 36.0 - 50.7
평균 14.0 35.9 50.1
50 nm 구역 1 11.5 0.5 49.1 3.0 34.9
50 nm 구역 2 13.5 0.5 47.3 2.7 34.8
평균 12.5 0.5 48.2 2.8 34.8
상기 공정은 추가적으로 또는 대체하여 상기 반도체 층(104)의 에칭된 표면 123A를 연마에 도입하는 단계를 포함한다. 상기 연마 단계의 의도는 에칭된 표면 123A를 연마된 표면으로 연마함으로써 반도체 층(104)으로부터 부가 물질을 제거하기 위한 것이다. 상기 연마 공정은 반도체 업계의 기술로서 알려진 실리카계 슬러리 또는 유사 물질을 사용하여 에칭된 표면 123A를 버프(buff)가공하기 위한 연마(또는 버핑) 기구의 사용을 포함한다. 이러한 연마 공정은 당업계에 알려진 결정론적인(deterministic) 연마 기술일 수 있다. 연마 공정에 이어, 잔존 반도체 층(104)은 에칭 단독으로 달리 얻어질 수 있는 것보다 실질적으로 더욱 얇고, 및/또는 더욱 부드럽게 될 것이다.
도 8-9를 참조하면, 기초 SOG 구조(101)는 알려진 공정을 사용하여 더욱 가공되어 TFT(100)을 형성할 수 있다. 예를 들어, 도 8을 참조하면, 반도체 층(104)은 산화물 증착(예를 들어, 실리콘 이산화물)(105A)으로 도입되고, 그 다음 금속층(106A)의 증착으로 도입될 수 있다. 도 9를 참조하면, 상기 산화물 층(105A) 및 금속층(106A)은 (예를 들어, 에칭 기술을 이용하여) 패턴화될 수 있으며, 이온 샤워 기술( 및 또는 기타 알려진 기술)을 이용하여 도핑할 수 있다. 마지막으로, 간층(inter-layers), 접촉 홀(contact holes), 및 금속 접속(metal contacts)이 도 1의 TFT(100)를 생산하는 알려진 제조 기술을 이용하여 배치될 수 있다.
도 10을 참조하면, 상술한 박형화 공정이 단결정 실리콘을 사용하여 기초 SOG 구조(101)에서 수행되었으며, 이는 약 25 옹스트롬 RMS 이하의 표면 조도, 특히 24.4 옹스트롬 RMS의 표면조도를 산출하였으며, 여기서 평균 조도는 18.2 옹스트롬이었다.
도 11A-11B를 참조하면, 상술된 박형화 공정은 200 nm 두께, 및 하기의 표면 조도 특성을 갖는 단결정 실리콘 층(또는 웨이퍼)에서 이루어졌다: 1200 옹스트롬 피크-투-피크, 55.2 옹스트롬 RMS, 및 27.2 옹스트롬 평균. RIE 이후 박형화 공정은 여기에 개시되는 하나 이상의 구체예와 부합하며, 상기 단결정 실리콘층은 50 nm 두께를 나타냈으며 다음의 표면 조도 특성을 보였다: 117 옹스트롬 피크-투-피크, 42.5 옹스트롬 RMS, 및 31.4 옹스트롬 평균.
도 12를 참조하면, 본 발명(10 nm 실리콘 층)에 따른 TFT의 오프 전류가 30nm 및 50 nm의 실리콘 층 두께를 사용한 개별 TFT의 오프 전류와 비교되어 보여진다. 10 nm 실리콘 층을 갖는 TFT의 오프 전류는 약 1 pA/um 이하의 오프 전류를 보일 수 있다. 도 13을 참조하면, 본 발명(10 nm 실리콘 층)에 따른 TFT의 전류이동도(field effect mobility) 및 문턱전압(threshold voltage)은 30 nm 및 50nm 실리콘 층 두께를 사용한 각각의 TFT의 특징과 비교되어 나타난다. 약 150 cm2/Vs 이상의 전류 이동도의 10 nm 실리콘 층 (예를 들어, p-타입 캐리어 이동도)을 갖는 TFT가 달성될 수 있다. 또한 약 250mV/dec 이하의 부-문턱 기울기가 또한 달성될 수 있다. n-타입 TFT는 약 400 cm2/Vs 이상의 n-타입 캐리어 이동도; 약 1 pA/um 이하의 오프 전류; 및/또는 이상적으로 250mV/dec 이하의 부-문턱 기울기를 나타낼 수 있다.
여기서 본 발명은 특정한 구체예를 참조하여 설명되었으나, 이러한 구체예는 단순히 본 발명의 원리 및 적용의 예시로서 사용된 것임을 이해하여야 한다. 따라서 수많은 변형이 상기 예시적인 구체예에 대하여 이루어질 수 있으며 다른 조합이 첨부되는 청구범위로 규정되는 본 발명의 사상 및 범위로부터 벗어나지 않고 안출될 수 있음을 이해하여야 한다.

Claims (16)

  1. 유리 또는 유리 세라믹 기판; 및
    TFT가 형성되는 단결정 반도체 층을 포함하며, 상기 단결정 반도체 층의 두께는 약 5-20 nm 사이이며, 전기 분해를 통하여 상기 유리 또는 유리 세라믹 기판에 결합되는 것을 특징으로 하는 박막 트랜지스터(TFT).
  2. 청구항 1에 있어서, 상기 단결정 반도체 층은 적어도 여기에 TFT가 형성되기 전에, 약 10 nm 또는 이하의 두께를 나타내는 것을 특징으로 하는 박막 트랜지스터.
  3. 청구항 1에 있어서, 상기 단결정 반도체 층은 적어도 여기에 TFT가 형성되기 전에, 약 25 옴그스트롱 RMS 이하의 표면 조도를 나타내는 것을 특징으로 하는 박막 트랜지스터.
  4. 청구항 1에 있어서, 상기 단결정 반도체 층은 실리콘이며; 상기 TFT는 p-타입이며, 약 150 cm2/Vs 이상의 캐리어 이동도, 약 1 pA/um 이하의 오프(Off)-전류, 및 250mV/dec 이하의 부문턱기울기(sub-threshold slope)를 동시에 보이는 것을 특징으로 하는 박막 트랜지스터.
  5. 청구항 1에 있어서, 상기 단결정 반도체 층은 실리콘이며; 상기 TFT는 n-타입이며, 약 400 cm2/Vs 이상의 캐리어 이동도, 약 1 pA/um 이하의 오프(Off)-전류, 및 250mV/dec 이하의 부 문턱 기울기(sub-threshold slope)를 동시에 보이는 것을 특징으로 하는 박막 트랜지스터.
  6. 청구항 1에 있어서, 상기 단결정 반도체 층은 실리콘(Si), 게르마늄-도핑된 실리콘(SiGe), 실리콘 카바이드(SiC), 게르마늄(Ge), 갈륨 비소화물(GaAs), GaP, 및 InP로 이루어진 군으로부터 선택되는 것을 특징으로 하는 박막 트랜지스터.
  7. 청구항 1에 있어서, 상기 유리 또는 유리 세라믹 기판은 벌크층, 증진된 양이온 농도 층, 감소된(reduced) 양이온 이온 농도층의 순서로 포함하고, 여기서 상기 증진된 양이온 농도 층은 상기 감소된 양이온 농도층으로부터의 이동의 결과로서 실질적으로 모든 개질 양이온을 포함하며, 및
    전도성 또는 반도전성 산화물층은 기판의 감소된 양이온 농도 층 및 단결정 반도체 층 사이에 위치한 것을 특징으로 하는 박막 트랜지스터.
  8. 공여 단결정 반도체 웨이퍼의 주입 표면을 이온 주입 공정에 도입하여 공여 반도체 웨이퍼의 박리층을 생성하는 단계;
    상기 박리층의 주입 표면을 전기분해를 이용하여 유리 기판에 결합하는 단계;
    상기 공여 반도체 웨이퍼로부터 박리층을 분리하여, 상기 박리층의 벽개면(cleaved surface)을 노출하는 단계;
    상기 박리층의 벽개면을 건식 에칭 공정에 도입하여 약 5-20 nm 두께의 단결정 반도체 층을 형성하는 단계; 및
    상기 박형의 반도체 층에 박막 트랜지스터를 형성하는 단계를 포함하는 박막 트랜지스터(TFT) 형성 방법.
  9. 청구항 8에 있어서,상기 건식 공정은 반응성 이온 에칭(RIE) 공정인 것을 특징으로 하는 박막 트랜지스터(TFT) 형성 방법.
  10. 청구항 8에 있어서, 상기 RIE 속도는 약 18-25 옹스트롬/초인 것을 특징으로 하는 박막 트랜지스터(TFT) 형성 방법.
  11. 청구항 10에 있어서, 상기 RIE 속도는 약 21.62 옹스트롬/초인 것을 특징으로 하는 박막 트랜지스터(TFT) 형성 방법.
  12. 청구항 8에 있어서, 상기 건식 에칭 공정 파라미터는 (i)약 10-25mTorr의 압력; (ii) 약 50-100 W의 RF 출력(power); (iii)약 60-100 Gauss의 자기장 강도;(iv) 약 45-60℃의 온도; 및 (v)약 70-90% 삼불화 질소 및 10-30%의 산소인 분위기 중 하나 이상을 포함하는 것을 특징으로 하는 박막 트랜지스터(TFT) 형성 방법.
  13. 청구항 8에 있어서, 상기 건식 에칭 공정 파라미터는 (i)약 18mTorr의 압력; (ii) 약 80 W의 RF 출력(power); (iii)약 80 Gauss의 자기장 강도;(iv) 약 55℃의 온도; 및 (v)약 80% 삼불화 질소 및 20%의 산소인 분위기 중 하나 이상을 포함하는 것을 특징으로 하는 박막 트랜지스터(TFT) 형성 방법.
  14. 청구항 8에 있어서, 상기 결합공정은
    상기 유리 기판 및 상기 공여 반도체 웨이퍼 중 하나 이상을 가열하는 단계;
    상기 유리 기판은 박리층을 통하여 상기 공여 반도체 웨이퍼와 직접 또는 간접 접촉시키는 단계; 및
    상기 유리 기판 및 상기 공여 반도체 웨이퍼에 걸쳐 전압 전위를 인가하여 결합을 유도하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터(TFT) 형성 방법.
  15. 청구항 14에 있어서, 상기 방법은 접촉, 열, 및 전압을 유지하는 단계를 더 포함하여, (i) 산화물층이 상기 공여 반도체 웨이퍼 및 기판 사이의 기판상에 형성되고;(ii) 실질적으로 모든 개질 양이온을 포함하는 기판의 양이온이 상기 공여 반도체 웨이퍼의 더 높은 전압 전위를 피하여 이동하여, (1) 상기 공여 반도체 웨이퍼에 인접한 기판에서 감소된 양이온 농도 층; 및 (2) 상기 감소된 양이온 농도 층에 인접한 기판의 증진된 양이온 농도 층을 형성하는 것을 특징으로 하는 박막 트랜지스터(TFT) 형성 방법.
  16. 청구항 8에 있어서, 상기 공여 반도체 웨이퍼는 실리콘(Si), 게르마늄-도핑된 실리콘(SiGe), 실리콘 카바이드(SiC), 게르마늄(Ge), 갈륨 비소화물(GaAs), GaP, 및 InP로 이루어진 군으로부터 선택되는 것을 특징으로 하는 박막 트랜지스터.
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