KR20100054462A - Method of manufacturing semiconductor device - Google Patents

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정종구
김형환
박성은
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Abstract

PURPOSE: A method of manufacturing a semiconductor device are provided to improve the characteristics of an element and production yield by preventing a metal wire from falling and metal residue. CONSTITUTION: In a method of manufacturing a semiconductor device, a first insulating layer(102) is formed on a wafer having first region and second regions. A plurality of contact holes are formed on the first region by etching the first insulating layer of the first region. A plug is formed within each contact hole. A second insulating layer(113) comprises a trench which limits a wiring region while exposing the plug of the first region to the outside. The metal layer(120) is formed on the second insulating layer of the first and the second region so that the trench be buried. A part of the metal film is removed so that the second insulating layer is exposed to the outside.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}Method of manufacturing semiconductor device

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는, 웨이퍼의 칩 형성 지역과 레이저 마킹 지역에서의 절연막 높이 차이를 제거할 수 있는 반도체 소자의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of eliminating the difference in insulation height between a chip forming region and a laser marking region of a wafer.

일반적으로, 반도체 소자는 다양한 형태의 막이 다층 구조로 적층되는 형태를 갖고 있다. 이러한 다층 구조의 반도체 소자는 증착 공정, 산화 공정, 감광막 코팅 및 노광과 현상 공정을 기본으로 하는 포토리소그라피 공정 또는 패터닝 공정, 상기 포토리소그라피 공정을 통해 형성된 감광막 패턴을 식각마스크로 하여 플라즈마를 사용한 건식 식각으로 화학적 및 물리적 반응을 진행해 기판의 박막에 패턴을 만드는 식각 공정, 세정 공정, 린스 공정 등과 같은 여러 가지 공정들의 반복에 의해 제조된다.In general, semiconductor devices have a form in which various types of films are stacked in a multilayer structure. The semiconductor device of such a multilayer structure is a dry etching process using plasma using a photolithography process or patterning process based on a deposition process, an oxidation process, a photoresist coating, an exposure and development process, and a photoresist pattern formed through the photolithography process as an etching mask. It is manufactured by repeating various processes such as etching process, cleaning process, rinse process, etc., which chemically and physically react to form a pattern on a thin film of a substrate.

여기서, 반도체 제조 공정 중 식각 공정을 진행하기 위한 감광막으로 이루어진 마스크 패턴은 액상인 감광막을 웨이퍼 상에 분사하는 공정 또는 스핀 공정으로 웨이퍼 상에 도포된 후, 노광 및 현상 공정을 거쳐 형성되며, 이 과정에서 웨이퍼의 플랫 존, 즉, 레이저 마킹 지역에 감광막들이 잔류하게 된다.Here, the mask pattern made of a photoresist film for the etching process of the semiconductor manufacturing process is applied to the wafer by a process or a spin process of spraying a liquid photosensitive film on the wafer, and then formed through the exposure and development process, this process In the flat zone of the wafer, ie the laser marking area.

그리고, 상기 레이저 마킹 지역에 잔류된 감광막들은 웨이퍼의 이송 과정 중 웨이퍼로부터 떨어져 나와 반도체 제조 공정 상의 파티클 소스로 작용하기 때문에, EBR(Edge Bead Remove) 공정 및 WEE(Wafer Edge Expose) 공정을 진행하여 제거한다. In addition, since the photoresist remaining in the laser marking area is separated from the wafer during the wafer transfer process and functions as a particle source in the semiconductor manufacturing process, the photoresist film is removed by performing an Edge Bead Remove (EBR) process and a Wafer Edge Expose (WEE) process. do.

한편, 최근에는 반도체 소자가 고집적화됨에 따라 포토리소그라피 공정을 최상의 상태로 원활히 진행하기 위하여 웨이퍼를 평탄화시키는 CMP 공정을 진행하고 있다. 이러한 CMP 공정은 웨이퍼를 회전시킨 상태에서 웨이퍼를 연마하여 평탄화하는 공정으로서, 공정의 특성상 웨이퍼의 가장자리 부분 및 레이저 마킹 지역의 연마속도가 웨이퍼의 중심부분 및 칩 형성 지역보다 빠른 특징이 있다. On the other hand, in recent years, as semiconductor devices have been highly integrated, a CMP process for planarizing a wafer has been performed to smoothly proceed the photolithography process to the best state. The CMP process is a process of polishing and flattening the wafer while the wafer is rotated, and the polishing speed of the edge portion of the wafer and the laser marking region is faster than the center portion of the wafer and the chip formation region.

따라서, CMP 공정으로 감광막이 레이저 마킹 지역에서 칩 형성 지역보다 많이 제거되어 감광막을 패터닝하기 위한 노광 공정시 웨이퍼 칩 형성 지역과 레이저 마킹 지역에서의 웨이퍼 높이 차이로 인해 레이저 마킹 지역에서 노광 공정 불량으로 하부 금속 배선의 식각시 금속 배선이 쓰러지는 현상이 발생한다. 그리고, 상기 높이 차이로 인해 레이저 마킹 지역에서 금속 잔류물이 발생한다. 이로 인해, 웨이퍼로부터 떨어져 나온 금속 배선이 웨이퍼의 다른 부분으로 침투되어 파티클 소스로 작용함으로써 소자 특성 및 제조 수율을 저하시킨다. Therefore, the CMP process removes more photoresist from the laser marking area than the chip formation area, and thus, due to the difference in wafer height between the wafer chip formation area and the laser marking area during the exposure process for patterning the photoresist, the lower part of the photoresist film is caused by the poor exposure process in the laser marking area. When the metal wires are etched, the metal wires collapse. And, due to the height difference, metal residues occur in the laser marking area. As a result, the metal wiring separated from the wafer penetrates into other portions of the wafer to act as a particle source, thereby degrading device characteristics and manufacturing yield.

본 발명은 웨이퍼의 칩 형성 지역과 레이저 마킹 지역에서의 절연막 높이 차이를 제거할 수 있는 반도체 소자의 제조방법을 제공한다. The present invention provides a method of manufacturing a semiconductor device capable of eliminating the difference in the insulating film height in the chip forming region and the laser marking region of the wafer.

또한, 본 발명은 절연막 높이 차이에 의한 금속 배선이 쓰러지는 현상 및 금속 잔류물이 잔류되는 것을 방지함으로써, 소자의 특성 및 제조 수율을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.In addition, the present invention provides a method of manufacturing a semiconductor device that can improve the characteristics and manufacturing yield of the device by preventing the metal wiring collapse and the residual metal residue due to the difference in the insulating film height.

본 발명의 실시예에 따른 반도체 소자의 제조방법은, 제1 지역과 제2 지역을 갖는 웨이퍼 상부에 제1 절연막을 형성하는 단계와, 상기 제1 지역의 제1 절연막 부분을 식각하여 상기 제1 지역에 다수의 콘택홀을 형성하는 단계와, 상기 각 콘택홀 내에 플러그를 형성하는 단계와, 상기 제1 및 제2 지역의 제1 절연막 상에 상기 제1 지역의 플러그를 노출시킴과 동시에 배선 형성 영역을 한정하는 트렌치를 구비한 제2 절연막을 형성하는 단계와, 상기 트렌치가 매립되도록 상기 제1 및 제2 지역의 제2 절연막 상에 금속막을 형성하는 단계 및 상기 제2 절연막이 노출되도록 상기 금속막 부분을 제거하는 단계를 포함한다. A method of manufacturing a semiconductor device according to an embodiment of the present invention includes forming a first insulating film on a wafer having a first region and a second region, and etching a portion of the first insulating layer in the first region. Forming a plurality of contact holes in the region, forming a plug in each of the contact holes, exposing the plug of the first region on the first insulating film of the first and second regions, and simultaneously forming a wiring Forming a second insulating film having a trench defining an area, forming a metal film on the second insulating film in the first and second regions so that the trench is filled, and exposing the second insulating film Removing the membrane portion.

상기 제1 지역은 칩 형성 지역이고, 상기 제2 지역은 레이저 마킹 지역이다. The first zone is a chip forming zone and the second zone is a laser marking zone.

상기 레이저 마킹 지역은 플랫 존(Flat zone) 지역에 포함된다. The laser marking zone is included in a flat zone zone.

상기 제1 지역에 다수의 콘택홀을 형성하는 단계는, 상기 제1 절연막 상에 감광막을 도포하는 단계와, 상기 제1 지역의 감광막을 선택적으로 패터닝하여 상기 제1 지역의 제1 절연막 부분을 노출시키는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각마스크로 이용해서 상기 노출된 제1 지역의 제1 절연막 부분을 식각하는 단계 및 상기 감광막 패턴을 제거하는 단계를 포함한다. The forming of the plurality of contact holes in the first region may include applying a photoresist film on the first insulating film, and selectively patterning the photoresist film in the first region to expose a portion of the first insulating film in the first region. Forming a photoresist pattern, etching the first insulating portion of the exposed first region using the photoresist pattern as an etching mask, and removing the photoresist pattern.

상기 플러그를 형성하는 단계는, 상기 콘택홀의 표면을 포함한 제1 절연막 상에 베리어막을 형성하는 단계와, 상기 베리어막 상에 상기 콘택홀을 매립하도록 도전막을 형성하는 단계 및 상기 제1 절연막이 노출되도록 상기 도전막 및 베리어막 부분을 CMP하는 단계를 포함한다. The forming of the plug may include forming a barrier film on the first insulating film including the surface of the contact hole, forming a conductive film to fill the contact hole on the barrier film, and expose the first insulating film. CMPing the conductive layer and the barrier layer.

상기 베리어막은 Ti막 및 TiN막의 적층막으로 형성한다. The barrier film is formed of a laminated film of a Ti film and a TiN film.

상기 베리어막은 이온 주입(Implant) 방법, 자기 이온 플라즈마(Self ion plasma; SIP) 증착 방법 및 단원자층 증착(Atomic layer deposition; ALD) 방법 중 적어도 하나의 방법을 사용하여 형성한다. The barrier film is formed using at least one of an ion implantation method, a self ion plasma (SIP) deposition method, and an atomic layer deposition (ALD) method.

본 발명의 실시예에 따른 반도체 소자의 제조방법은, 상기 베리어막을 형성하는 단계 후, 그리고, 상기 도전막을 형성하는 단계 전, 상기 베리어막이 형성된 반도체 기판의 결과물을 열처리하는 단계를 더 포함한다. The method of manufacturing a semiconductor device according to an exemplary embodiment of the present invention further includes heat treating a resultant of the barrier film on which the barrier film is formed after the barrier film is formed and before the conductive film is formed.

상기 열처리는 100∼1,500℃의 온도에서 RTA(Rapid thermal annealing) 공정으로 수행한다. The heat treatment is carried out in a rapid thermal annealing (RTA) process at a temperature of 100 ~ 1500 ℃.

상기 도전막은 W막으로 형성한다. The conductive film is formed of a W film.

상기 도전막은 CVD(Chemical vapor deposition) 방법, PNL(Pulsed nucleation layer) 방법 및 LRW(Low resistivity W) 방법 중 적어도 하나의 방법을 사용하여 형성한다. The conductive film is formed using at least one of a chemical vapor deposition (CVD) method, a pulsed nucleation layer (PLN) method, and a low resistivity W (LRW) method.

상기 제2 절연막을 형성하는 단계는, 상기 제1 및 제2 지역의 제1 절연막 및 플러그 상에 질화막을 형성하는 단계와, 상기 질화막 상에 산화막을 형성하는 단계와, 상기 산화막 상에 상기 제1 지역의 플러그에 대응하는 부분을 노출시키는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 식각마스크로 이용해서 노출된 상 기 제1 지역의 산화막 및 질화막을 식각하는 단계 및 상기 마스크 패턴을 제거하는 단계를 포함한다. The forming of the second insulating film may include forming a nitride film on the first insulating film and the plug of the first and second regions, forming an oxide film on the nitride film, and forming the oxide film on the oxide film. Forming a mask pattern exposing a portion corresponding to a plug of a region, etching an oxide film and a nitride film of the exposed first region using the mask pattern as an etching mask, and removing the mask pattern It includes.

본 발명의 실시예에 따른 반도체 소자의 제조방법은, 상기 트렌치를 구비한 제2 절연막을 형성하는 단계 후, 그리고, 상기 금속막을 형성하는 단계 전, 상기 트렌치의 표면을 포함한 제2 절연막 상에 확산 방지막을 형성하는 단계 및 상기 확산 방지막 상에 씨드막을 형성하는 단계를 더 포함한다. In the method of manufacturing a semiconductor device according to an embodiment of the present invention, after the forming of the second insulating film having the trench, and before the forming of the metal film, the diffusion on the second insulating film including the surface of the trench Forming a barrier layer and forming a seed layer on the diffusion barrier layer.

상기 확산 방지막은 TaN막 및 Ta막의 적층막으로 형성한다. The diffusion barrier is formed of a laminated film of a TaN film and a Ta film.

상기 씨드막은 PVD(Physical vapor deposition) 방식을 통해 Cu막으로 형성한다. The seed film is formed of a Cu film through PVD (Physical Vapor Deposition).

상기 금속막은 전기 도금(electroplating) 방식을 통해 Cu막으로 형성한다. The metal film is formed of a Cu film by electroplating.

본 발명은 웨이퍼의 레이저 마킹 지역의 감광막을 제거하는 EBR 공정을 생략함으로써, 상기 감광막으로 인해 상기 레이저 마킹 지역의 절연막이 제거되지 않고 그대로 유지되어 칩 형성 지역과 레이저 마킹 지역에서의 절연막 높이 차이가 발생되는 것을 방지할 수 있다. The present invention omits the EBR process of removing the photoresist film in the laser marking area of the wafer, whereby the insulation film of the laser marking area is maintained without being removed due to the photoresist, so that the difference in the insulation height in the chip formation area and the laser marking area occurs. Can be prevented.

따라서, 본 발명은 절연막 높이 차이에 의한 금속 배선이 쓰러지는 현상 및 금속 잔류물이 잔류되는 것을 방지할 수 있으므로, 그 결과, 소자의 특성 및 제조 수율을 향상시킬 수 있다. Therefore, the present invention can prevent the metal wiring from falling down due to the difference in the insulating film height and the residue of the metal residue, and as a result, it is possible to improve the characteristics and manufacturing yield of the device.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명 하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 1i는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다. 1A to 1I are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 1a를 참조하면, 제1 지역(R1)과 제2 지역(R2)을 갖는 웨이퍼(100) 상부에 산화막 재질로 이루어진 제1 절연막(102)을 형성한다. 상기 제1 지역(R1)은 칩(Chip) 형성 지역이고, 상기 제2 지역(R2)은 플랫 존(Flat zone) 지역에 포함되는 레이저 마킹(Laser marking) 지역이다. Referring to FIG. 1A, a first insulating layer 102 made of an oxide film is formed on the wafer 100 having the first region R1 and the second region R2. The first region R1 is a chip forming region, and the second region R2 is a laser marking region included in a flat zone region.

도 1b를 참조하면, 상기 절연막(102) 상에 감광막을 도포한 후, 상기 제1 지역(R1)의 감광막을 선택적으로 패터닝하여 상기 제1 지역(R1)의 제1 절연막(102) 부분을 노출시키는 감광막 패턴(104)을 형성한다. 상기 감광막 패턴(104)을 식각마스크로 이용해서 상기 노출된 제1 지역(R1)의 제1 절연막(102) 부분을 식각하여 상기 제1 지역(R1)에 다수의 콘택홀(C)을 형성한다. Referring to FIG. 1B, after the photoresist is coated on the insulating layer 102, the photoresist of the first region R1 is selectively patterned to expose a portion of the first insulating layer 102 of the first region R1. The photosensitive film pattern 104 is formed. By using the photoresist pattern 104 as an etching mask, a portion of the first insulating layer 102 of the exposed first region R1 is etched to form a plurality of contact holes C in the first region R1. .

도 1c를 참조하면, 상기 감광막 패턴을 제거한 후, 상기 각 콘택홀(C) 표면을 포함한 제1 절연막(102) 상에 베리어막(106)을 형성한다. 상기 베리어막(106)은, 예컨대, Ti막 및 TiN막의 적층막으로 형성하며, 상기 베리어막(106)은, 예컨대, 이온 주입(Implant) 방법, 자기 이온 플라즈마(Self ion plasma; SIP) 증착 방법 및 단원자층 증착(Atomic layer deposition; ALD) 방법 중 적어도 하나의 방법을 사용하여 형성할 수 있다. 그런 다음, 상기 베리어막(106)에 대하여, 예컨대, 약 100℃∼약 1,500℃의 온도, 바람직하게는, 약 600℃∼약 1,000℃의 온도에서 급속 열처리(Rapid thermal annealing; RTA) 공정을 수행하여 열처리한다. Referring to FIG. 1C, after removing the photoresist pattern, the barrier layer 106 is formed on the first insulating layer 102 including the surface of each contact hole C. Referring to FIG. The barrier film 106 is formed of, for example, a laminated film of a Ti film and a TiN film, and the barrier film 106 is, for example, an ion implantation method or a self ion plasma deposition method. And it may be formed using at least one method of atomic layer deposition (ALD) method. Then, a rapid thermal annealing (RTA) process is performed on the barrier film 106 at a temperature of, for example, about 100 ° C to about 1,500 ° C, preferably about 600 ° C to about 1,000 ° C. Heat treatment.

도 1d를 참조하면, 상기 베리어막(106) 상에 상기 콘택홀(C)을 매립하도록 도전막(108)을 형성한다. 상기 도전막(108)은 W막으로 형성하며, 상기 도전막(108)은, 예컨대, 스텝 커버리지가 우수한 CVD(Chemical vapor deposition) 방법, PNL(Pulsed nucleation layer) 방법 및 LRW(Low resistivity W) 방법 중 적어도 하나의 방법을 사용하여 형성할 수 있다. Referring to FIG. 1D, a conductive film 108 is formed on the barrier film 106 to fill the contact hole C. The conductive film 108 is formed of a W film, and the conductive film 108 is, for example, a chemical vapor deposition (CVD) method, a pulsed nucleation layer (PNL) method, and a low resistivity W (LRW) method having excellent step coverage. It can be formed using at least one method.

도 1e를 참조하면, 상기 제1 절연막(102)이 노출되도록 상기 도전막(108) 및 베리어막(106) 부분을 제1 CMP(Chemical mechanical polishing)하여, 상기 콘택홀(C)을 매립하는 플러그(P)를 형성한다. 상기 제1 CMP는 상기 도전막(108):절연막(102)의 연마 선택비가, 예컨대, 10:1∼200:1, 바람직하게는, 50:1∼150:1이 되도록 수행하며, 상기 제1 CMP는 1psi∼10psi의 압력 및 10rpm∼100rpm의 속도로 수행한다. Referring to FIG. 1E, a plug for filling the contact hole C by first chemical mechanical polishing (CMP) portions of the conductive layer 108 and the barrier layer 106 so that the first insulating layer 102 is exposed. (P) is formed. The first CMP is performed such that the polishing selectivity of the conductive film 108: insulating film 102 is, for example, 10: 1 to 200: 1, preferably 50: 1 to 150: 1. CMP is performed at a pressure of 1 psi to 10 psi and at a speed of 10 rpm to 100 rpm.

그리고, 상기 제1 CMP는, 예컨대, 50nm∼500nm의 크기 및 0.5wt％∼30wt％의 농도를 갖는 콜로이달 또는 퓸드 형태의 연마입자를 갖는 슬러리, 예컨대, Cabot microelectronics사의 "SSW2000"이라는 슬러리를 사용하여 수행한다. 또한, 상기 슬러리는, 예컨대, SiO2, CeO2, ZrO2, MgO2, TiO2, Fe3O4 및 HfO2 중 어느 하나의 물질을 포함하며, 상기 슬러리는, 예컨대, 2∼12의 PH값을 갖는다. In addition, the first CMP may be, for example, a slurry having colloidal or fumed abrasive particles having a size of 50 nm to 500 nm and a concentration of 0.5 wt% to 30 wt%, for example, a slurry called "SSW2000" manufactured by Cabot microelectronics. Do it. In addition, the slurry includes, for example, a material of any one of SiO 2 , CeO 2 , ZrO 2 , MgO 2 , TiO 2 , Fe 3 O 4, and HfO 2 , and the slurry is, for example, a PH of 2 to 12. Has a value.

한편, 상기 제1 CMP시 상기 슬러리에 산화제가 첨가되는 것도 가능하다. 이때, 상기 산화제는, 예컨대, H2O2이며, 상기 슬러리의 총양에 대하여 1vol％∼6vol％가 포함된다. On the other hand, it is also possible to add an oxidizing agent to the slurry during the first CMP. At this time, the oxidizing agent is, for example, H 2 O 2 , and contains 1 vol% to 6 vol% with respect to the total amount of the slurry.

도 1f를 참조하면, 상기 제1 및 제2 지역(R1, R2)의 제1 절연막(102) 및 플러그(P) 상에 질화막(110)을 형성한 후, 상기 질화막(110) 상에 산화막(112)을 형성한다. 그런 다음, 상기 산화막(112) 상에 상기 제1 지역(R1)의 플러그(P)에 대응하는 부분을 노출시키는 마스크 패턴(114)을 형성한다. Referring to FIG. 1F, after the nitride film 110 is formed on the first insulating film 102 and the plug P of the first and second regions R1 and R2, an oxide film (or the like) is formed on the nitride film 110. 112). Next, a mask pattern 114 is formed on the oxide layer 112 to expose a portion corresponding to the plug P of the first region R1.

도 1g를 참조하면, 상기 마스크 패턴을 식각마스크로 이용해서 상기 노출된 제1 지역(R1)의 산화막(112) 및 질화막(110) 부분을 상기 제1 지역(R1)의 플러그(P)가 노출되도록 식각한다. 이 결과, 상기 제1 및 제2 지역(R1, R2)의 제1 절연막(102) 상에는 상기 제1 지역(R1)의 플러그(P)를 노출시킴과 동시에 배선 형성 영역을 한정하는 트렌치(T)를 구비한 제2 절연막 패턴(113)이 형성된다. 이후, 상기 마스크 패턴을 제거한다. Referring to FIG. 1G, the plug P of the first region R1 is exposed to the portion of the oxide layer 112 and the nitride layer 110 of the exposed first region R1 using the mask pattern as an etching mask. Etch as much as possible. As a result, a trench T exposing the plug P of the first region R1 and defining a wiring formation region on the first insulating layer 102 of the first and second regions R1 and R2. A second insulating film pattern 113 having a is formed. Thereafter, the mask pattern is removed.

도 1h를 참조하면, 상기 트렌치(T)의 표면을 포함한 제2 절연막 패턴(113) 상에 확산 방지막(116)을 형성한 후, 상기 확산 방지막(116) 상에 씨드막(118)을 형성한다. 상기 확산 방지막(116)은 TaN막 및 Ta막의 적층막으로 형성하며, 상기 씨드막(118)은, 예컨대, PVD(Physical vapor deposition) 방식을 통해 Cu막으로 형성한다. 상기 씨드막(118) 상에 상기 트렌치(T)가 매립되도록 금속막(120)을 형성한다. 상기 금속막(120)은, 예컨대, 전기 도금(electroplating) 방식을 통해 Cu막으로 형성한다. Referring to FIG. 1H, after forming the diffusion barrier 116 on the second insulating layer pattern 113 including the surface of the trench T, the seed layer 118 is formed on the diffusion barrier 116. . The diffusion barrier 116 is formed of a laminated film of a TaN film and a Ta film, and the seed film 118 is formed of a Cu film through, for example, a physical vapor deposition (PVD) method. The metal film 120 is formed on the seed film 118 so that the trench T is buried. The metal film 120 is formed of, for example, a Cu film by electroplating.

도 1i를 참조하면, 상기 제2 절연막(113)이 노출되도록 상기 금속막(120), 씨드막(118) 및 확산 방지막(116) 부분을 제거하여 상기 트렌치(T) 내에 상기 플러그(P)와 콘택하는 배선(B)을 형성한다. Referring to FIG. 1I, portions of the metal layer 120, the seed layer 118, and the diffusion barrier layer 116 are removed to expose the second insulating layer 113, and the plug P and the plug P are disposed in the trench T. Referring to FIG. The wiring B which contacts is formed.

이때, 상기 금속막(120), 씨드막(118) 및 확산 방지막(116) 부분의 제거는 제2 CMP로 수행하며, 이하에서는, 상기 제2 CMP에 대하여 구체적으로 설명하도록 한다. In this case, the metal layer 120, the seed layer 118, and the diffusion barrier layer 116 may be removed using the second CMP. Hereinafter, the second CMP will be described in detail.

상기 배선(B)을 형성하기 위한 상기 제2 CMP는, 상기 확산 방지막(116)이 노출되도록 상기 금속막(120) 및 씨드막(118)을 제거하는 1차 CMP와 상기 제2 절연막 패턴(113)의 산화막(112)이 노출되도록 상기 1차 CMP로 인해 노출된 확산 방지막(116) 부분을 제거하는 2차 CMP를 포함한다. 이때, 상기 2차 CMP는 상기 확산 방지막(116)과 상기 산화막(112)간의 연마 선택비가 낮은 슬러리를 사용하여 수행한다. The second CMP for forming the wiring B may include a primary CMP for removing the metal layer 120 and the seed layer 118 to expose the diffusion barrier layer 116 and the second insulating layer pattern 113. And a secondary CMP for removing a portion of the diffusion barrier 116 exposed by the primary CMP so that the oxide film 112 of the N) is exposed. In this case, the secondary CMP is performed using a slurry having a low polishing selectivity between the diffusion barrier 116 and the oxide film 112.

또한, 상기 제2 CMP는, 상기 씨드막(118)이 노출되도록 상기 금속막(120)을 제거하는 1차 CMP, 상기 확산 방지막(116)이 노출되도록 상기 1차 CMP로 인해 노출된 씨드막(118)을 제거하는 2차 CMP 및 상기 제2 절연막 패턴(113)의 산화막(112)이 노출되도록 상기 2차 CMP로 인해 노출된 확산 방지막(116)을 제거하는 3차 CMP를 포함한다. 이때, 상기 1차 CMP는 고압(High down force) 및 고속력(High rpm)으로 수행하고, 상기 2차 CMP는 저압(Low down force) 및 저속력(Low rpm)으로 수행하며, 상기 3차 CMP는 상기 확산 방지막(116)과 상기 산화막(112)간의 연마 선택비가 낮은 슬러리를 사용하여 수행한다. In addition, the second CMP may include a first CMP removing the metal layer 120 to expose the seed layer 118 and a seed layer exposed by the primary CMP so that the diffusion barrier layer 116 is exposed. And a tertiary CMP for removing the diffusion barrier layer 116 exposed by the secondary CMP such that the secondary CMP for removing the 118 and the oxide film 112 of the second insulating layer pattern 113 are exposed. In this case, the primary CMP is performed at high down force and high rpm, and the secondary CMP is performed at low down force and low rpm, and the third CMP. Is performed using a slurry having a low polishing selectivity between the diffusion barrier 116 and the oxide film 112.

이후, 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.Thereafter, a series of well-known subsequent steps are sequentially performed to complete the manufacture of the semiconductor device according to the embodiment of the present invention.

전술한 바와 같이, 본 발명은 상기 레이저 마킹 지역의 감광막을 제거하는 EBR 공정을 생략함으로써, 상기 칩 형성 지역에 콘택홀을 형성하기 위한 패터닝시 상기 레이저 마킹 지역의 감광막으로 인해 상기 레이저 마킹 지역의 절연막이 제거되지 않고 그대로 유지될 수 있다. As described above, the present invention omits the EBR process of removing the photoresist film of the laser marking area, thereby preventing the insulating film of the laser marking area due to the photoresist film of the laser marking area during patterning for forming a contact hole in the chip formation area. This can be left without being removed.

따라서, 본 발명은 상기 칩 형성 지역과 레이저 마킹 지역에서의 절연막 높이 차이가 발생되는 것을 방지할 수 있으므로, 상기 절연막 높이 차이에 의한 금속 배선이 쓰러지는 현상 및 금속 잔류물이 잔류되는 것을 방지할 수 있다. 그 결과, 소자 특성 및 제조 수율을 향상시킬 수 있다. Therefore, the present invention can prevent the difference in the insulation height between the chip formation region and the laser marking region, thereby preventing the metal wiring from falling down due to the difference in the insulation thickness and the remaining of metal residues. . As a result, device characteristics and production yield can be improved.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다. As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1a 내지 1i는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다. 1A to 1I are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.

Claims (16)

제1 지역과 제2 지역을 갖는 웨이퍼 상부에 제1 절연막을 형성하는 단계; Forming a first insulating film over the wafer having a first region and a second region; 상기 제1 지역의 제1 절연막 부분을 식각하여 상기 제1 지역에 다수의 콘택홀을 형성하는 단계; Etching a portion of the first insulating layer of the first region to form a plurality of contact holes in the first region; 상기 각 콘택홀 내에 플러그를 형성하는 단계; Forming a plug in each of the contact holes; 상기 제1 및 제2 지역의 제1 절연막 상에 상기 제1 지역의 플러그를 노출시킴과 동시에 배선 형성 영역을 한정하는 트렌치를 구비한 제2 절연막을 형성하는 단계; Forming a second insulating film having a trench defining a wiring forming region at the same time as exposing the plug of the first region on the first insulating film of the first and second regions; 상기 트렌치가 매립되도록 상기 제1 및 제2 지역의 제2 절연막 상에 금속막을 형성하는 단계; 및 Forming a metal film on the second insulating film in the first and second regions to fill the trench; And 상기 제2 절연막이 노출되도록 상기 금속막 부분을 제거하는 단계; Removing the metal film portion to expose the second insulating film; 를 포함하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 제1 지역은 칩 형성 지역이고, 상기 제2 지역은 레이저 마킹 지역인 것을 특징으로 하는 반도체 소자의 제조방법. Wherein the first region is a chip forming region and the second region is a laser marking region. 제 2 항에 있어서, The method of claim 2, 상기 레이저 마킹 지역은 플랫 존(Flat zone) 지역에 포함되는 것을 특징으 로 하는 반도체 소자의 제조방법. The laser marking region is a manufacturing method of a semiconductor device, characterized in that included in the flat zone (Flat zone) area. 제 1 항에 있어서, The method of claim 1, 상기 제1 지역에 다수의 콘택홀을 형성하는 단계는, Forming a plurality of contact holes in the first region, 상기 제1 절연막 상에 감광막을 도포하는 단계; Coating a photosensitive film on the first insulating film; 상기 제1 지역의 감광막을 선택적으로 패터닝하여 상기 제1 지역의 제1 절연막 부분을 노출시키는 감광막 패턴을 형성하는 단계; Selectively patterning the photoresist film of the first region to form a photoresist pattern exposing a first insulating film portion of the first region; 상기 감광막 패턴을 식각마스크로 이용해서 상기 노출된 제1 지역의 제1 절연막 부분을 식각하는 단계; 및 Etching the first insulating portion of the exposed first region by using the photoresist pattern as an etching mask; And 상기 감광막 패턴을 제거하는 단계; Removing the photoresist pattern; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. Method of manufacturing a semiconductor device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 플러그를 형성하는 단계는, Forming the plug, 상기 콘택홀의 표면을 포함한 제1 절연막 상에 베리어막을 형성하는 단계; Forming a barrier film on the first insulating film including the surface of the contact hole; 상기 베리어막 상에 상기 콘택홀을 매립하도록 도전막을 형성하는 단계; 및 Forming a conductive film to fill the contact hole on the barrier film; And 상기 제1 절연막이 노출되도록 상기 도전막 및 베리어막 부분을 CMP하는 단계;CMPing the conductive layer and the barrier layer so that the first insulating layer is exposed; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. Method of manufacturing a semiconductor device comprising a. 제 5 항에 있어서, The method of claim 5, 상기 베리어막은 Ti막 및 TiN막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The barrier film is a manufacturing method of a semiconductor device, characterized in that formed by a laminated film of a Ti film and a TiN film. 제 5 항에 있어서, The method of claim 5, 상기 베리어막은 이온 주입(Implant) 방법, 자기 이온 플라즈마(Self ion plasma; SIP) 증착 방법 및 단원자층 증착(Atomic layer deposition; ALD) 방법 중 적어도 하나의 방법을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The barrier layer may be formed using at least one of an ion implantation method, a self ion plasma (SIP) deposition method, and an atomic layer deposition (ALD) method. Manufacturing method. 제 5 항에 있어서, The method of claim 5, 상기 베리어막을 형성하는 단계 후, 그리고, 상기 도전막을 형성하는 단계 전, After forming the barrier film, and before forming the conductive film, 상기 베리어막이 형성된 반도체 기판의 결과물을 열처리하는 단계; Heat-treating the resultant of the semiconductor substrate on which the barrier film is formed; 를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. Method of manufacturing a semiconductor device further comprising. 제 8 항에 있어서, The method of claim 8, 상기 열처리는 100∼1,500℃의 온도에서 RTA(Rapid thermal annealing) 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법. The heat treatment is a method of manufacturing a semiconductor device, characterized in that carried out in a rapid thermal annealing (RTA) process at a temperature of 100 ~ 1500 ℃. 제 5 항에 있어서, The method of claim 5, 상기 도전막은 W막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The conductive film is a semiconductor device manufacturing method, characterized in that formed by a W film. 제 5 항에 있어서, The method of claim 5, 상기 도전막은 CVD(Chemical vapor deposition) 방법, PNL(Pulsed nucleation layer) 방법 및 LRW(Low resistivity W) 방법 중 적어도 하나의 방법을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The conductive film is formed using at least one of a chemical vapor deposition (CVD) method, a pulsed nucleation layer (PNL) method and a low resistivity W (LRW) method. 제 1 항에 있어서, The method of claim 1, 상기 제2 절연막을 형성하는 단계는, Forming the second insulating film, 상기 제1 및 제2 지역의 제1 절연막 및 플러그 상에 질화막을 형성하는 단계;Forming a nitride film on the first insulating film and the plug of the first and second regions; 상기 질화막 상에 산화막을 형성하는 단계; Forming an oxide film on the nitride film; 상기 산화막 상에 상기 제1 지역의 플러그에 대응하는 부분을 노출시키는 마스크 패턴을 형성하는 단계; Forming a mask pattern on the oxide film to expose a portion corresponding to the plug of the first region; 상기 마스크 패턴을 식각마스크로 이용해서 노출된 상기 제1 지역의 산화막 및 질화막을 식각하는 단계; 및 Etching the exposed oxide and nitride films of the first region using the mask pattern as an etching mask; And 상기 마스크 패턴을 제거하는 단계; Removing the mask pattern; 를 포함하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 트렌치를 구비한 제2 절연막을 형성하는 단계 후, 그리고, 상기 금속막을 형성하는 단계 전, After forming the second insulating film having the trench, and before forming the metal film, 상기 트렌치의 표면을 포함한 제2 절연막 상에 확산 방지막을 형성하는 단계; 및 Forming a diffusion barrier on a second insulating film including a surface of the trench; And 상기 확산 방지막 상에 씨드막을 형성하는 단계; Forming a seed film on the diffusion barrier layer; 를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. Method of manufacturing a semiconductor device further comprising. 제 13 항에 있어서, The method of claim 13, 상기 확산 방지막은 TaN막 및 Ta막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The diffusion barrier is a semiconductor device manufacturing method characterized in that formed of a laminated film of TaN film and Ta film. 제 13 항에 있어서, The method of claim 13, 상기 씨드막은 PVD(Physical vapor deposition) 방식을 통해 Cu막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The seed film is a method of manufacturing a semiconductor device, characterized in that formed by the Cu film by PVD (Physical Vapor Deposition) method. 제 13 항에 있어서, The method of claim 13, 상기 금속막은 전기 도금(electroplating) 방식을 통해 Cu막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The metal film is a method of manufacturing a semiconductor device, characterized in that formed by the Cu film by electroplating (electroplating) method.
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