KR20100054114A - 고체 촬상 장치 및 촬상 신호 출력 회로 - Google Patents

Abstract

고체 촬상 소자에 의한 촬상에 의해 획득된 화소 신호를, 출력 클록에 동기하여 n비트로 출력하는 경우와 n의 정수배의 비트수로 출력시키는 경우를 선택할 수 있는 구성으로 한다. 그러므로, 클록 변환부(26), 분배부(32), 제1 셀렉터(31), 제2 셀렉터(27), 및 출력 모드 제어부를 구비한다. 분배부(32)는, 클록 변환부(26)에 의해 변환된 클록에 동기하여, 고체 촬상 소자의 촬상에 의해 획득된 화소 신호의 각각의 비트 데이터를, 적어도 2계통의 비트 데이터로 교번적으로 분배한다. 제1 셀렉터(31)는, 분배부(32)에 의해 분배된 비트 데이터의 출력과 분배되지 않은 비트 데이터의 출력을 선택한다. 제2 셀렉터(27)는, 클록 변환부(26)에 의해 변환된 주파수의 클록의 출력과 변환되지 않은 주파수의 클록의 출력을 선택한다.

이미지 센서, 분주기, 셀렉터, 출력 모드 제어부, 아날로그/디지털 변환기

Description

고체 촬상 장치 및 촬상 신호 출력 회로{SOLID STATE IMAGE PICKING-UP DEVICE AND IMAGE PICKING-UP SIGNAL OUTPUT CIRCUIT}

본 발명은, 고체 촬상 소자를 구비하고, 그 촬상 소자에 의해 획득된 화소 신호를 출력하는 고체 촬상 장치, 및 그 고체 촬상 장치에 포함되는 촬상 신호 출력 회로에 관한 것이다.

반도체 기판 상에 형성된 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서 또는 CCD(Charge Coupled Device) 이미지 센서 등의 고체 촬상 소자는, 반도체 프로세스 기술의 진보 등에 따라 화소수가 증대하는 경향이 있다. 화소수가 증가함에 따라 1프레임의 촬상 신호를 출력할 때의 데이터량 또한 그에 대응하여 증가하게 된다.

1프레임 기간에 출력되는 촬상 신호의 데이터량을 증가시키기 위해서는, 예를 들면 촬상 신호의 1화소의 신호(화소 신호)를 출력하는 화소 클록의 주파수를 고주파수화하고, 그 화소 클록에 동기하여 출력시키면, 대응이 가능하다. 1화소의 화소 신호는 예를 들면 8비트부터 수십 비트까지 등의 소정 비트수의 데이터이며, 그 비트수의 화소 데이터가 화소 클록에 동기하여 출력된다.

그러나, 화소 클록을 고주파수화하고, 화소 신호가 출력되는 주기를 짧게 하 면, 매우 높은 전송 레이트로 전송되는 촬상 신호로 되기 때문에, 고체 촬상 장치가 내장된 카메라측에서 촬상 신호를 수취하는 회로가 이에 대응할 수 없는 경우가 있다.

그러므로, 예를 들면 1화소의 화소 신호를 출력시키는 비트수를 증가시키도록 하여 전송 레이트가 낮아지게 하는 것이 행해지고 있다.

예를 들면, 1화소가 8비트로 구성되는 경우에, 그 8비트의 화소 데이터를 출력하기 위해 8개의 단자를 설치하고, 그 8개의 단자로부터 8비트의 화소 데이터를 병렬로 출력하는 구성으로 하여, 화소 클록의 1주기(또는 반주기)에서 1화소의 화소 데이터를 출력하는 구성이 일반적이다.

이에 대하여, 화소 클록의 주파수를 낮게 하여 전송 레이트를 낮추기 위해, 16개의 출력 단자를 설치하고, 1화소마다의 출력 단자를 2개의 단자로 분배하도록 하여, 전송 레이트를 절반으로 나누는 것이 행해지고 있다. 전송 레이트를 절반으로 할 수 있으면, 촬상 신호를 수취하는 측의 회로에서 수신에 사용하는 전송 클록의 주파수를 그만큼 낮게 할 수 있어, 그만큼 회로의 부담이 적어진다.

전송 레이트를 절반으로 저하시키는 것만으로 불충분한 경우에는, 추가로 출력 단자의 수를 증가시켜, 보다 많은 단자로 분배하고, 전송 클록의 주파수를 낮게 할 필요가 있다

일본 특허청 발행의 일본 특허출원 공개번호 2007-19583호 공보에는, 이와 같은 촬상된 화소 신호의 전송 레이트를 낮추는 처리 구성의 예에 대하여 개시되어 있다.

그런데, 고체 촬상 장치가 내장되는 카메라 장치의 회로에서 수취 가능한 전송 레이트에 대응시켜, 전송 레이트가 상이한 복수의 고체 촬상 장치를 설치하면, 그만큼 많은 종류의 고체 촬상 장치가 필요하다는 문제가 있다.

전송 레이트 이외에도, 예를 들면 화소 클록의 1주기에서 1화소의 데이터를 출력시키는 경우와, 1/2 주기에서 1화소의 데이터를 출력시키는 경우 등과 같이, 촬상 신호의 출력 모드로서 각종의 모드가 존재하고, 그 출력 모드마다에서 고체 촬상 장치를 필요로 한다는 관점으로부터도, 고체 촬상 장치의 종류가 증가된다.

본 발명은 이와 같은 사정을 감안하여 이루어진 것이며, 그 목적은 1개의 고체 촬상 장치로 화소 신호의 다양한 출력 모드에 대응할 수 있도록 하는 것에 있다.

본 발명은, 고체 촬상 소자에 의한 촬상에 의해 획득된 화소 신호를, 출력 클록에 동기하여 n비트(n은 정수) 또는 n의 정수배의 비트수로 출력하는 고체 촬상 장치에 적용된다. 본 발명의 고체 촬상 장치는, 클록 변환부, 분배부, 제1 셀렉터, 제2 셀렉터, 및 출력 모드의 제어부를 구비한다.

클록 변환부는 클록을 적어도 1/2배의 주파수의 클록으로 한다.

분배부는, 클록 변환부에 의해 변환된 클록에 동기하여, 고체 촬상 소자의 촬상에 의해 획득된 화소 신호의 각각의 비트 데이터를 적어도 2계통의 비트 데이터로 교번적으로 분배한다.

제1 셀렉터는, 분배부에 의해 분배된 비트 데이터와 분배되지 않은 비트 데이터의 출력을 선택한다.

제2 셀렉터는, 클록 변환부에 의해 변환된 주파수의 클록과 변환되지 않은 주파수의 클록의 출력을 선택한다.

출력 모드의 제어부는, 제1 및 제2 셀렉터에서의 출력을 지정한다.

이와 같이 하여, 동일한 전송 레이트로 출력되는 화소 신호를 상이한 주파수의 클록에 동기하여 출력할 수 있게 된다.

이러한 구성에서, 제1 셀렉터에서의 출력을 선택함으로써, 고체 촬상 장치로부터의 클록에 동기하여 출력되는 화소 신호로서, n비트의 화소 신호를 출력하는 상태와, n의 2배 등의 정수 배의 화소 신호를 출력하는 상태를 선택할 수 있다. 그 출력 비트수의 선택에 대응하여, 출력되는 화소 신호의 전송 레이트를 선정할 수 있게 된다. 화소 신호에 동기한 클록에 대해서도, 제2 셀렉터에서의 선택으로 필요한 주파수의 클록으로 할 수 있다.

본 발명에 의하면, 1개의 고체 촬상 장치에서, 출력되는 화소 신호의 전송 레이트를 선정할 수 있고, 화소 신호를 수신측의 회로(카메라 내의 회로 등)로 수신 가능한 전송 레이트에 대응시키는 것이 가능하며, 고체 촬상 장치로서 범용성이 높아지는 효과를 가진다.

이 경우, 구성으로서, 화소 신호를 분배하는 분배부 및 전송 레이트에 대응한 클록을 준비하는 클록 변환부를 설치하여 각각의 출력을 선택하는 구성에 대응할 수 있어, 간단한 구성으로 실현할 수 있는 효과를 갖는다.

도 1은 본 발명의 제1 실시예에 따른 고체 촬상 장치를 나타낸 기능 블록도이다.

도 2는 본 발명의 제1 실시예에 따른 고체 촬상 장치의 화소 신호 출력부의 예를 나타낸 구성도이다.

도 3은 도 2의 예의 화소 신호 출력부의 출력 타이밍의 예(1DDR 출력)를 나타낸 타이밍도이다.

도 4는 도 2의 예의 화소 신호 출력부의 출력 타이밍의 예(1SDR 출력)를 나타낸 타이밍도이다.

도 5는 도 2의 예의 화소 신호 출력부의 출력 타이밍의 예(2SDR 출력)를 나타낸 타이밍도이다.

도 6은 본 발명의 제2 실시예에 따른 고체 촬상 장치의 화소 신호 출력부의 예를 나타낸 구성도이다.

도 7은 도 6의 예의 화소 신호 출력부의 출력 타이밍의 예(4SDR 출력)를 나타낸 타이밍도이다.

도 8은 본 발명의 제2 실시예의 변형예의 화소 신호 출력부를 나타낸 구성도이다.

이하, 본 발명의 제1 실시예를 도 1 내지 도 5를 참조하여 설명한다.

본 실시예에서는 CMOS 이미지 센서를 이미지 센서(고체 촬상 소자)로서 사용한 고체 촬상 장치에 적용한 것이다. 본 실시예의 고체 촬상 장치는 예를 들면 비 디오 카메라, 디지털 스틸 카메라 등의 각종 촬상 장치에 내장되어 사용된다.

도 1은 본 실시예의 고체 촬상 장치의 기능 블록도이다. 도 1에서는, 고체 촬상 장치 전체를 이미지 센서로 지칭한다. 또한, 이하의 설명에서 화소 신호라 함은 이미지 센서에 의한 촬상으로 얻어지는 촬상 신호의 1화소 단위의 신호를 나타낸다.

본 실시예의 이미지 센서(10)는, 신호 수광부인 화소(11a)가 매트릭스형으로 배치된 센서부(11)를 구비하고, 그 센서부(11)로 수광한 신호를 판독하기 위해 제어부(13)의 제어 하에 구동 회로(12)로부터 센서부(11)에 구동 신호를 공급한다. 이 센서부(11)의 각 화소(11a)에 축적된 신호(촬상 신호)를 1수평 라인의 화소 신호마다 차례로 센서부(11)로부터 판독하여 아날로그/디지털 변환기(ADC)(14)에 공급한다.

아날로그/디지털 변환기(14)에서는, 공급되는 촬상 신호를 1화소의 화소 신호 단위로 디지털 신호로 변환하고, 변환된 화소 신호를 신호 처리부(15)에 공급한다. 신호 처리부(15)에서는 게인 조정 등의 각종 촬상 신호 처리를 행하고, 처리가 이루어진 촬상 신호를 출력부(20)로부터 외부에 출력시킨다. 비디오 카메라 등의 촬상 장치로서 구성되는 경우에는, 이 출력부(20)로부터 출력되는 촬상 신호를 기록 또는 표시를 행하기 위한 영상 신호로 한다. 출력부(20) 이후의 회로 구성에 대하여는 생략한다.

본 실시예의 경우에는, 1화소의 화소 신호를 아날로그/디지털 변환기(14)에 의해 12비트의 디지털 화소 신호로 변환하는 구성으로 하고 있고, 그 12비트의 화 소 신호를 1단위로 하여 출력부(20)로부터 병렬 출력시키는 구성으로 하고 있다. 출력부(20)로부터 출력시킬 때에는, 1화소마다의 출력 타이밍에 동기한 화소 클록을 동시에 출력시키는 구성으로 하고 있고, 이미지 센서(10) 내에서 그 화소 클록을 생성하는 구성으로 하고 있다.

본 실시예에서는, 출력부(20)로부터의 화소 신호의 출력 포맷(출력 모드)으로서 1DDR 출력 모드, 1SDR 출력 모드, 및 2SDR 출력 모드를 선택할 수 있는 구성으로 하고 있다. 여기서의 DDR은 더블 데이터 레이트의 약어이며, SDR은 싱글 데이터 레이트의 약어이다.

1DDR 출력 모드는, 1화소 12비트의 화소 신호를, 화소 클록의 반주기마다 12개의 출력 포트로부터 각각 1비트씩 출력시키는 출력 포맷 모드이며, 후술 설명하는 도 3의 출력 상태에 상당한다.

1SDR 출력 모드는, 1화소 12비트의 화소 신호를, 화소 클록의 1주기마다, 12개의 출력 포트로부터 각각 1비트씩 출력시키는 출력 포맷 모드이며, 후술 설명하는 도 4의 출력 상태에 상당한다.

2SDR 출력 모드는, 1화소 12비트의 화소 신호를, 24개의 출력 포트로 나누어, 원래의 화소 클록의 1/2주기마다 1비트씩 출력시키는 출력 포맷 모드이며, 후술 설명하는 도 5의 출력 상태에 상당한다.

도 2는 본 실시예의 출력부(20)의 구성예를 나타낸 도면이다.

도 2에서, 입력 단자(21-0 내지 21-n)(n은 비트수에 대응하는 정수)는, 이미지 센서(10) 내의 신호 처리부(15)(도 1)로부터 화소 신호가 공급되는 단자이다. 전술한 바와 같이, 이 예에서는 1화소의 화소 신호가 12비트로 구성되므로, n은 11이며, 12개의 입력 단자(21-0 내지 21-11)를 구비하는 것이 된다. 각각의 입력 단자(21-0 내지 21-n)에 1화소의 화소 신호의 하나의 비트 위치의 신호가 차례로 공급된다.

각각의 입력 단자(21-0 내지 21-n)에서 얻어지는 화소 신호는, 데이터 선택부(30-0 내지 30-n) 내에서 변환 처리와 선택 처리가 행해진다. 도 2에서는, 데이터 선택부(30-0)의 구성만을 나타내고 있지만, 다른 데이터 선택부(30-1 내지 30-n)도 동일한 구성을 갖는다.

데이터 선택부(30-0)의 구성을 설명하면, 입력 단자(21-0)에서 얻어지는 화소 신호를, 셀렉터(31)와 2SDR 변환 회로(32)에 공급한다. 2SDR 변환 회로(32)는, 공급되는 화소 신호를 1비트씩 차례로 2계통의 비트 데이터 2SDR_DT0와 2SDR_DT1로 교번적으로 분배하는 분배부로서 기능하여, 2SDR 출력 포맷의 신호로 변환하는 변환 회로이다. 변환 회로(32)에서의 변환 동작의 구체적인 예는 타이밍도(도 5)의 설명시에 후술한다.

2SDR 변환 회로(32)에서 분배된 2계통의 비트 데이터 2SDR_DT0 및 2SDR_DT1은 셀렉터(31)에 공급된다.

셀렉터(31)는 2개의 출력 포트(22a-0, 22b-0)를 구비하고 있다. 그 2개의 출력 포트(22a-0, 22b-0)가 각각 이미지 센서(고체 촬상 장치)(10)가 구비하는 출력 포트이다. 도 2에서는, 각 데이터 선택부(30-0 내지 30-n)의 제1 계통의 출력 포트를 출력 포트(22a-0, 22a-1,…,22a-n)로서 나타내고, 각 데이터 선택부(30-0 내지 30-n)의 제2 계통의 출력 포트를 출력 포트(22b-0, 22b-1,…,22b-n)로서 나타낸다.

출력 모드로서 1DDR 출력 모드와 1SDR 출력 모드를 선택하였을 때에는, 제1 계통의 출력 포트(22a-0 내지 22a-n)만을 사용하여 화소 신호를 출력한다. 또한, 출력 모드로서 2SDR 출력 모드를 선택하였을 때는, 제1 계통의 출력 포트(22a-0 내지 22a-n)와 제2 계통의 출력 포트(22b-0 내지 22b-n)의 양쪽을 사용하여 화소 신호를 출력한다. 또한, 셀렉터(31)에서는, 출력 타이밍의 조정이 필요한 경우에, 화소 신호의 출력 타이밍을 지연 등으로 조정하는 처리를 필요에 따라 행한다.

이들의 출력 모드의 선택은 출력 모드 지정 신호 입력 단자(23)에서 얻어지는 신호로 제어된다. 즉, 입력 단자(23)에서 얻어지는 출력 모드 지정 신호를, 각 데이터 선택부(30-0 내지 30-n)의 셀렉터(31)에 공급하여, 대응한 모드의 신호를 출력시킨다. 본 예의 경우에는 3개의 모드로부터 어느 하나의 출력 모드를 선택하므로, 입력 단자(23)에 얻어지는 출력 모드 지정 신호는 2비트의 신호로 구성된다. 그리고, 이 입력 단자(23)에서 얻어지는 출력 모드 지정 신호는, 이미지 센서(10) 내의 제어부(13)에 설정되어 있는 현재의 출력 모드에 의해 생성된다. 단, 이미지 센서(10)의 외부의 제어부로부터 출력 모드를 결정하는 신호를 직접 이 입력 단자(23)에 공급하는 구성으로 하여도 된다.

또한, 본 실시예에서는, 화소 신호의 각 출력 포트로부터의 출력에 동기하여 화소 클록을 출력 포트(28)로부터 출력시키는 구성으로 하고 있다.

그러므로, 이미지 센서(10) 내의 화소 클록 생성부(도시하지 않음)로부터 화 소 클록이 공급되는 클록 입력 단자(24)를 구비하고, 그 화소 클록을 분주기(clock conversion unit)(26)에 공급하여, 1/2의 주파수의 클록으로 변환하는 구성으로 하고 있다. 분주기(26)에서의 분주 동작은, 입력 단자(23)에 얻어지는 출력 모드 지정 신호를 모드 판별부(25)에서 판별한 결과에 기초하여 행해진다. 즉, 1/2의 주파수의 클록이 필요한 출력 모드인 것으로 모드 판별부(25)에서 판별하고 경우에만, 분주기(26)를 작동시킨다. 또는, 분주기(26)를 항상 작동시켜도 된다.

그리고, 셀렉터(27)에서는, 클록 입력 단자(24)에 얻어지는 클록을 그대로 출력 포트(28)로부터 출력시키는 모드와, 분주기(26)에서 1/2의 주파수로 된 클록을 출력 포트(28)로부터 출력시키는 모드를 선택한다. 그 셀렉터(27)에서의 선택은 입력 단자(23)에 얻어지는 출력 모드 지정 신호에 따라 행해진다.

다음에, 도 3 내지 도 5의 타이밍도를 참조하여 각 출력 모드에서의 출력 상태의 예를 설명한다.

먼저, 도 3을 참조하여, 1DDR 출력 모드로 출력시키는 예에 대하여 설명한다. 이 1DDR 출력 모드는, 1화소 12비트의 화소 신호를, 화소 클록의 반주기마다 12개의 출력 포트로부터 각각 1비트씩 출력시키는 출력 포맷 모드이다.

즉, 12비트 등의 소정 비트(n+1 비트)로 구성되는 화소 신호의 하나의 비트의 출력이, 도 3의 (a)에 나타낸 바와 같이, 데이터 0, 데이터 1, 데이터 2, 데이터 3 …의 순으로 1화소당 1비트씩 입력 단자(21-0 내지 21-n)의 각각에 공급되는 것으로 한다.

그리고, 이 화소 신호에 동기하여, 도 3의 (b)에 나타낸 바와 같이, 입력 단 자(24)에 나타낸 화소 클록이 공급된다. 도 3의 (b)에 나타낸 화소 클록은 1화소당 1주기의 클록이다.

1DDR 출력 모드가 설정된 상태에서, 이와 같은 화소 신호의 출력부(20)로의입력이 있으면, 셀렉터(31)에서 입력 단자(21-0 내지 21-n)에 얻어지는 화소 신호를 선택하여, 도 3의 (c)에 나타낸 바와 같이 제1 계통의 출력 포트(22a-0 내지 22a-n)로부터 출력시킨다. 단, 도 3의 (c)의 예에서는 1화소 타이밍을 지연시키고 있다.

그리고, 출력 포트(28)로부터 출력시키는 화소 클록에 대하여는, 도 3의 (d)에 나타낸 바와 같이, 분주기(26)에 의해 1/2의 주파수로 된 클록을 출력시키도록, 셀렉터(27)에 의해 선택하게 한다. 도 3의 (c) 및 (d)에 나타낸 바와 같이, 이 예에서는 클록의 상승 및 하강에 연동하여 화소 데이터가 변화되어 있다.

다음에, 도 4를 참조하여, 1SDR 출력 모드로 출력시키는 예에 대하여 설명한다. 이 1SDR 출력 모드는, 1화소 12비트의 화소 신호를, 화소 클록의 1주기마다 12개의 출력 포트로부터 각각 1비트씩 출력시키는 출력 포맷 모드이다.

즉, 12비트 등의 소정 비트(n+1 비트)로 구성되는 화소 신호의 하나의 비트의 출력이, 도 4의 (a)에 나타낸 바와 같이, 데이터 0, 데이터 1, 데이터 2, 데이터 3…의 순으로 1화소당 1비트씩 입력 단자(21-0 내지 21-n)의 각각에 공급되는 것으로 한다.

그리고, 이 화소 신호에 동기하여, 도 4의 (b)에 나타낸 바와 같이, 입력 단자(24)에 나타낸 화소 클록이 공급된다. 도 4의 (b)에 나타낸 화소 클록은 1화소 당 1주기의 클록이다.

1SDR 출력 모드가 설정된 상태에서, 이와 같은 화소 신호의 출력부(20)로의 입력이 있으면, 셀렉터(31)에 의해 입력 단자(21-0 내지 21-n)에서 얻어지는 화소 신호를 선택하여, 도 4의 (c)에 나타낸 바와 같이 제1 계통의 출력 포트(22a-0 내지 22a-n)로부터 출력시킨다. 단, 도 4의 (c)의 예에서는 1화소 타이밍을 지연시키고 있다. 여기까지는 1DDR 출력 모드와 동일하다.

그리고, 출력 포트(28)로부터 출력되는 화소 클록에 대하여는, 도 4의 (d)에 나타낸 바와 같이, 출력부(20)에 입력되는 화소 클록을 그대로의 주파수로 출력시키도록 셀렉터(27)에 의해 선택하게 한다. 도 4(c) 및 (d)에 나타낸 바와 같이, 이 예에서는 클록의 하강에 연동하여 화소 데이터가 변화되고 있다.

다음에, 도 5를 참조하여, 2SDR 출력 모드로 출력시키는 예에 대하여 설명한다. 이 2SDR 출력 모드는, 1화소 12비트의 화소 신호를, 화소 클록의 2주기마다, 24개의 출력 포트로부터 각각 1비트씩 출력시키는 출력 포맷 모드이다. 이 2SDR 출력 모드는, 1SDR 출력 모드 또는 1DDR 출력 모드에 비하면, 2배의 출력 포트를 필요로 하지만, 1포트당의 전송 레이트는 1/2로 되어 있다.

이 경우에서도, 12비트 등의 소정 비트(n+1 비트)로 구성되는 화소 신호의 하나의 비트의 출력이, 도 5의 (c)에 나타낸 바와 같이, 데이터 0, 데이터 1, 데이터 2, 데이터 3…의 순으로 1화소당 1비트씩 입력 단자(21-0 내지 21-n)의 각각에 공급되는 것으로 한다.

이 화소 신호에 동기하여, 도 5의 (a)에 나타낸 바와 같이, 입력 단자(24)에 나타낸 화소 클록이 공급된다. 도 5의 (a)에 나타낸 화소 클록은 1화소당 1주기의 클록이며, 분주기(26)에 의해 도 5의 (b)에 나타낸 바와 같이 1/2의 주파수의 클록이 생성된다.

그리고, 2SDR 변환 회로(32)에서, 도 5의 (c)에 얻어지는 화소 신호를 1비트씩 차례로 2계통의 신호로 분배하고, 도 5의 (d)에 나타낸 제1 계통의 신호(우수(짝수 번째의) 신호)와 도 5의 (e)에 나타낸 제2 계통의 신호(기수(홀수 번째의) 신호)로 한다. 이와 같이 분배하는 것으로 하면, 2개의 계통의 화소 신호는 변화 위상이 어긋나 있으므로, 각각의 신호를 지연시켜, 도 5의 (g) 및 (h)에 나타낸 바와 같이 이들 2개의 신호의 타이밍이 일치된, 제1 계통의 화소 데이터 2SDR_DT0와 제2 계통의 화소 데이터 2SDR_DT1를 생성한다.

도 5의 (g) 및 (h)에 나타낸 제1 계통의 화소 데이터 2SDR_DT0와 제2 계통의 화소 데이터 2SDR_DT1를, 도 5의 (h)에 나타낸 화소 클록(도 5의 (b)의 클록과 동일)과 동기시켜 출력하도록, 셀렉터(31, 27)에서 선택 처리를 행한다.

이와 같이 본 실시예의 구성에 의하면, 1개의 이미지 센서(10)로, 도 3에 나타낸 1DDR 출력 모드와, 도 4에 나타낸 1SDR 출력 모드와, 도 5에 나타낸 2SDR 출력 모드를 선택할 수 있고, 어떠한 출력 모드에 대응한 촬상 장치(카메라)에 내장할 수도 있다. 따라서, 카메라측의 회로가 어떠한 출력 모드에 대응한 것이어도, 공통의 이미지 센서를 촬상 수단으로서 사용할 수 있고, 이미지 센서의 범용성이 향상된다. 특히, 2SDR 출력 모드의 경우에는, 출력 포트의 수는 2배가 되지만, 1포트당의 전송 레이트를 다른 모드의 1/2로 저하시킬 수 있으므로, 카메라측에서 받아들이는 전송 레이트에 제한이 있는 경우에 바람직하다.

또한, 본 실시예의 구성의 경우에는, 2SDR 출력 모드용으로 각 비트의 화소 신호를 분배하는 회로와, 클록 변환 회로와, 각각을 선택하는 셀렉터를 설치하는 비교적 간단한 구성으로 실현할 수 있고, 본 실시예와 같이 멀티 출력 모드 대응으로 하는 것이, 이미지 센서로서 그만큼 회로 구성을 복잡화하는 것은 아니므로, 간단한 구성으로 실현할 수 있다.

다음에, 본 발명의 제2 실시예를 도 6∼도 7을 참조하여 설명한다.

본 실시예에서는, 1DDR 출력 모드와, 1SDR 출력 모드와, 2SDR 출력 모드 외에, 4SDR 출력 모드를 선택할 수 있는 구성으로 한 것이다.

본 실시예에서도, CMOS 이미지 센서를 이미지 센서(고체 촬상 소자)로서 사용한 고체 촬상 장치에 적용한 것이며, 이미지 센서의 전체 구성은 먼저 설명한 제1 실시예에서 설명한 도 1의 구성과 동일하며, 그 출력부(20)의 구성을 도 6에 나타낸 구성으로 한다.

즉, 도 6에서, 입력 단자(121-0 내지 121-n)(n은 비트수에 대응하는 정수)는, 이미지 센서(10) 내의 신호 처리부(15)(도 1)로부터 화소 신호가 공급되는 단자이다. 전술한 바와 같이, 이 예에서도 1화소의 화소 신호가 12비트로 구성되며, n은 11이며, 12개의 입력 단자(121-0 내지 121-11)를 구비하는 것이 된다. 각각의 입력 단자(121-0 내지 121-n)에 1화소의 화소 신호의 하나의 비트 위치의 신호가 차례로 공급된다.

각각의 입력 단자(121-0 내지 121-n)에서 얻어지는 화소 신호는, 데이터 선 택부(130-0 내지 130-n) 내에서 변환 처리와 선택 처리가 행해진다. 도 6에서는, 데이터 선택부(130-0)의 구성만을 나타내지만, 다른 데이터 선택부(130-1 내지 130-n)도 동일한 구성이다.

데이터 선택부(130-0)의 구성을 설명하면, 입력 단자(121-0)에서 얻어지는 화소 신호를, 셀렉터(131), 2SDR 변환 회로(132), 및 4SDR 변환 회로(133)에 공급한다. 2SDR 변환 회로(132)는, 공급되는 화소 신호를, 1비트씩 차례로 2계통의 비트 데이터 2SDR_DT0와 2SDR_DT1로 교번적으로 분배하는 분배부로서 기능하고, 2SDR 출력 포맷의 신호로 변환하는 변환 회로이다.

4SDR 변환 회로(133)는, 공급되는 화소 신호를, 1비트씩 차례로 4계통의 비트 데이터 4SDR_DT0, 4SDR_DTl, 4SDR_DT2, 4SDR_DT3로 교번적으로 분배하는 분배부로서 기능하고, 4SDR 출력 포맷의 신호로 변환하는 변환 회로이다.

2SDR 변환 회로(132)에 의해 분배된 2계통의 비트 데이터 2SDR_DT0, 2SDR_DT1은 셀렉터(131)에 공급된다. 4SDR 변환 회로(133)에 의해 분배된 4계통의 비트 데이터 4SDR_DT0, 4SDR_DTl, 4SDR_DT2, 4SDR_DT3 또한 셀렉터(131)에 공급된다.

셀렉터(131)는, 4개의 출력 포트(122a-0, 122b-0, 122c-0, 122d-0)를 구비하고 있다. 4개의 출력 포트(122a-0, 122b-0, 122c-0, 122d-0)는 각각 이미지 센서(고체 촬상 장치)(10)가 구비하는 출력 포트이다. 도 6에서는, 각 데이터 선택부(130-0 내지 130-n)의 제1 계통의 출력 포트를 출력 포트(122a-0, 122a-1,…, 122a-n)로서 나타낸다. 또한, 각 데이터 선택부(130-0 내지 130-n)의 제2 계통의 출력 포트를 출력 포트(122b-0, 122b-1,…, 122b-n)로서 나타낸다. 또한, 각 데이터 선택부(130-0 내지 130-n)의 제3 계통의 출력 포트를 출력 포트(122c-0, 122c-1,…, 122c-n)로서 나타낸다. 또한, 각 데이터 선택부(130-0 내지 130-n)의 제4 계통의 출력 포트를 출력 포트(122d-0, 122d-1,…, 122d-n)로서 나타낸다.

출력 모드로서, 1DDR 출력 모드와 1SDR 출력 모드를 선택하였을 때에는, 제1 계통의 출력 포트(122a-0 내지 122a-n)만을 사용하여 화소 신호를 출력한다. 또한, 출력 모드로서 2SDR 출력 모드를 선택하였을 때에는, 제1 계통의 출력 포트(122a-0 내지 122a-n)와 제2 계통의 출력 포트(122b-0 내지 122b-n)를 사용하여 화소 신호를 출력한다. 또한, 출력 모드로서 4SDR 출력 모드를 선택하였을 때에는, 제1 계통의 출력 포트(122a-0 내지 122a-n), 제2 계통의 출력 포트(122b-0 내지 122b-n), 제3 계통의 출력 포트(122c-0 내지 122c-n), 및 제4 계통의 출력 포트(122d-0 내지 122d-n)를 사용하여 화소 신호를 출력한다. 또한, 셀렉터(131)에서는, 출력 타이밍의 조정이 필요한 경우에, 화소 신호의 출력 타이밍을 지연 등으로 조정하는 처리를 필요에 따라 행한다.

이들의 출력 모드의 선택은, 출력 모드 지정 신호 입력 단자(123)에서 얻어지는 신호로 제어된다. 즉, 입력 단자(123)에서 얻어지는 출력 모드 지정 신호를, 각 데이터 선택부(130-0 내지 130-n)의 셀렉터(131)에 공급하여, 대응한 모드의 신호를 출력시킨다. 본 예의 경우에는 4개의 모드로부터 어느 하나의 출력 모드를 선택하므로, 입력 단자(123)에서 얻어지는 출력 모드 지정 신호는 2비트의 신호로 구성된다.

또한, 화소 신호의 각 출력 포트로부터의 출력에 동기하여, 화소 클록을 출력 포트(128)로부터 출력시키는 구성으로 하고 있다.

그러므로, 이미지 센서(10) 내의 화소 클록 생성부(도시하지 않음)로부터 화소 클록이 공급되는 클록 입력 단자(124)를 구비하고, 그 화소 클록을 분주기(126)에 공급하여, 1/2의 주파수의 클록으로 변환하는 구성으로 하고 있다. 분주기(126)에서의 분주 동작은, 입력 단자(123)에서 얻어지는 출력 모드 지정 신호를 모드 판별부(125)로 판별한 결과에 따라 행한다. 즉, 1/2 또는 1/4의 주파수의 클록이 필요한 출력 모드인 것으로 모드 판별부(125)에서 판별하는 경우에만, 분주기(126)를 작동시킨다. 또는, 분주기(126)를 항상 작동시켜도 된다.

그리고, 셀렉터(127)로, 클록 입력 단자(124)에서 얻어지는 클록을 그대로 출력 포트(128)로부터 출력시키는 모드와, 분주기(126)에 의해 1/2의 주파수 또는 1/4의 출력으로 된 클록을 출력 포트(128)로부터 출력시키는 모드를 선택한다. 그 셀렉터(127)에서의 선택은, 입력 단자(123)에서 얻어지는 출력 모드 지정 신호에 기초하여 행해진다.

다음에, 각 출력 모드에서의 출력 상태의 예를 설명한다.

1DDR 출력 모드와, 1SDR 출력 모드와, 2SDR 출력 모드의 출력 상태에 대하여는, 이미 제1 실시예로서 도 3 내지 도 5에서 설명한 것과 동일한 출력 상태이므로, 여기서는 생략한다.

그리고, 4SDR 출력 모드를 선택하였을 때에는 도 7에 나타낸 상태로 출력된다.

도 7의 출력 상태에 대하여 설명하면, 4SDR 출력 모드로 출력하는 것은, 1화소 12비트의 화소 신호를, 화소 클록의 4주기마다 48개의 출력 포트로 나누어, 각각 1비트씩 출력시키는 출력 포맷 모드이다. 이 4SDR 출력 모드는, 1SDR 출력 모드나 또는 1DDR 출력 모드에 비하면, 4배의 출력 포트를 필요로 하지만, 1포트당의 전송 레이트는 1/4로 된다.

이 경우에도, 12비트 등의 소정 비트(n+1 비트)로 구성되는 화소 신호의 하나의 비트의 출력이, 도 7의 (d)에 나타낸 바와 같이, 데이터 0, 데이터 1, 데이터 2, 데이터 3,…의 순으로 1화소당 1비트씩 입력 단자(121-0 내지 121-n)의 각각에 공급되는 것으로 한다.

이 화소 신호에 동기하여, 도 7의 (a)에 나타낸 바와 같이, 입력 단자(124)에 나타낸 화소 클록이 공급된다. 도 7의 (a)에 나타낸 화소 클록은 1화소당 1주기의 클록이며, 분주기(126)에 의해 도 7의 (b)에 나타낸 바와 같이 1/2의 주파수의 클록이 생성되고, 또한 도 7의 (c)에 나타낸 바와 같이 1/4의 주파수의 클록이 생성된다.

그리고, 4SDR 변환 회로(133)에서, 도 7의 (d)에 얻어지는 화소 신호를 1비트씩 차례로 4계통의 신호로 분배하여, 도 7의 (e)에 나타낸 제1 계통의 신호와, 도 7의 (f)에 나타낸 제2 계통의 신호와, 도 7의 (g)에 나타낸 제3 계통의 신호와, 도 7의 (h)에 나타낸 제4 계통의 신호로 한다. 이와 같이 분배하는 것만으로는, 4개의 계통의 화소 신호는 변화 위상이 어긋나 있으므로, 각각의 신호를 지연시켜, 도 7의 (i)∼(l)에 나타낸 바와 같이 각 신호의 타이밍이 일치된, 제1 계통의 화소 데이터 4SDR_DT0, 제2 계통의 화소 데이터 4SDR_DT1, 제3 계통의 화소 데이터 4SDR_DT2, 및 제4 계통의 화소 데이터 4SDR_DT3를 생성한다.

도 7의 (i)∼(l)에 나타낸 각 계통의 화소 데이터를 도 7의 (m)에 나타낸 화소 클록(도 7의 (c)의 1/4의 주파수의 클록과 동일)과 동기시켜 출력하도록, 셀렉터(131, 127)에서 선택 처리를 행한다.

이 제2 실시예에 의하면, 4SDR 출력 모드에서도 출력시키는 것이 가능하므로, 전송 레이트를 보다 낮게 할 수 있고, 전송 레이트의 제한이 보다 엄격한 경우에도 적용이 가능하게 된다.

그리고, 도시하지는 않았지만, 이 제2 실시예의 구성의 원리를 적용하고, 또한 1/8의 주파수의 클록에 동기시켜, 8개의 계통의 출력 포트에 분배하는 등, 전송 레이트를 보다 저하시키는 것도 가능하다.

또한, 도 6에 나타낸 구성에서는, 각 데이터 선택부(130-0 내지 130-n)로서2SDR 변환 회로(132)와 4SDR 변환 회로(133)를 설치하여, 각각의 회로로 각각의 모드용의 변환 처리를 행하는 구성으로 하였으나, 예를 들면, 도 8에 나타낸 바와 같이, 2SDR 출력 모드용의 변환 처리와 4SDR 출력 모드용의 변환 처리를 공통의 회로로 행하는 2/4SDR 변환 회로(134)를 설치하여, 그 변환 회로(134)에서의 변환 동작을 출력 모드 지정 신호에 의해 전환하는 구성으로 하여도 된다. 도 8의 그 외의 부분은 도 6과 동일한 구성으로 한다.

도 8의 구성에 의하면, 공용화한 만큼 데이터 변환 회로의 구성을 간략화시킬 수 있다.

그리고, 전술한 각 실시예에서는, 이미지 센서로서 CMOS 이미지 센서를 사용한 예로 하였으나, CCD형 이미지 센서 등의 다른 형식의 고체 촬상 장치로서 구성된 각종 이미지 센서에도 적용할 수 있음은 자명하다.

<도면부호에 대한 간단한 설명>

10 : 이미지 센서

11 : 센서부

11a : 화소

12 : 구동 회로

13 : 제어부

14 : 아날로그/디지털 변환기

15 : 신호 처리부

20 : 출력부

23 : 출력 모드 지정 신호 입력 단자

24 : 클록 입력 단자

25 : 모드 판별부

26 : 분부기

27 : 셀렉터

28 : 출력 포트

30-0, 30-1, 30-n … : 데이터 선택부

31 : 셀렉터

32 : 2SDR 변환 회로

123 : 출력 모드 지정 신호 입력 단자

124 : 클록 입력 단자

125 : 모드 판별부

126 : 분주기

127 : 셀렉터

128 : 출력 포트

130-0, 130-1, 130-n … : 데이터 선택부

131 : 셀렉터

132 : 2SDR 변환 회로

133 : 4SDR 변환 회로

134 : 2/4SDR 변환 회로

Claims (6)

1. 고체 촬상 장치에 있어서,

   촬상에 의해 획득된 화소 신호에 동기한 클록을 적어도 1/2배의 주파수의 클록으로 하는 클록 변환부;

   상기 클록 변환부에 의해 변환된 클록에 동기하여, 상기 촬상에 의해 획득된 화소 신호의 각각의 비트 데이터를, 적어도 2계통의 비트 데이터로 교번적으로 분배하는 분배부;

   상기 분배부에서 분배된 비트 데이터와 분배되지 않은 비트 데이터의 출력을 선택하는 제1 셀렉터;

   상기 클록 변환부에 의해 변환된 주파수의 클록과 변환되지 않은 주파수의 클록의 출력을 선택하는 제2 셀렉터;

   상기 제1 셀렉터 및 상기 제2 셀렉터에서의 출력을 지정하는 출력 모드의 제어부

   를 포함하며,

   동일한 전송 레이트로 출력되는 화소 신호를, 상이한 주파수의 클록에 동기하여 출력할 수 있는,

   고체 촬상 장치.
2. 제1항에 있어서,

   상기 제어부가 지정하는 출력 모드로서,

   상기 제1 셀렉터가 분할되어 있지 않은 비트 데이터의 출력을 선택하도록 하고, 상기 제2 셀렉터가 상기 클록 변환부에 의해 변환된 1/2배의 주파수의 클록을 선택하도록 하는 출력 모드를 갖는,

   고체 촬상 장치.
3. 제2항에 있어서,

   상기 클록 변환부는, 추가로 1/4배의 주파수의 클록으로의 변환을 행하고,

   상기 분배부는, 추가로 4계통의 비트 데이터로 교번적으로 분배하는 것을 행하고,

   상기 제1 셀렉터에 의해, 1계통의 비트 데이터와, 2계통으로 분배된 비트 데이터와, 4계통으로 분배된 비트 데이터의 출력을 선택하고,

   상기 제2 셀렉터에 의해, 변환되어 있지 않은 주파수의 클록과, 1/2배의 주파수의 클록과, 1/4배의 주파수의 클록의 출력을 선택하는,

   고체 촬상 장치.
4. 촬상 신호 출력 회로에 있어서,

   고체 촬상 소자에 의한 촬상에 의해 획득된 화소 신호에 동기한 클록을 적어도 1/2배의 주파수의 클록으로 하는 클록 변환부;

   상기 클록 변환부에 의해 변환된 클록에 동기하여, 상기 고체 촬상 소자에 의한 촬상에 의해 획득된 화소 신호의 각각의 비트 데이터를, 적어도 2계통의 비트 데이터로 교번적으로 분배하는 분배부;

   상기 분배부에 의해 분배된 비트 데이터와 분배되지 않은 비트 데이터의 출력을 선택하는 제1 셀렉터;

   상기 클록 변환부에 의해 변환된 주파수의 클록과 변환되지 않은 주파수의 클록의 출력을 선택하는 제2 셀렉터;

   상기 제1 셀렉터 및 상기 제2 셀렉터에서의 출력을 지정하는 출력 모드의 제어부를 포함하며,

   동일한 전송 레이트로 출력되는 화소 신호를, 상이한 주파수의 클록에 동기하여 출력할 수 있는,

   촬상 신호 출력 회로.
5. 제4항에 있어서,

   상기 제어부가 지정하는 출력 모드로서,

   상기 제1 셀렉터가 분할되어 있지 않은 비트 데이터의 출력을 선택하도록 하고, 상기 제2 셀렉터가 상기 클록 변환부에 의해 변환된 1/2배의 주파수의 클록을 선택하도록 하는 출력 모드를 갖는,

   촬상 신호 출력 회로.
6. 제5항에 있어서,

   상기 클록 변환부는, 추가로 1/4배의 주파수의 클록으로의 변환을 행하고,

   상기 분배부는, 추가로 4계통의 비트 데이터로 교번적으로 분배하는 것을 행하고,

   상기 제1 셀렉터에 의해, 1계통의 비트 데이터와, 2계통으로 분배된 비트 데이터와, 4계통으로 분배된 비트 데이터의 출력을 선택하고,

   상기 제2 셀렉터에 의해, 변환되어 있지 않은 주파수의 클록과, 1/2배의 주파수의 클록과, 1/4배의 주파수의 클록의 출력을 선택하는,

   촬상 신호 출력 회로.

Images