KR20100053898A - 반도체 장치 제조 방법 - Google Patents

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Abstract

본 발명은 비정질카본으로 인한 공정 단가 상승 및 엑시튜 식각공정을 개선 및 질화막 하드마스크의 마진을 개선할 수 있는 반도체 장치 제조 방법을 제공하기 위한 것으로, 본 발명은 기판 상에 폴리실리콘층, 금속층 및 질화막을 형성하는 단계; 상기 질화막 상에 다기능하드마스크패턴을 형성하는 단계; 상기 다기능하드마스크패턴을 식각장벽으로 상기 질화막을 식각하여 게이트 하드마스크패턴을 형성하는 단계; 인시튜로 상기 금속층을 식각하여 금속전극을 형성하는 단계; 상기 다기능하드마스크패턴을 제거하는 단계; 상기 게이트 하드마스크패턴 및 금속전극의 측벽에 게이트 스페이서를 형성하는 단계; 상기 폴리실리콘층을 식각하여 폴리실리콘전극을 형성하는 단계를 포함하여, 비정질카본 대신 다기능하드마스크패턴을 식각장벽으로 이용하여 비정질카본 적용시보다 공정마진개선 및 원가절감의 효과, 게이트 하드마스크패턴 형성 후 다기능하드마스크패턴을 제거하지 않고, 인시튜로 금속전극을 형성함으로써 공정시간을 단축시키는 효과, 게이트 하드마스크패턴의 탑어택 및 그에 따른 손실을 방지하고, 따라서 게이트 하드마스크패턴의 두께를 감소시켜, 마진을 확보하는 효과가 있다.
패턴, 질화막, 공정마진

Description

반도체 장치 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 장치의 패턴 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 패턴의 미세화가 계속 진행되면서 마스크 공정에서 감광막의 두께가 얇아지고 있다. 감광막의 두께가 얇아지면 식각공정시 식각마진이 부족하여 하부에 형성된 물질이 일부 식각되는 등의 공정 마진이 감소하고, 이러한 공정마진 감소로 인해 반도체 소자의 특성이 악화되는 문제가 있다.
현재, 감광막만으로는 부족한 공정마진을 확보하기 위해 비정질카본(Amourphous Carbon)을 하드마스크로 사용하고 있다.
그러나, 비정질카본의 경우 형성비용이 비싸고, 식각공정이 용이하지 못한 문제가 있다. 또한, 비정질카본을 하드마스크로 사용하기 위해서는 감광막을 형성하기 전에 실리콘산화질화막(SiON) 및 반사방지막(Anti Reflective Coating Layer)을 추가로 형성해야 하는 문제점이 있다.
한편, 현재 게이트 패턴 형성을 위한 패터닝은 식각마스크로 질화막 하드마스크, 비정질카본, 실리콘산화질화막 및 감광막의 적층구조를 사용하고 있으며, 식각시 게이트 하드마스크로 사용되는 질화막 하드마스크의 식각과 게이트 전극의 식각으로 나누어 엑시튜(Exsitu) 식각이 진행되고 있다. 즉, 비정질카본으로 질화막 하드마스크를 식각한 후, 비정질카본을 제거하고 이어서, 질화막 하드마스크로 게이트 전극 식각을 진행하게 된다.
이때, 게이트 전극 식각 전에 비정질카본을 제거하기 때문에 게이트 전극 식각시 질화막 하드마스크가 손실되어 후속 공정(예컨대, 랜딩 플러그 콘택)에서 질화막 하드마스크의 마진을 부족하게 만드는 문제점이 있다. 또한, 게이트 패턴의 프로파일에 있어서, 질화막 하드마스크의 선폭의 거칠기(LWR:Line Width Roughness) 및 쓰러짐(Leaning) 현상이 발생하는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 비정질카본으로 인한 공정 단가 상승 및 엑시튜 식각공정을 개선할 수 있는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
또 다른 목적으로, 질화막 하드마스크의 마진을 개선할 수 있는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치 제조 방법은 기판 상에 폴리실리콘층, 금속층 및 질화막을 형성하는 단계; 상기 질화막 상에 다기능하드마스크패턴을 형성하는 단계; 상기 다기능하드마스크패턴을 식각장벽으로 상기 질화막을 식각하여 게이트 하드마스크패턴을 형성하는 단계; 인시튜로 상기 금속층을 식각하여 금속전극을 형성하는 단계; 상기 다기능하드마스크패턴을 제거하는 단계; 상기 게이트 하드마스크패턴 및 금속전극의 측벽에 게이트 스페이서를 형성하는 단계; 상기 폴리실리콘층을 식각하여 폴리실리콘전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 다기능하드마스크패턴은 실리콘(Si)을 함유하고, 2500Å∼3000Å의 두께로 형성하며, 코팅(Coating) 방식으로 형성하는 것을 특징으로 한다.
또한, 상기 질화막은 2300Å∼2500Å의 두께로 형성하는 것을 특징으로 한 다.
또한, 상기 게이트 스페이서를 형성하는 단계는, 상기 게이트 하드마스크패턴을 포함하는 전체구조의 단차를 따라 캡핑막을 형성하는 단계; 상기 캡핑막을 상기 게이트 하드마스크패턴 및 금속전극의 측벽에 잔류시키는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 캡핑막은 질화막이고, 50Å∼60Å의 두께인 것을 특징으로 한다.
상술한 본 발명의 반도체 장치 제조 방법은 비정질카본 대신 다기능하드마스크패턴을 식각장벽으로 이용하여 비정질카본 적용시보다 공정마진개선 및 원가절감의 효과가 있다.
또한, 게이트 하드마스크패턴 형성 후 다기능하드마스크패턴을 제거하지 않고, 인시튜로 금속전극을 형성함으로써 공정시간을 단축시키는 효과가 있다. 또한, 게이트 하드마스크패턴의 탑어택 및 그에 따른 손실을 방지하고, 따라서 게이트 하드마스크패턴의 두께를 감소시켜, 마진을 확보하는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 기판(11) 상에 게이트 절연막(12)을 형성한다. 기판(11)은 DRAM 공정이 진행되는 반도체(실리콘) 기판일 수 있다. 게이트 절연막(12)은 기판(11)과 후속 게이트 간의 절연을 위한 것으로, 산화막으로 형성하는 것이 바람직하다. 이때, 산화막은 열산화막 또는 플라즈마산화막으로 형성할 수 있다.
이어서, 게이트 절연막(12) 상에 폴리실리콘층(13)을 형성한다.
이어서, 폴리실리콘층(13) 상에 금속층(14)을 형성한다. 금속층(14)은 폴리실리콘층(13)과 함께 게이트 전극으로 사용하기 위한 것으로, 금속 또는 금속실리사이드로 형성하되, 금속은 텅스텐, 금속실리사이드는 텅스텐실리사이드로 형성하는 것이 바람직하다. 또한, 금속층(14) 형성전에 금속의 확산방지를 위해 배리어 메탈(Barrier Metal)을 추가로 형성할 수 있다. 이때, 배리어메탈은 티타늄막(Ti)과 텅스텐질화막(WN)의 적층막으로 형성하는 것이 바람직하다. 금속층(14)은 DCVD(Direct electric Chemical Vapor Deposition)방식으로 형성할 수 있다.
이어서, 금속층(14) 상에 질화막(15)을 형성한다. 질화막(15)은 후속 게이트 패턴 형성시 하드마스크 역할 및 후속 공정에서 게이트 전극을 보호하기 위한 것이다. 질화막(15)은 2300Å∼2500Å의 두께로 형성할 수 있다. 이는 종래 3000Å의 두께로 형성하던 것보다 얇은 두께로 형성함으로써 질화막(15)의 프로파일을 양호하게 할 수 있다.
이어서, 질화막(15) 상에 다기능하드마스크층(16, Multi Function Hard Mask)을 형성한다. 다기능하드마스크층(16)은 막내 실리콘이 33％∼40％의 함유량(질량비)을 갖는 막으로, 게이트 패턴 형성시 하드마스크 역할, 질화막(15) 보호역할 및 반사방지 역할을 한다. 따라서, 게이트 패턴을 위해 비정질카본을 적용하는 경우 필수적으로 형성해야하는 실리콘산화질화막 및 반사방지막의 형성을 생략할 수 있으므로, 공정마진을 감소시킬 수 있다.
또한, 다기능하드마스크층(16)은 코팅(Coating) 방식에 의해 형성되며, 이에 따라 화학기상증착법(Chemical Vapor Depostion) 등과 같은 고비용의 증착방법을 사용하는 비정질카본 적용시 보다 원가절감이 가능하다.
다기능하드마스크층(16)은 후속 질화막(15) 식각 후 적어도 1000Å 이상의 두께, 금속층(14) 식각 후 적어도 250Å 이상의 두께가 잔류하도록 두께를 조절하여 형성하되 바람직하게는 2500Å∼3000Å의 두께로 형성할 수 있다. 이는, 다기능하드마스크층(16)의 두께가 너무 높더나 너무 낮은 경우, 질화막(15)의 마진 및 프로파일에 영향을 주기 때문이다.
이어서, 다기능하드마스크층(16) 상에 감광막 패턴(17)을 형성한다. 감광막 패턴(17)은 다기능하드마스크층(16) 상에 감광막을 코팅(Coating)하고 노광(Exposure) 및 현상(Development)으로 패터닝하여 게이트 패턴영역이 정의되도록 형성할 수 있다. 감광막 패턴(17)을 형성하기 전에 반사방지막을 추가로 형성할 수 있다.
도 1b에 도시된 바와 같이, 감광막 패턴(17, 도 1a 참조)을 식각장벽으로 다 기능하드마스크층(16, 도 1a 참조)을 식각하여 다기능하드마스크패턴(16A)을 형성한다. 다기능하드마스크패턴(16A)은 감광막 패턴(17)과 동일하게 게이트 패턴 영역을 정의한다.
다기능하드마스크패턴(16A)의 식각이 완료된 후 잔류하는 감광막 패턴(17)은 건식식각으로 제거하되, 산소 스트립공정으로 제거할 수 있다.
도 1c에 도시된 바와 같이, 다기능하드마스크패턴(16A, 도 1b 참조)을 식각장벽으로 질화막(15, 도 1b 참조)을 식각하여 게이트 하드마스크패턴(15A)을 형성한다. 게이트 하드마스크(15A)의 형성이 완료되는 시점에서 잔류하는 다기능하드마스크패턴(16B)은 적어도 1000Å이상이 된다.
이하, 잔류하는 다기능하드마스크패턴(16B)을 '다기능하드마스크패턴(16B)'이라고 한다.
도 1d에 도시된 바와 같이, 다기능하드마스크패턴(16B, 도 1c 참조)을 식각장벽으로 금속층(14, 도 1c 참조)을 식각하여 금속전극(14A)을 형성한다. 특히, 금속층(14)의 식각은 게이트 하드마스크패턴(15A)의 형성과 동일한 챔버에서 인시튜(In-Situ)로 진행되며, 이에 따라 공정 단순화 및 TAT(Turn Around Time) 감소효과가 있다.
금속전극(14A)의 형성이 완료되는 시점에서 잔류하는 다기능하드마스크패턴(16C)은 적어도 250Å이상이 된다. 즉, 금속전극(14A) 식각시 다기능하드마스크패턴(16B)을 제거하지 않고, 그대로 식각장벽으로 활용함으로써 게이트 하드마스크패턴(15A)의 탑어택(Top Attack)에 의한 손실을 방지할 수 있다. 또한, 게이트 하 드마스크패턴(15A)이 노출되지 않기 때문에, 금속전극(14A) 형성을 위한 식각시 게이트 하드마스크패턴(15A)이 손실되는 부분을 고려하여 높이를 정하지 않아도 되므로, 종래보다 얇은 두께로 게이트 하드마스크패턴(15A)의 두께를 정할 수 있으며, 이에 따라 보다 수직(Vertical)한 프로파일을 구현할 수 있다. 또한, 게이트 하드마스크패턴(15A)의 손실을 방지하여 후속 공정에서 게이트 하드마스크패턴(15A)의 손실에 의한 부담을 줄여줄 수 있다.
도 1e에 도시된 바와 같이, 잔류하는 다기능하드마스크패턴(16C, 도 1d 참조)을 제거한다.
이어서, 게이트 하드마스크패턴(15A)을 포함하는 전체구조의 단차를 따라 캡핑막(18, Capping Layer)을 형성한다. 캡핑막(18)은 후속 공정에서 금속전극(14A)의 이상산화를 방지하기 위한 것으로, 질화막으로 형성할 수 있다. 캡핑막(18)은 50Å∼60Å의 두께로 형성할 수 있다.
도 1f에 도시된 바와 같이, 캡핑막(18, 도 1e 참조)을 식각하여 게이트 하드마스크패턴(15A) 및 금속전극(14A)의 측벽에 잔류하는 게이트 스페이서(18A)를 형성한다.
이어서, 폴리실리콘막(13, 도 1e 참조)을 식각하여 폴리실리콘전극(13A)을 형성한다. 폴리실리콘전극(13A) 형성시 하부 게이트 절연막(12)의 손실을 방지하기 위해 너무 많은 타겟이 들어가지 않도록 식각시간(Etch Time)을 조절할 필요성이 있다. 또한, 폴리실리콘전극(13A) 형성시 게이트 하드마스크패턴(15A)이 식각장벽역할을 하므로 일부 손실되나, 도 1d에서 금속전극(14A) 형성시 잔류하는 다기능하 드마스크패턴(16C)에 의해 게이트 하드마스크패턴(15A)의 식각이 방지됨으로써, 게이트 하드마스크패턴(15A)의 손실을 최소화시킬 수 있다. 즉, 게이트 패턴 형성시 게이트 하드마스크패턴(15A)이 손실되는 공정은 폴리실리콘전극(13A)이 형성되는 공정에 한정된다.
따라서, 폴리실리콘전극(13A), 금속전극(14A) 및 게이트 하드마스크패턴(15A)이 적층된 게이트 패턴이 형성된다.
한편, 본 발명의 실시예는 반도체 장치의 게이트 패턴 형성방법에 대해 설명하고 있으나, 다기능하드마스크를 적용한 본 발명은 게이트 패턴 외에 비트라인, 소자분리막, 스토리지 노드 콘택 등 하드마스크를 필요로 하는 모든 식각공정에 응용될 수 있다.
이렇듯, 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 기판 12 : 게이트 절연막
13 : 폴리실리콘층 14 : 금속층
15 : 질화막 16 : 다기능하드마스크층
17 : 감광막 패턴 18 : 캡핑막

Claims (8)

  1. 기판 상에 폴리실리콘층, 금속층 및 질화막을 형성하는 단계;
    상기 질화막 상에 다기능하드마스크패턴을 형성하는 단계;
    상기 다기능하드마스크패턴을 식각장벽으로 상기 질화막을 식각하여 게이트 하드마스크패턴을 형성하는 단계;
    인시튜로 상기 금속층을 식각하여 금속전극을 형성하는 단계;
    상기 다기능하드마스크패턴을 제거하는 단계;
    상기 게이트 하드마스크패턴 및 금속전극의 측벽에 게이트 스페이서를 형성하는 단계; 및
    상기 폴리실리콘층을 식각하여 폴리실리콘전극을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 다기능하드마스크패턴은 실리콘(Si)을 함유하는 반도체 장치 제조 방법.
  3. 제1항에 있어서,
    상기 다기능하드마스크패턴은 2500Å∼3000Å의 두께로 형성하는 반도체 장치 제조 방법.
  4. 제1항에 있어서,
    상기 다기능하드마스크패턴은 코팅(Coating) 방식으로 형성하는 반도체 장치 제조 방법.
  5. 제1항에 있어서,
    상기 질화막은 2300Å∼2500Å의 두께로 형성하는 반도체 장치 제조 방법.
  6. 제1항에 있어서,
    상기 게이트 스페이서를 형성하는 단계는,
    상기 게이트 하드마스크패턴을 포함하는 전체구조의 단차를 따라 캡핑막을 형성하는 단계; 및
    상기 캡핑막을 상기 게이트 하드마스크패턴 및 금속전극의 측벽에 잔류시키는 단계
    를 포함하는 반도체 장치 제조 방법.
  7. 제6항에 있어서,
    상기 캡핑막은 질화막인 반도체 장치 제조 방법.
  8. 제6항에 있어서,
    상기 캡핑막은 50Å∼60Å의 두께인 반도체 장치 제조 방법.
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