KR20100050802A - Connecting method of active area for semiconductor device using lift-off process - Google Patents

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Abstract

PURPOSE: A method for shorting an active area of a semiconductor device is provided to prevent a short with a gate and a contact spike of an STI area and reduce an unnecessary active area by connecting the active areas of the semiconductor device using a barrier metal. CONSTITUTION: A shallow trench is formed on a silicon substrate(10) using a photolithography process and an etching process. A field area is opened between active areas to be connected using the photolithography process. A barrier metal(40) is selectively deposited on the field area between the active areas by a photoresist removing process after a thin film deposition process. A barrier metal and a field insulation layer on the active area is removed with a chemical mechanical polishing process after a field insulation layer(50) is deposited.

Description

리프트 오프 공정을 이용한 반도체 소자의 활성영역 단락 방법{Connecting method of Active area for semiconductor device using lift-off process}Connecting method of active area for semiconductor device using lift-off process

본 발명은 반도체 소자의 활성영역 단락 방법에 관한 것으로, 더욱 상세하게는 컨택과 금속배선을 사용하지 않고 활성영역 사이를 연결함으로써 보다 효율적으로 칩 면적을 활용할 수 있는 리프트 오프 공정을 이용한 반도체 소자의 활성영역 단락 방법에 관한 것이다.The present invention relates to a method of shorting an active region of a semiconductor device, and more particularly, to an activity of a semiconductor device using a lift-off process that can utilize a chip area more efficiently by connecting between active regions without using a contact and metal wiring. Area short circuit method.

일반적으로 반도체 공정의 생산성에 가장 큰 영향을 미치는 것은 칩(chip)의 크기이며, 칩 크기(chip size)를 작게 할 수록 한 장의 웨이퍼(wafer)에서 많은 수의 칩을 생산할 수 있기 때문에 그만큼 경쟁력을 갖출 수 있다. In general, the biggest impact on the productivity of semiconductor processes is chip size, and the smaller the chip size, the greater the number of chips produced on a single wafer. Can be equipped.

이러한 이유로 설계(design)와 공정 측면에서 칩 크기를 작게 하는 노력을 하고 있으나, 공정 여유도(process margin)과 디자인 룰(design rule)에 의해 그 한계를 가지고 있다.For this reason, efforts have been made to reduce chip size in terms of design and process, but have limitations due to process margin and design rules.

반도체 소자의 활성 영역(active area)은 NMOS 또는 PMOS 트랜지스터, 또는 저항 등이 형성되는 영역이고, 이러한 각각의 활성 영역을 격리시키기 위하여 소자 분리막이 필드 영역(field area)에 형성된다.An active area of a semiconductor device is an area where an NMOS or PMOS transistor, a resistor, or the like is formed, and an isolation layer is formed in a field area in order to isolate each of these active areas.

그리고 모든 활성 영역은 컨택(contact)과 금속배선에 의해 연결된다. 이때 활성 영역에 컨택이 위치하는 경우 공정 여유도와 디자인 룰에 의해 그 영역을 확장 시켜야 한다. And all active regions are connected by contact and metallization. In this case, if the contact is located in the active area, the area should be extended by the process margin and design rules.

이는 근처의 게이트 전극와 단락 되지 않도록 하는 것과 동시에 필드 영역으로 침범되지 않도록 컨택 주변에 충분한 공간을 확보시키기 위함이다. 특히 여러 개의 컨택이 동시에 형성되는 경우 추가로 더 많은 공간을 확보해야만 공정이 가능하다. This is to prevent short circuits with nearby gate electrodes and to ensure sufficient space around the contacts so as not to invade the field region. In particular, when several contacts are formed at the same time, additional space must be secured before the process can be performed.

첨부된 도 1에 도시한 바와 같은 CMOS 인버터(inverter)를 제조하는 것을 예로 들어 설명하면 다음과 같다. 도 1은 CMOS 인버터의 회로도이고, 도 2는 종래의 기술에 따른 CMOS 인버터의 레이아웃도이고, 도 3은 도 2의 a-a'면을 잘라서 본 단면도이다. Referring to the manufacture of a CMOS inverter (inverter) as shown in Figure 1 attached as an example as follows. 1 is a circuit diagram of a CMOS inverter, FIG. 2 is a layout diagram of a conventional CMOS inverter, and FIG. 3 is a cross-sectional view taken along the line a-a 'of FIG. 2.

첨부된 도 2 내지 도 3을 참조하면, 종래의 기술에 따른 CMOS 인버터를 구현하기 위해서는 PMOS 소자의 드레인 영역과 NMOS 소자의 소오스 영역을 서로 연결하여야 한다(도 1의 점선부분 참조).2 to 3, in order to implement a CMOS inverter according to the related art, a drain region of a PMOS device and a source region of an NMOS device should be connected to each other (see dotted line in FIG. 1).

이를 위해서 종래의 기술에서는 컨택 레이어와 메탈1 레이어를 통하여 연결을 하고 있으며, 이때 컨택 레이어가 상기 PMOS 소자의 드레인 영역과 NMOS 소자의 소오스 영역에 위치하기 위해서는 해당 공정기술의 디자인 룰을 따라야 하므로 실리콘의 면적을 많이 점유하는 문제점이 있다.To this end, in the prior art, the contact layer and the metal 1 layer are connected. In this case, in order for the contact layer to be located in the drain region of the PMOS device and the source region of the NMOS device, the design rules of the corresponding process technology must be followed. There is a problem of occupying a lot of area.

즉 컨택 레이어 자체의 사이즈(도 2의 'A' 참조) 뿐만 아니라 게이트 전극 및 활성 영역과의 오버레이 마진을 확보하기 위한 거리(도 2의 'B', 'C' 참조)가 필요하게 된다. 따라서 최소한 A+B+C 크기의 활성영역이 필요하게 되는 것이다. That is, not only the size of the contact layer itself (see 'A' in FIG. 2) but also a distance (see 'B' and 'C' in FIG. 2) for securing an overlay margin between the gate electrode and the active region is required. Therefore, at least A + B + C active area is required.

따라서 본 발명은 상술한 제반 문제점을 해결하고자 안출된 것으로, 컨택과 메탈1 레이어를 사용하지 않고 배리어 금속을 사용하여 연결하는 리프트 오프 공정을 이용한 반도체 소자의 활성영역 단락 방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method of shorting an active region of a semiconductor device using a lift-off process of connecting a barrier metal using a contact metal without using a contact and metal 1 layer. .

상술한 바와 같은 목적을 구현하기 위한 본 발명의 리프트 오프 공정을 이용한 반도체 소자의 활성영역 단락 방법은 실리콘 기판 상에 사진 공정 및 식각 공정을 진행하여 셀로우 트렌치를 형성하는 제1 단계; 사진 공정을 진행하여 연결시킬 활성영역 사이의 필드영역을 오픈시키는 제2 단계; 박막 증착 공정을 진행하여 배리어 금속을 증착한 후 감광막 제거 공정에 의하여 상기 활성영역 사이의 필드영역에 선택적으로 배리어 금속을 증착하는 제3 단계; 그리고 필드 절연막을 증착한 후 화학적기계적 연마 공정에 의하여 활성영역 상의 필드 절연막 및 배리어 메탈을 제거하는 제4 단계;를 포함하여 이루어진 것을 특징으로 한다.An active region short-circuit method of a semiconductor device using a lift-off process of the present invention for realizing the above object includes a first step of forming a trench trench by performing a photo process and an etching process on a silicon substrate; A second step of opening a field region between active regions to be connected by performing a photo process; Performing a thin film deposition process to deposit the barrier metal and then selectively depositing the barrier metal on the field regions between the active regions by a photoresist removal process; And after depositing the field insulating film, a fourth step of removing the field insulating film and the barrier metal on the active region by a chemical mechanical polishing process.

또한, 상기 제3 단계는 스퍼터링 방식에 의하여 상기 배리어 금속으로 Ti 또는 Ta 금속을 증착하는 것을 특징으로 한다.In addition, the third step is characterized in that the deposition of Ti or Ta metal to the barrier metal by the sputtering method.

또한, 상기 제4 단계는 필드 절연막으로 TEOS막을 증착하는 것을 특징으로 한다.In the fourth step, the TEOS film is deposited using the field insulating film.

본 발명의 리프트 오프 공정을 이용한 반도체 소자의 활성영역 단락 방법은 실리콘 기판 상에 패드 산화막 및 패드 질화막을 형성한 후 사진 공정 및 식각 공 정을 진행하여 셀로우 트렌치를 형성하는 제1 스텝; 사진 공정을 진행하여 연결시킬 활성영역 사이의 필드영역을 오픈시키는 제2 스텝; 박막 증착 공정을 진행하여 배리어 금속을 증착한 후 감광막 제거 공정에 의하여 상기 활성영역 사이의 필드영역에 선택적으로 배리어 금속을 증착하는 제3 스텝; 필드 절연막을 증착한 후 화학적기계적 연마 공정에 의하여 활성영역 상의 패드 질화막을 연마정지막으로 하여 상기 필드 절연막을 평탄화하여 제거하는 제4 스텝; 그리고 인산용액을 사용하여 상기 활성영역 상의 패드 질화막을 제거하는 제5 스텝;을 포함하여 이루어진 것을 특징으로 한다.In an embodiment, a method of shorting an active region of a semiconductor device using a lift-off process may include forming a pad trench by forming a pad oxide layer and a pad nitride layer on a silicon substrate, and then performing a photo process and an etching process to form a shallow trench; A second step of opening a field region between active regions to be connected by performing a photo process; A third step of depositing a barrier metal by performing a thin film deposition process and selectively depositing a barrier metal in a field region between the active regions by a photoresist removal process; A fourth step of planarizing and removing the field insulating film by depositing a field insulating film and using a pad nitride film on the active region as a polishing stop film by a chemical mechanical polishing process; And a fifth step of removing the pad nitride film on the active region by using a phosphate solution.

또한, 상기 제3 스텝은 스퍼터링 방식에 의하여 상기 배리어 금속으로 Ti 또는 Ta 금속을 증착하는 것을 특징으로 한다.In addition, the third step is characterized in that the deposition of Ti or Ta metal to the barrier metal by the sputtering method.

또한, 상기 제4 스텝은 필드 절연막으로 TEOS막을 증착하는 것을 특징으로 한다.In the fourth step, the TEOS film is deposited using the field insulating film.

본 발명에 따른 리프트 오프 공정을 이용한 반도체 소자의 활성영역 단락 방법에 의하면 배리어 금속을 사용하여 반도체 소자의 활성영역을 연결함으로써 불필요한 활성영역의 확장을 줄이고, 종래의 컨택에 의해 발생할 수 있는 게이트 전극과의 단락(short) 및 STI 영역의 컨택 스파이크(contact spike) 현상을 방지할 수 있는 효과가 있다. According to the method of shorting an active region of a semiconductor device using a lift-off process according to the present invention, a barrier metal is used to connect an active region of a semiconductor device, thereby reducing unnecessary expansion of an active region, There is an effect that can prevent the short (short) of and the contact spike (contact spike) phenomenon of the STI region.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시에에 대한 구성 및 작용을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 쉽게 실시할 수 있도록 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings, the configuration and operation of the preferred embodiment of the present invention will be described in detail so that those skilled in the art can easily carry out.

도 4a 내지 도 4d는 본 발명의 일실시예에 따른 리프트 오프 공정을 이용한 반도체 소자의 활성영역 단락 방법을 설명하기 위한 단면도이다.4A through 4D are cross-sectional views illustrating a method of shorting an active region of a semiconductor device using a lift-off process according to an exemplary embodiment of the present invention.

본 발명의 일실시예에 따른 리프트 오프 공정을 이용한 반도체 소자의 활성영역 단락 방법은 제1 단계 내지 제4 단계를 포함하여 이루어져 있다.An active region short circuit method of a semiconductor device using a lift-off process according to an exemplary embodiment of the present invention includes first to fourth steps.

첨부된 도 4a를 참조하면, 상기 제1 단계는 실리콘 기판(10) 상에 사진 공정 및 식각 공정을 진행하여 셀로우 트렌치를 형성하는 단계이다. 이 단계에서 종래의 기술에 따른 셀로우 트렌치 아이솔레이션(Shallow Trench Isolation) 방식과는 달리 실리콘 기판(10) 상에 바로 감광막(20)을 패터닝하여 상기 셀로우 트렌치(30)를 패터닝하는 것이 바람직하다. Referring to FIG. 4A, the first step is to form a shallow trench by performing a photo process and an etching process on the silicon substrate 10. In this step, unlike the shallow trench isolation method according to the related art, it is preferable to pattern the shallow trench 30 by patterning the photoresist 20 directly on the silicon substrate 10.

다른 한편으로는 실리콘 산화막(도시되지 않음) 또는 실리콘 질화막(도시되지 않음)을 실리콘 기판 상에 증착하여 이를 하드 마스크(hard mask)로하여 셀로우 트렌치를 형성하고, 상기 하드 마스크를 습식 식각에 의하여 제거하여 상기 셀로우 트렌치를 패터닝하는 것도 가능하다.On the other hand, a silicon oxide film (not shown) or a silicon nitride film (not shown) is deposited on a silicon substrate to form a shallow trench by using it as a hard mask, and the hard mask is formed by wet etching. It is also possible to pattern the cell trench by removing it.

첨부된 도 4b를 참조하면, 상기 제2 단계는 사진 공정을 진행하여 연결시킬 활성영역(10a, 10b) 사이의 필드영역(30c)을 오픈시키는 단계이다. 이때 서로 연결되는 활성영역(10a, 10b)에는 컨택 레이어가 위치하지 아니하므로 각각의 공정의 디자인 룰을 만족하는 최소한의 크기로 상기 활성영역(10a, 10b)을 정의할 수 있게 된다. Referring to FIG. 4B, the second step is to open the field region 30c between the active regions 10a and 10b to be connected by performing a photo process. In this case, since the contact layers are not positioned in the active regions 10a and 10b connected to each other, the active regions 10a and 10b can be defined to a minimum size satisfying the design rule of each process.

첨부된 도 4c를 참조하면, 상기 제3 단계는 박막 증착 공정을 진행하여 배리어 금속(barrier metal)(40)을 증착한 후 감광막 제거 공정에 의하여 상기 활성영역(10a, 10b) 사이의 필드영역(30c)에 선택적으로 배리어 금속(40)을 증착하는 단계이다. 여기서 상기 배리어 금속(40)으로 스퍼터링(sputtering) 방식에 의하여 Ti 또는 Ta 금속을 증착하는 것이 바람직하다. Referring to FIG. 4C, in the third step, a thin film deposition process is performed to deposit a barrier metal 40, and then a field region between the active regions 10a and 10b by a photoresist removal process. Selectively depositing the barrier metal 40 in 30c). Here, it is preferable to deposit Ti or Ta metal by the sputtering method to the barrier metal 40.

따라서 본 발명의 일실시예에 따른 리프트 오프 공정을 이용한 반도체 소자의 활성영역 단락 방법은 리프트 오프 공정(lift-off process)을 이용하여 서로 연결하고자 하는 활성영역(10a, 10b) 사이의 필드영역(30c)에 선택적으로 배리어 금속(40)을 증착할 수 있는 것이다.Accordingly, the method of shorting an active region of a semiconductor device using a lift-off process according to an embodiment of the present invention may include a field region between active regions 10a and 10b to be connected to each other using a lift-off process. The barrier metal 40 may be selectively deposited on 30c.

첨부된 도 4d를 참조하면, 상기 제4 단계는 필드 절연막(50)을 증착한 후 화학적기계적 연마(CMP; chemicalmechanical polish) 공정에 의하여 활성영역(10) 상의 필드 절연막(50) 및 배리어 메탈(40)을 제거하는 단계이다. 여기서 상기 필드 절연막(50)으로 TEOS(Tetra-Ethyl-Ortho-Silicate)막을 증착하는 것이 바람직하다. Referring to FIG. 4D, in the fourth step, the field insulating film 50 and the barrier metal 40 on the active region 10 are deposited by a chemical mechanical polishing (CMP) process after depositing the field insulating film 50. ) Step. Here, it is preferable to deposit a TEOS (Tetra-Ethyl-Ortho-Silicate) film on the field insulating film 50.

이후 통상적인 방식에 의하여 게이트 전세정(gate pre-cleaning), 게이트 절연막(gate oxide) 형성, 게이트 도전막(gate conductor) 증착 및 게이트 패터닝 등의 공정을 진행하여 게이트 전극(도시되지 않음)을 형성하고, 저농도 이온주입, 스페이서(spacer) 형성, 고농도 이온주입 등의 공정을 진행하여 LDD(lightly doped drain) 구조를 형성한다.Thereafter, gate pre-cleaning, gate oxide formation, gate conductor deposition, and gate patterning are performed in a conventional manner to form a gate electrode (not shown). In addition, low concentration ion implantation, spacer formation, and high concentration ion implantation are performed to form a lightly doped drain (LDD) structure.

마지막으로 살리사이드(salicide) 공정을 진행하여 반도체 소자의 트랜지스터 제조 공정을 완료한다. 이때 살리사이드 공정을 통하여 활성 영역 표면의 실리콘(silicon)을 금속 반응시켜서 셀로우 트랜치의 측벽에 남아 있는 배리어 금속과 서로 연결되도록 한다.Finally, a salicide process is performed to complete the transistor manufacturing process of the semiconductor device. In this case, a metal reaction of silicon on the surface of the active region is performed through the salicide process so as to be connected to the barrier metal remaining on the sidewall of the cell trench.

따라서 본 발명의 일실시예에 따른 리프트 오프 공정을 이용한 반도체 소자의 활성영역 단락 방법은, 첨부된 도 5에 도시된 바와 같이 서로 연결하고자 하는 활성영역 사이의 필드영역에 선택적으로 형성된 배리어 금속(40)과 활성영역의 실리사이드 층(60)을 통하여 연결되는 구조를 이루는 것이다.Accordingly, in the method of shorting an active region of a semiconductor device using a lift-off process according to an embodiment of the present invention, as shown in FIG. 5, a barrier metal 40 selectively formed in a field region between active regions to be connected to each other is shown. ) And the silicide layer 60 of the active region.

도 6a 내지 도 6e는 본 발명의 다른 일실시예에 따른 리프트 오프 공정을 이용한 반도체 소자의 활성영역 단락 방법을 설명하기 위한 단면도이다.6A through 6E are cross-sectional views illustrating a method of shorting an active region of a semiconductor device using a lift-off process according to another exemplary embodiment of the present invention.

본 발명의 다른 일실시예에 따른 리프트 오프 공정을 이용한 반도체 소자의 활성영역 단락 방법은 제1 스텝 내지 제5 스텝을 포함하여 이루어져 있다.According to another exemplary embodiment of the present invention, a method for shorting an active region of a semiconductor device using a lift-off process includes first to fifth steps.

첨부된 도 6a를 참조하면, 상기 제1 스텝은 실리콘 기판(10) 상에 패드 산화막(70) 및 패드 질화막(80)을 형성한 후 사진 공정 및 식각 공정을 진행하여 셀로우 트렌치(30)를 형성하는 단계이다. Referring to FIG. 6A, the first step is to form the pad oxide layer 70 and the pad nitride layer 80 on the silicon substrate 10, and then perform a photo process and an etching process to form the shallow trench 30. Forming.

첨부된 도 6b를 참조하면, 상기 제2 스텝은 사진 공정을 진행하여 연결시킬 활성영역 사이의 필드영역(30c)을 오픈시키는 단계이다. 전술한 바와 마찬가지로 이때 서로 연결되는 활성영역에는 컨택 레이어가 위치하지 아니하므로 각각의 공정의 디자인 룰을 만족하는 최소한의 크기로 상기 활성영역을 정의할 수 있게 된다. Referring to FIG. 6B, the second step is to open a field region 30c between active regions to be connected by performing a photo process. As described above, since the contact layers are not positioned in the active regions connected to each other, the active regions can be defined to a minimum size satisfying the design rule of each process.

첨부된 도 6c를 참조하면, 상기 제3 스텝은 박막 증착 공정을 진행하여 배리어 금속(40)을 증착한 후 감광막 제거 공정에 의하여 상기 활성영역 사이의 필드영역(30c)에 선택적으로 배리어 금속(40)을 증착하는 단계이다. 여기서 상기 배리어 금속(40)으로 스퍼터링 방식에 의하여 Ti 또는 Ta 금속을 증착하는 것이 바람직하다. Referring to FIG. 6C, in the third step, the barrier metal 40 may be selectively deposited on the field region 30c between the active regions by performing a thin film deposition process to deposit the barrier metal 40. ) Is a step of depositing. Here, it is preferable to deposit Ti or Ta metal to the barrier metal 40 by sputtering.

전술한 바와 마찬가지로 본 발명의 다른 일실시예에 따른 리프트 오프 공정을 이용한 반도체 소자의 활성영역 단락 방법도 리프트 오프 공정을 이용하여 서로 연결하고자 하는 활성영역 사이의 필드영역에 선택적으로 배리어 금속을 증착할 수 있는 것이다.As described above, an active region short circuit method of a semiconductor device using a lift off process according to another exemplary embodiment of the present invention may selectively deposit a barrier metal in a field region between active regions to be connected to each other using a lift off process. It can be.

첨부된 도 6d를 참조하면, 상기 제4 스텝은 필드 절연막(50)을 증착한 후 화학적기계적 연마 공정에 의하여 활성영역 상의 패드 질화막(80)을 연마정지막으로 하여 상기 필드 절연막(50)을 평탄화하여 제거하는 단계이다. 여기서 상기 패드 질화막(80) 위에 존재하는 배리어 금속(40)이 제거되며, 상기 필드 절연막(50)으로 TEOS막을 증착하는 것이 바람직하다. Referring to FIG. 6D, the fourth step is to deposit the field insulating film 50 and then planarize the field insulating film 50 by using the pad nitride film 80 on the active region as a polishing stop film by a chemical mechanical polishing process. To remove it. Here, the barrier metal 40 existing on the pad nitride film 80 is removed, and the TEOS film is deposited on the field insulating film 50.

첨부된 도 6e를 참조하면, 상기 제5 스텝은 고온의 인산용액을 사용하여 상기 활성영역 상의 패드 질화막을 제거하는 단계이다. 여기서 사용되는 인산(phosphoric acid) 용액의 온도는 160 ~ 180℃의 온도를 사용하는 것이 바람직하다.Referring to FIG. 6E, the fifth step is to remove the pad nitride film on the active region by using a high temperature phosphoric acid solution. The temperature of the phosphoric acid (phosphoric acid) solution used here is preferably to use a temperature of 160 ~ 180 ℃.

이후 통상적인 방식에 의하여 게이트 전세정, 게이트 절연막 형성, 게이트 도전막 증착 및 게이트 패터닝 등의 공정을 진행하여 게이트 전극(도시되지 않음) 을 형성하고, 저농도 이온주입, 스페이서 형성, 고농도 이온주입 등의 공정을 진행하여 LDD 구조를 형성한다.After that, a gate electrode (not shown) is formed by a process such as gate pre-cleaning, gate insulating film formation, gate conductive film deposition, and gate patterning by a conventional method, and low concentration ion implantation, spacer formation, and high concentration ion implantation are performed. The process proceeds to form an LDD structure.

마지막으로 살리사이드 공정을 진행하여 반도체 소자의 트랜지스터 제조 공정을 완료한다. 이때 살리사이드 공정을 통하여 활성영역(10) 표면의 실리콘을 금속 반응시켜서 셀로우 트랜치의 측벽에 남아 있는 배리어 금속(40)과 서로 연결되도록 한다.Finally, the salicide process is performed to complete the transistor manufacturing process of the semiconductor device. At this time, the silicon of the surface of the active region 10 is metal-reacted through the salicide process so as to be connected to the barrier metal 40 remaining on the sidewall of the shallow trench.

따라서 본 발명의 다른 일실시예에 따른 리프트 오프 공정을 이용한 반도체 소자의 활성영역 단락 방법은, 첨부된 도 7에 도시된 바와 같이 서로 연결하고자 하는 활성영역(10a, 10b) 사이의 필드영역에 선택적으로 형성된 배리어 금속(40)과 활성영역의 실리사이드 층(60)을 통하여 연결되는 구조를 이루는 것이다.Accordingly, the method of shorting an active region of a semiconductor device using a lift-off process according to another exemplary embodiment of the present invention is selective to a field region between active regions 10a and 10b to be connected to each other, as shown in FIG. 7. The barrier metal 40 is formed to form a structure that is connected through the silicide layer 60 of the active region.

본 발명은 컨택 레이어 형성을 위해 추가로 활성 영역을 늘려야 하는 미세 활성 영역서 활용도가 높다. 일반적으로 공정 마진 확보와 소자 특성을 유지하기 위한 각 레이어의 패턴 사이즈(pattern size)는 각 제조 회사가 정한 고유의 디자인 룰에 의해 결정된다. 그러나 본 발명에서는 컨택과 금속배선을 사용하지 아니하고 활성영역을 연결시킴으로써 공간 활용 능력을 높여준다.The present invention has a high utilization in the micro active area, in which the active area needs to be further increased to form the contact layer. In general, the pattern size of each layer to maintain process margins and device characteristics is determined by unique design rules set by each manufacturer. However, the present invention improves space utilization by connecting active regions without using contacts and metal wiring.

즉 첨부된 도 8에 도시된 바와 같이, 본 발명은 서로 연결되는 활성영역에는 컨택 레이어가 위치하지 아니하므로 각각의 공정의 디자인 룰을 만족하는 최소한의 크기(도 8의 'D'참조)로 상기 활성영역을 정의할 수 있게 된다. That is, as shown in FIG. 8, the present invention does not have contact layers in the active regions connected to each other. The active area can be defined.

나아가 본 발명은 서로 연결되는 활성영역의 상부에 금속배선을 사용하지 이 니하므로 제1층 금속배선의 설계를 보다 자유롭게 할 수 있다은 장점이 있다. 또한 많은 영역에 본 발명이 적용이 되면, 일반적으로 제1층 금속배선이 차지하는 영역이 작아지게 된다. 따라서 기존의 공정을 사용할 경우에 비해 전체 금속배선층(metal layer)의 수를 줄이는 것도 가능하다. Furthermore, since the present invention does not use metal wires on the active regions connected to each other, the design of the first layer metal wires can be made more free. In addition, when the present invention is applied to many areas, the area occupied by the first layer metal wiring generally becomes small. Therefore, it is possible to reduce the total number of metal layers compared to the conventional process.

본 발명은 전술한 실시 예에 한정되지 아니하고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어서 자명한 것이다.It is apparent to those skilled in the art that the present invention is not limited to the above-described embodiments and can be practiced in various ways within the scope not departing from the technical gist of the present invention. It is.

도 1은 CMOS 인버터의 회로도,1 is a circuit diagram of a CMOS inverter,

도 2는 종래의 기술에 따른 CMOS 인버터의 레이아웃도,2 is a layout diagram of a CMOS inverter according to the prior art;

도 3은 도 2의 a-a'면을 잘라서 본 단면도,3 is a cross-sectional view taken along the line a-a 'of FIG. 2;

도 4a 내지 도 4d는 본 발명의 일실시예에 따른 리프트 오프 공정을 이용한 반도체 소자의 활성영역 단락 방법을 설명하기 위한 단면도,4A to 4D are cross-sectional views illustrating an active region short circuit method of a semiconductor device using a lift-off process according to an embodiment of the present invention;

도 5는 본 발명의 일실시예에 따른 리프트 오프 공정을 이용한 반도체 소자의 활성영역 단락 방법에 의하여 연결되는 구조를 보여주는 단면도,5 is a cross-sectional view illustrating a structure connected by an active region short circuit method of a semiconductor device using a lift-off process according to an embodiment of the present invention;

도 6a 내지 도 6e는 본 발명의 다른 일실시예에 따른 반도체 소자의 활성영역 단락 방법을 설명하기 위한 단면도,6A through 6E are cross-sectional views illustrating a method of shorting an active region of a semiconductor device according to another embodiment of the present invention;

도 7은 본 발명의 다른 일실시예에 따른 반도체 소자의 활성영역 단락 방법에 의하여 연결되는 구조를 보여주는 단면도,7 is a cross-sectional view illustrating a structure in which a semiconductor device is connected by an active region short circuit method according to another embodiment of the present invention;

도 8은 본 발명의 일실시예에 따른 CMOS 인버터의 레이아웃도.8 is a layout diagram of a CMOS inverter according to an embodiment of the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10 : 반도체 기판, 활성영역 20 : 감광막10 semiconductor substrate, active region 20 photosensitive film

30 : 셀로우 트렌치, 필드영역 40 : 배리어 금속30: cell trench, field region 40: barrier metal

50 : 필드 절연막 60 : 실리사이드층50: field insulating film 60: silicide layer

70 : 패드 산화막 80 : 패드 질화막70: pad oxide film 80: pad nitride film

Claims (6)

실리콘 기판 상에 사진 공정 및 식각 공정을 진행하여 셀로우 트렌치를 형성하는 제1 단계; 사진 공정을 진행하여 연결시킬 활성영역 사이의 필드영역을 오픈시키는 제2 단계; 박막 증착 공정을 진행하여 배리어 금속을 증착한 후 감광막 제거 공정에 의하여 상기 활성영역 사이의 필드영역에 선택적으로 배리어 금속을 증착하는 제3 단계; 그리고 필드 절연막을 증착한 후 화학적기계적 연마 공정에 의하여 활성영역 상의 필드 절연막 및 배리어 메탈을 제거하는 제4 단계;를 포함하여 이루어진 것을 특징으로 하는 리프트 오프 공정을 이용한 반도체 소자의 활성영역 단락 방법.Performing a photolithography process and an etching process on the silicon substrate to form a shallow trench; A second step of opening a field region between active regions to be connected by performing a photo process; Performing a thin film deposition process to deposit the barrier metal and then selectively depositing the barrier metal on the field regions between the active regions by a photoresist removal process; And a fourth step of removing the field insulating film and the barrier metal on the active region by depositing the field insulating film, followed by a chemical mechanical polishing process. 제1항에 있어서, 상기 제3 단계는 스퍼터링 방식에 의하여 상기 배리어 금속으로 Ti 또는 Ta 금속을 증착하는 것을 특징으로 하는 리프트 오프 공정을 이용한 반도체 소자의 활성영역 단락 방법.The method of claim 1, wherein the third step comprises depositing Ti or Ta metal to the barrier metal by a sputtering method. 제1항에 있어서, 상기 제4 단계는 필드 절연막으로 TEOS막을 증착하는 것을 특징으로 하는 리프트 오프 공정을 이용한 반도체 소자의 활성영역 단락 방법.The method of claim 1, wherein the fourth step comprises depositing a TEOS film with a field insulating film. 실리콘 기판 상에 패드 산화막 및 패드 질화막을 형성한 후 사진 공정 및 식각 공정을 진행하여 셀로우 트렌치를 형성하는 제1 스텝; 사진 공정을 진행하여 연결시킬 활성영역 사이의 필드영역을 오픈시키는 제2 스텝; 박막 증착 공정을 진행하여 배리어 금속을 증착한 후 감광막 제거 공정에 의하여 상기 활성영역 사이의 필드영역에 선택적으로 배리어 금속을 증착하는 제3 스텝; 필드 절연막을 증착한 후 화학적기계적 연마 공정에 의하여 활성영역 상의 패드 질화막을 연마정지막으로 하여 상기 필드 절연막을 평탄화하여 제거하는 제4 스텝; 그리고 인산용액을 사용하여 상기 활성영역 상의 패드 질화막을 제거하는 제5 스텝;을 포함하여 이루어진 것을 특징으로 하는 리프트 오프 공정을 이용한 반도체 소자의 활성영역 단락 방법.A first step of forming a shallow trench by forming a pad oxide film and a pad nitride film on a silicon substrate and then performing a photo process and an etching process; A second step of opening a field region between active regions to be connected by performing a photo process; A third step of depositing a barrier metal by performing a thin film deposition process and selectively depositing a barrier metal in a field region between the active regions by a photoresist removal process; A fourth step of planarizing and removing the field insulating film by depositing a field insulating film and using a pad nitride film on the active region as a polishing stop film by a chemical mechanical polishing process; And a fifth step of removing the pad nitride film on the active region by using a phosphate solution. 제4항에 있어서, 상기 제3 스텝은 스퍼터링 방식에 의하여 상기 배리어 금속으로 Ti 또는 Ta 금속을 증착하는 것을 특징으로 하는 리프트 오프 공정을 이용한 반도체 소자의 활성영역 단락 방법.The method of claim 4, wherein the third step comprises depositing Ti or Ta metal to the barrier metal by a sputtering method. 제4항에 있어서, 상기 제4 스텝은 필드 절연막으로 TEOS막을 증착하는 것을 특징으로 하는 리프트 오프 공정을 이용한 반도체 소자의 활성영역 단락 방법.The method of claim 4, wherein the fourth step comprises depositing a TEOS film with a field insulating film.
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