KR20100047828A - 투명한 나노와이어 트랜지스터 및 그 제조 방법 - Google Patents

투명한 나노와이어 트랜지스터 및 그 제조 방법 Download PDF

Info

Publication number
KR20100047828A
KR20100047828A KR1020097027533A KR20097027533A KR20100047828A KR 20100047828 A KR20100047828 A KR 20100047828A KR 1020097027533 A KR1020097027533 A KR 1020097027533A KR 20097027533 A KR20097027533 A KR 20097027533A KR 20100047828 A KR20100047828 A KR 20100047828A
Authority
KR
South Korea
Prior art keywords
nanowires
gate
nwt
oxide
transparent
Prior art date
Application number
KR1020097027533A
Other languages
English (en)
Inventor
토빈 제이. 막스
데이비드 비. 제인스
주상현
페이데 예
총우 조우
안토니오 파체티
Original Assignee
노오쓰웨스턴 유니버시티
퍼듀 리서치 파운데이션
유니버시티 오브 써던 캘리포니아
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 노오쓰웨스턴 유니버시티, 퍼듀 리서치 파운데이션, 유니버시티 오브 써던 캘리포니아 filed Critical 노오쓰웨스턴 유니버시티
Publication of KR20100047828A publication Critical patent/KR20100047828A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nanotechnology (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Thin Film Transistor (AREA)

Abstract

높은 전장효과 이동도(field-effect mobility)를 가지는 완전히 투명한 나노와이어 트랜지스터가 개시된다. 본 명세서에 개시된 완전히 투명한 나노와이어 트랜지스터는 하나 이상의 나노와이어, 투명한 무기 또는 유기 재료로 제조된 게이트 유전체, 투명한 소스, 드레인, 및 투명한 기판상에 제조된 게이트 콘택트(gate contacts) 들을 포함한다. 본 명세서에 개시된 완전히 투명한 나노와이어 트랜지스터는 또한 기계적으로 가요성(flexible)일 수 있다.
투명, 나노와이어, 트랜지스터

Description

투명한 나노와이어 트랜지스터 및 그 제조 방법{TRANSPARENT NANOWIRE TRANSISTORS AND METHODS FOR FABRICATING SAME}
본 출원은 2007년 6월 1일에 출원된 출원 번호 제60/932,636호의 우선권의 이익을 주장하며, 이 출원 전체는 참조로서 본 출원에 병합된다.
[연방정부의 후원 받는 연구 또는 개발에 대한 언급]
본 발명은, 부분적으로, 나노일렉트로닉스 및 컴퓨팅을 위한 NASA 연구소(National Aeronautics and Space Administration Institute for Nanoelectronics and Computing)와 국립 과학 재단(National Science Foundation)이 각각, 노오쓰웨스턴 대학에 수여한 교부금 No. NCC-2-1363 및 DMR0520513 하에, 정부 지원으로 이루어졌다. 미국 정부는 본 발명에 일정한 권리를 가지고 있다.
광학적으로 투명하고, 기계적으로 가요성(Mechanically flexible)인 전자회로(circuitry)의 개발은 "투명성(see-through)" 및 유사한 산물을 포함하는, 차세대 디스플레이 기술을 가능하게 하는 단계를 대표한다. 투명도와 가요성 이외에, 트랜지스터 성능 지표, 이를테면 트랜지스터 작동 동안 높은 온-전류[on-current(Ion)], 높은 온/오프 전류 비율[on/off current ratio(Ion/Ioff)], 높은 전계 효과 이동도[field-effect mobility (μeff)], 가파른 하부임계 기울기[subthreshold slope(S)], 및 작은 임계 전압[threshold voltage(VT)] 변동이 상업적으로 실용적인 논리 회로 및 디스플레이 디바이스를 구현하는데 요구된다.
나노와이어 트랜지스터(NWT), 즉, 전하 수송 채널 재료(charge transporting channel materials)로써 반도체 나노와이어를 삽입시키는(incorporating) 트랜지스터가, 다른 박막 트랜지스터[thin film transistors(TFT)]에 비한 그들의 높은 캐리어(carrier) 이동도 및 안전성 때문에, 미래 디스플레이 디바이스로 특별한 관심의 대상이다. 미리-형성된(pre-formed) 나노와이어는 또한 플라스틱 기판상에 제작된(fabricated) 회로와 같은 적용 용도에 필수적인 저온 디바이스 프로세싱을 허용한다. ZnO, SnO2, In2O3 또는 다른 반도체 산화 박막으로, 또는 드레인(drain) 금속 그리고 불투명 소스(source) 및 활성 채널 층(active channel layer)으로서 탄소 나노튜브 네트워크로, 또는 탄소 나노튜브 박막 및 투명한 소스/드레인 전극으로 제작된 투명한 트랜지스터에 대한 최근 보고가 몇몇 있었으나(예컨대, Carcia, P.F. et al., Appl . Phys . Lett ., 82: 1117-1119 (2003); Fortunato, E. et al., Thin Solid Films, 487: 205-211 (2005); Hoffman, RX. et al., Appl . Phys . Lett ., 82: 733-735 (2003); Nomura, K. et al., Science, 300: 1269-1272 (2003); Presley, R.E. et al., J. Phys . D: Appl . Phys ., 37: 2810-2813 (2004); Wang, L. et al., Nature Mater ., 5: 893-900 (2006); Hur, S.-H. et al., Appl . Phys . Lett ., 86, 243502-1-3 (2005); 및 Takenobu, T. et al., Appl . Phy . Lett ., 88: 3351 1-1-3 (2006)을 참조), 전부-투명한 게이트(gate) 및 소스/드레인 전극으로 제작되고 높은 수준의 트랜지스터 성능을 나타내는 완전히 투명한 NWT에 대한 보고는 전혀 없었다.
[요약]
전술한 점에 비추어 볼 때, 본원의 교시는 채널 재료로써 하나 이상의 반도체 나노와이어를 포함할 수 있는 나노와이어-계 트랜지스터 및 회로를 제공한다. 비제한적인 일부 실시예에서, 본원 교시의 나노와이어 트랜지스터 구조는 완전히 투명할 수 있고, 다양한 투명한 재료로부터 만들어진 구성요소를 포함할 수 있다. 나노와이어의 직경이 작다면, 본 명세서에 기술된 "완전히 투명한" 나노와이어 트랜지스터는 하나 이상의 불투명한 나노와이어(예컨대, 제한 없이, Si, Ge 및 이들의 합금 같은 14족 원소, GaAS, GaN, 및 InP 같은 하나 이상의 13-15족 원소, 그리고 CdS 및 CdSe 같은 하나 이상의 12-16족 원소로부터 만들어진 나노와이어) 및 투명한 산화물 나노와이어(예컨대, 제한 없이, ZnO, In2O3 및 SnO2 나노와이어), 그리고 투명한 게이트 및 소스/드레인 전극을 포함할 수 있다. 본원 교시의 나노와이어 트랜지스터는 만족스러운 광학적 투명도를 지닌 고성능 n-타입 트랜지스터 특성을 나타낼 수 있다. 다양한 적용 용도 중에서, 본원 교시의 나노와이어 트랜지스터는 활성-매트릭스 유기 발광 다이오드[active-matrix organic light-emitting diode (AMOLED)] 디스플레이에서 픽셀 스위칭(switching) 및 구동(driving) 트랜지스터로서 매력적일 수 있으며, 그리고 보고된 전계발광 유기 재료를 사용하는 픽셀을 구동하는데 충분한 전류를 공급할 수 있다. 구동 전자회로의 투명도는 활성-매트릭스 어레이 내 개구율(aperture ratio)을 현저히 증가하도록 할 수 있고, 이는 더 높은 디스플레이 밝기 및 감소된 전력 소비로 이어질 수 있다. 나노와이어 채널 재료의 높은 이동도는 또한 트랜지스터 회로의 더 빠른 스위칭을 허용할 수 있고, 이는 디스플레이 소자(element)의 직접 디지털 구동(direct digital drive) 같은 회로 접근을 허용할 수 있다.
일부 실시예에서, 본원 교시의 나노와이어 트랜지스터 디바이스는 소스 전극과 드레인 전극 사이에 연장되는 하나 이상의 반도체 나노와이어, 그리고 하나 이상의 반도체 나노와이어와 접촉하는 게이트 유전체(dielectric)를 포함할 수 있다. 일부 실시예에서, 이 디바이스는 채널 재료로써 단일 반도체 나노와이어를 포함할 수 있다. 다른 실시예에서, 이 디바이스는 더 많은 전류 운반 요구를 만족시키기 위해서 다수의 반도체 나노와이어를 포함할 수 있다. 전술한 것처럼, 일부 실시예에서, 하나 이상의 반도체 나노와이어는 14족 원소, 이를 테면, 비제한적으로, Si 및 Ge로 제조될 수 있다. 다른 실시예에서, 투명한 금속 산화물로, 이를 테면, 비제한적으로, ZnO, In2O3, 및 SnO2, 만들어진 투명한 반도체 나노와이어가 사용될 수 있다.
일부 실시예에서, 게이트 유전체는 하나 이상의 투명한 금속 산화물의 무기 층(inorganic layer)일 수 있다. 예를 들면, 게이트 유전체는 3족 금속 산화물, 5족 금속 산화물 또는 13족 금속 산화물, 이를테면 산화 알루미늄(Al2O3), 산화 이트륨(Y2O3), 오산화 탄탈륨(Ta2O5), 산화 하프늄(HfO2), 및 산화 바나듐(V2O5)일 수 있고, 그러나 이에 제한되지는 않는다. 그러한 금속 산화물은 임의로 하나 이상의 도펀트(dopant)를 포함할 수 있다. 산화물 게이트 유전체는, 비제한적으로, 열증착(thermal evaporation), 스퍼터링(sputtering), 유기금속 화학기상 증착(metalorganic chemical vapor deposition, MOCVD), 원자 층 증착(atomic layer deposition, ALD), 이온-보조 증착(ion-assisted deposition, IAD), 및 펄스레이저증착(pulsed-laser deposition, PLD)을 포함하는 이 기술분야에 공지된 다양한 기술로 증착될 수 있다.
일부 실시예에서, 게이트 유전체는 유기 다층 조성물(organic multi-layer composition)일 수 있다. 이 유기 다층 조성물은, 분극성 모이어티(polarizable moiety)를 포함하는 하나 이상의 층, 및 실릴 또는 실록산 모이어티를 포함할 수 있는 하나 이상의 층의 주기적 교번 층(alternating layer)을 포함할 수 있다. 분극성 모이어티(예컨대, 비제한적으로, π-분극성 모이어티)는 공액(conjugated) π-전자를 포함할 수 있다. 실록산 모이어티는 -Si-O- 결합을 가지는 중합체(polymeric) 또는 소중합체(oligomeric) 모이어티를 포함할 수 있다. 특정 실시예에서, 주기적 교번 층들 사이에 시그마(sigma) 모이어티를 포함하는 하나 이상의 층이 있을 수 있다. 시그마 모이어티는 이하에서 좀 더 상세히 기술되는 탄화수소를 포함할 수 있다.
일부 실시예에서, 분극성 모이어티는 하나 이상의 쌍극자 모멘트(dipole moment)를 가지는 모이어티, 전자 방출(releasing) 모이어티, 전자 끌기(withdrawing) 모이어티, 그러한 모이어티의 조합, 쯔비터이온(zwitterion), 및 순 전하(net charge)일 수 있다. 예를 들면, 분극성 모이어티는 비-선형 광학 발색단[non-linear optical(NLO) chromophore]일 수 있다. 일부 실시예에서, 발색단은 π-공액 시스템을 포함할 수 있고, 이는 교번하는 단일 및 다중(예컨대, 이중) 결합(예컨대, C=C-C=C-C 및 C=C-N=N-C)과 공유 결합된 원자들의 시스템을 포함할 수 있다. π-공액 시스템은 하나 이상의 헤테로원자 이를테면, 질소(N), 산소(O), 및 황(S)을 포함할 수 있고, 그러나 이에 제한되지 않는다. 일부 실시예에서, π-공액 시스템은 공액 탄화수소 사슬에 의해 연결된 하나 이상의 방향족 고리(아릴 또는 헤테로아릴)를 포함할 수 있다. 일부 실시예에서, 방향족 고리는 헤테로원자 및 헤테로원자-함유 그룹(예컨대, 아조 그룹[-N=N-])을 포함하는 공액 사슬에 의해 연결될 수 있다. 예를 들면, 분극성 모이어티는 스틸바죠륨 그룹(stilbazolium group)을 포함하는 발색단일 수 있다.
본원 교시에 따라 사용될 수 있는 다양한 분극성 모이어티는 미국 특허 No. 6,855,274호의, 특히 도 1-2, 11, 13-15의 NLO 구조에; 미국 특허 No. 6,549,685호의, 특히 도 2-3의 NLO 구조에; 그리고 미국 특허 No. 5,156,918호의, 특히 도 4-5의 NLO 구조에 기재되어 있으며, 상호 실시예, 합성, 및 특성화에 대하여 대응되는 상세한 설명을 각각 참조로 하며, 그리고 각각은 본 명세서에 참조로 전체로서 병합된다. 특정 실시예에서, 분극성 모이어티는 스틸바죠늄 그룹(stilbazonium group)을 포함할 수 있다.
적어도 일부의 교번 층은 실록산 매트릭스를 포함하는 커플링(coupling) 층에 의하여 인접 층에 커플링 될 수 있다. 이 커플링은 공지된 실리콘 화학 반응을 이용하여 축합반응 또는 화학흡착(chemisorption)을 통하여 수행될 수 있다. 예를 들면, 분극성 모이어티를 포함하는 두 개의 층은 실록산 매트릭스를 포함하는 커플링 층에 의해 서로 커플링 될 수 있고, 분극성 모이어티를 포함하는 첫 번째 층인 교번 층, 실록산 매트릭스를 포함하는 커플링 층, 그리고 분극성 모이어티를 포함하는 두 번째 층을 포함하는 세 개-층 조성물이 결과로써 생긴다. 분극성 모이어티를 포함하는 하나 이상의 층은 또한 실록산 매트릭스로 가교될(crosslink) 수 있다. 일부 실시예에서, 적어도 일부의 교번 층은 축합반응을 통하여 서로 또는 실록산 매트릭스에 커플링 될 수 있거나 공유결합될 수 있다. 예를 들면, 상기 기술된 세 개-층 조성물은 실란-치환된 스틸바죠륨 화합물(예컨대, 4-[[[4-(N,N-비스((히드록시)에틸)아미노]-페닐]아조]-1-(4-트리클로로실릴)벤질-피리디늄 아이오다이드, 또는 4-[[[4-(N,N-비스((히드록실)에틸)아미노]-페닐]아조]-1-(4-다이클로로아이오도실릴)벤질-피리디늄 아이오다이드) 및 트리실록산 화합물[예컨대, 제한 없이, 옥타클로로트리실록산 또는 가수분해성(hydrolyzable) 그룹을 가진 Si-O 결합 서열을 포함하는 다른 유사한 화합물]의 축합 생성물을 포함할 수 있다. 예시적인 가수분해성 그룹은 제한 없이, 할라이드, 히드록실 그룹, 알콕시 그룹, 아민 그룹, 및 카르복실 그룹을 포함한다.
몇몇 실시예에서, 다층 조성물은 또한 탄화수소 층(즉, 시그마 모이어티)를 포함할 수 있다. 그러한 탄화수소 층은 C1-약 C20 알킬 그룹 또는 C1-약C20 할로알킬 그룹을 포함할 수 있다. 그러한 탄화수소 층은 실록산 매트릭스를 포함하는 커플링 층에 커플링 될 수 있거나, 또는 분극성 모이어티를 포함하는 층에 직접적으로 또는 상기 기술된 것처럼 실록산 매트릭스를 포함하는 커플링 층을 통하여, 커플링 될 수 있다. 커플링 되기 위해서는, 알킬 또는 할로알킬 그룹은 가수분해성 그룹을 갖는 실릴 모이어티로 기능화(functionalize)될 수 있다. 예를 들어, 적어도 일부의 교번 층은 비스(실릴)-약 C4 내지 약 C20 알킬 화합물[예컨대, 제한 없이, Cl3Si(CH2)nSiCl3, (CH3O)3Si(CH2)nSi(OCH3)3, 및 (Me2N)3Si(CH2)nSi(NMe2)3, 여기서 n은 4, 5, 6, 7, 8, 9, 또는 10일 수 있음] 및 트리실록산 화합물(예컨대, 제한 없이, 옥타클로로트리실록산 또는 가수분해성 그룹을 지닌 Si-O 결합 서열을 포함하는 다른 유사한 화합물)의 축합 생성물을 포함할 수 있다. 그러한 비스-실릴레이트 화합물은 적용된 가공 또는 제작 조건 하에서 실록산 결합 형성을 통한 분자 간 가교 또는 축합 또는 기판 수착(sorption)에 적어도 부분적으로 충분한 정도로 가수분해성이다. 유사하게, 분극성 모이어티는 실록산 커플링 층 및/또는 탄화수소 층과 결합 형성을 허용하기 위해, 유사한 실릴 가수분해성 그룹을 포함하도록 유도(derivatize)될 수 있다. 특정 실시예에서, 탄화수소 층과 분극성 모이어티를 포함하는 층은 개별적으로 자기-조립 단층(self-assedmbled monolayer)일 수 있다. 그러한 자기-조립 나노유전체(self-assembled nanodielectric, SAND) 재료의 합성은 Yoon, M-H. et al., PNAS, 102 (13): 4678-4682 (2005)에 더 완전히 기술되어 있고, 이는 본 명세서에 전체로 병합된다.
추가적인 실시예에서, 게이트 유전체는 중합체일 수 있다. 예를 들면, 게이트 유전체는 제한 없이, 폴리히드록시스티렌 및 폴리스티렌 같은 중합체일 수 있다. 일부 실시예에서, 게이트 유전체는 가교된 중합체일 수 있고, 이들의 예는 미국 특허 출원번호 No. 11/315,076호, 60/816,952호, 및 60/861,308호에 기재된 다양한 가교된 중합체 유전체 재료를 포함하고, 그러나 이에 제한되지는 않으며, 각각은 본 명세서에 참조로서 전체가 병합된다.
소스 전극 및 드레인 전극은 다양한 투명한 전도성(conductive) 산화물로 제조될 수 있다. 예시에는, 제한 없이, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 산화물, 아연 산화물, 아연 인듐 주석 산화물(ZITO) 및 다른 유사한 선택적으로 불순물 첨가된(doped) 금속 산화물[예컨대, 플루오르화된 주석 산화물, 갈륨 아연 산화물(GZO), 갈륨 인듐 산화물(GIO) 및 갈륨 인듐 주석 산화물(GITO)]을 포함한다. 본원 교시의 나노와이어 트랜지스터 디바이스는 또한, 제한 없이, 전술한 하나 이상의 투명한 전도성 산화물로 제조된 게이트 전극을 포함할 수 있다.
다양한 실시예에서 그리고 완전히 투명한 나노와이어 트랜지스터 디바이스를 제공하기 위해서, 게이트 유전체는 투명한 기판상에 증착될 수 있다. 적절한 기판의 예시에는 유리, 다양한 투명한 플라스틱 재료(경질성 및 가요성 둘 다)가 포함되고, 그러나 이에 제한되지는 않는다. 가요성 플라스틱 기판의 예시에는 폴리에틸렌 테레프탈레이트(PET) 및 폴리에틸렌 나프탈레이트(PEN)가 포함되나, 이에 제한되지는 않는다.
본원 교시는 또한 나노와이어 트랜지스터 디바이스를 제조하기 위한 방법을 제공한다. 그러한 방법은 기판상에 게이트 전극 층을 적용하고, 게이트 전극 층 상에 유전체 층을 적용하고, 유전체 층 상에 하나 이상의 반도체 나노와이어를 적용하고, 그리고 유전체 층 상에 소스 전극 및 드레인 전극을 적용하는 것을 포함할 수 있고, 여기서 상기 게이트 전극 층의 적용, 유전체 층의 적용, 하나 이상의 반도체 나노와이어의 적용, 및 소스 전극 및 드레인 전극의 적용은 약 100℃ 미만의 온도(예컨대, 실온 또는 실온에 가까운)에서 실행된다. 각각의 게이트 전극 층, 유전체 층, 소스 전극, 드레인 전극, 및 기판은 투명할 수 있으며(예를 들면, 본 명세서에 개시된 다양한 적절한 재료를 사용함으로써), 그리고 하나 이상의 반도체 나노와이어는 소스 전극과 드레인 전극 사이에 연장될 수 있다. 일부 실시예에서, 하나 이상의 반도체 나노와이어의 적용은 유전체 층 상에 하나 이상의 반도체 나노와이어를 포함하는 서스펜션을 분산하는 것을 수반할 수 있다. 일부 실시예에서, 유전체 층의 적용은 실란-치환된 스틸바죠윰 화합물 및 트리실록산 화합물의 하나 이상의 축합 생성물, 그리고 선택적으로, 비스(실릴)-약 C4 내지 약 C20 알킬 화합물 및 트리실록산 화합물의 하나 이상의 축합 생성물의 형성을 포함할 수 있다. 결과물인 나노와이어 트랜지스터 디바이스는 디바이스 성능을 더욱 개선하기 위해, 예를 들면, 그의 전장 효과 이동도를 증가시키기 위해, 오존 처리에 도입될 수 있다.
본원 교시의 전술한 특징, 다른 특징, 및 장점은 다음의 도면들, 설명, 청구항들로부터 더 완전히 이해될 것이다.
아래 기술된 도면은 오직 예시적인 목적을 위한 것으로 이해되어야 한다. 도면은 어떤 식으로든 본원 교시의 보호 범위를 한정하는 것은 아니며 제한하려고 의도된 것이 아니다. 특허 또는 출원 파일은 컬러로 제작된 하나 이상의 도면을 포함한다. 컬러 도면(들)이 있는 이 특허 또는 특허 출원 공보는 신청과 함께 필요한 수수료를 납부하면 특허청으로부터 제공될 것이다.
도 1a는 본원 교시에 따른 나노와이어 트랜지스터(NWT) 디바이스의 일 실시예의 단면도이다. 특히, 예시된 디바이스는 SiO2 버퍼 층(500 nm), 패턴화된(patterned) IZO(In-Zn-O) 게이트 전극(120 nm), 원자 층 증착(ALD)-증착된 Al2O3 게이트 절연체(insulator)(18 nm), 활성 채널을 위한 단일 In2O3 나노와이어(D ~20 nm) 또는 ZnO 나노와이어(D~120 nm), 및 소스/드레인 전극을 위한 ITO(120 nm). 기준자(Scale Bar) : 100 μm.
도 1b는 도 1a에 예시된 것과 대등한 NWT 디바이스의 전계 방사형 주사전자 현미경(FE-SEM) 평면 이미지이다. 기준자: 100 μm.
도 1c는 도 1a에 예시된 것과 대등한 NWT 디바이스의 단일 In2O3 나노와이어 영역(D/L ~ 20 nm/1.80 μm)의 평면 SEM 이미지이다. 기준자: 1.5 μm.
도 1d는 도 1a에 예시된 것과 대등한 NWT 디바이스의 단일 ZnO 나노와이어 영역(D/L ~ 120 nm/1.66 μm)의 평면 SEM 이미지이다. 기준자: 1.5 μm.
도 2a는 본원 교시에 따른 대표적인 In2O3 NWT 디바이스의 게이트 누설전류(leakage current)(B: 흑색 점) 및 드레인 누설전류(A: 적색 점)를 도시한다. 삽입된 그림은 바이어스 구조(bias configuration)를 나타낸다.
도 2b는 도 1a에 예시된 것과 대등한 대표적인 In2O3 NWT 디바이스의 Vd = 0.5 V에서의 선형 스케일(linear-scale) 및 로그 스케일(log-scale) Ids-Vgs 특성을 나타낸다. 화살표는 적절한 축을 가리킨다. 2분간의 오존 처리 전(흑색 점, 1) 및 처리 후(적색 실선, 2) 디바이스의 데이터 점들이 도시된다.
도 2c는 도 1a에 예시된 것과 대등한 대표적인 In2O3 NWT 디바이스의 -4V에서 +4V로의 (Vd = 0.5 V) 네 번의 연속적인 스윕(sweep) 동안의 로그 스케일 Ids-Vgs 특성을 나타낸다. 검은색, 적색, 녹색, 및 청색(사각형, 원, 삼각형 및 역삼각형) 데이터 점들은 첫 번째, 두 번째, 세 번째, 및 네 번째 스윕에 해당한다. 스윕들 사이의 시간은 ~1초이다.
도 2d는 도 1a에 예시된 것과 대등한 대표적인 In2O3 NWT 디바이스의 측정된 Ids-Vgs 특성을 나타내며, 화살표로 지시된 것처럼(Vd = 0.5 V) -2 Vg에서 +2 Vg로의(적색 원) 및 +2 Vg에서 -2 Vg로의(청색 사각형) 스윕을 나타낸다. 바이어스 스윕율 (dVg/dt)은 2 V/sec이다.
도 3a은 도 1a에 예시된 것과 대등한 대표적인 In2O3 NWT 디바이스(D/L ~20 nm/1.80 μm)의 Vd = 0.5 V에서의 Ids-Vgs 특성을 나타낸다. 청색(1), 적색(2), 및 녹색(3) 데이터 점들은 선형 스케일 Ids-Vgs, 로그 스케일 Ids-Vgs, 및 μeff에 해당된다. 화살표는 적절한 축을 지시한다.
도 3b는 도 1a에 예시된 것과 대등한 대표적인 In2O3 NWT 디바이스의 Ids-Vgs 특성을 나타낸다. Vg는 0.5 V스텝에서, -0.5 V에서 2.5 V이고, 최대 전류는 Vg = 2.5 V에서 관찰된다.
도 3c는 도 1a에 예시된 것과 대등한 대표적인 In2O3 NWT 디바이스(D/L ~ 120 nm/1.66 μm)의 Vd = 0.5 V에서의 Ids-Vgs 특성을 나타낸다. 청색(1), 적색(2), 및 녹색(3) 데이터 점들은 선형 스케일 Ids-Vgs, 로그 스케일 Ids-Vgs, 및 μeff에 해당된다. 화살표는 적절한 축을 지시한다.
도 3d는 도 1a에 예시된 것과 유사한 대표적인 ZnO NWT 디바이스의 Ids-Vgs 특성을 나타낸다. Vg는 0.5 V 스텝에서, 0.0 V 내지 3.0 V이고, 최대 전류는 Vg = 3.0 V에서 관찰된다.
도 4는 유리 기판상의 본원 교시에 따른 In2O3 NWT 또는 ZnO NWT을 함유하는 영역[ITO (소스/드레인)/ In2O3 또는 ZnO 나노와이어/Al2O3 (유전체)/IZO (게이트)/SiO2/유리]의 광학 투과 스펙트럼(optical transmission spectra)을 도시한다. 청색 및 적색 선은 각각 In2O3 및 ZnO NWT에 해당된다. 삽입그림은 밑에 놓인 불투명한 층의 텍스트가 선명하게 보이는, 표면에 증착된 23,000 In2O3 NWT 디바이스를 가지는 유리 기판의 사진 이미지를 나타낸다.
도 5a는 본원 교시에 따른 완전히 투명하고 가요성인 NWT 디바이스의 단면도이다. 특히, 예시된 디바이스는 플라스틱 기판, 패턴화된 ITO 게이트 전극(120 nm), ALD-증착된 Al2O3 게이트 절연체(50 nm), 활성 채널을 위한 단일 In2O3 나노와이어(D/L ~20 nm/1.79 μm) 및 소스/드레인 전극(120 nm)을 위한 ITO로 구성된다.
도 5b는 플라스틱 기판에 증착된 대표적인 In2O3 NWT 어레이의 사진 이미지이고, NWT의 광학적 선명도와 기계적 가요성을 보여준다.
도 5c는 도 5b에 도시된 플라스틱 기판상의 In2O3 NWT을 함유하는 트랜지스터 어레이 영역[ITO(S/D)/ In2O3 NWs/ Al2O3/ ITO(G)/플라스틱 기판] 중 하나의 광학투과스펙트럼을 나타낸다.
도 5d는 도 5a에 예시된 것과 같은 구조를 가지는 대표적인 In2O3 NWT의 Vd = 0.5 V에서의 Ids-Vgs 특성을 나타낸다. 청색(1), 적색(2), 및 녹색(3) 데이터 점들은 선형 스케일 Ids-Vgs, 로그 스케일 Ids-Vgs, 및 μeff에 해당한다. 화살표는 적절한 축을 지시한다.
도 6a는 본원 교시에 따른 NWT 디바이스의 특히, 게이트 절연체로서 자기조 립 나노유전체(SAND)를 편입하는, 다른 실시예의 단면도이다.
도 6b는 도 6a에 예시된 구조를 가지는 대표적인 디바이스의 평면 FE-SEM 이미지이다. 기준자: 1.5 μm.
도 6c는 Vgs = 0 V에서의, 도 6a에 예시된 구조를 가지는 대표적인 디바이스의 단면 밴드 도식이다.
도 7은 도 6a에 예시된 구조를 가지는 대표적인 In2O3 NWT의 Vd = 0.5 V에서의 Ids-Vgs 특성을 나타낸다. 녹색(1), 적색(2), 및 청색(3) 데이터 점들은 선형 스케일 Ids-Vgs, 로그 스케일 Ids-Vgs, 및 전장 효과 이동도에 해당된다.
도 7b는 도 6a에 예시된 구조를 가지는 대표적인 In2O3 NWT의 Ids-Vgs 특성을 나타낸다.
도 8a는 도 6a에 예시된 구조를 가지는 대표적인 In2O3 NWT의 5 Vg에서의 트랜스컨덕턴스(gm)를 나타낸다.
도 8b는 도 6a에 예시된 구조를 가지는 대표적인 In2O3 NWT의 0.0 Vd 에서 1.8 Vd로의 채널 컨덕턴스(gd)를 나타낸다.
도 9a는 NW-AMOLED 어레이에서 구동 트랜지스터의 픽셀 구조의 평면 및 단면도를 나타낸다. 특히, 회로 구조에서 각각의 NWT는 SiO2 버퍼 층(200 nm), 패턴화된 ITO 게이트 전극(100 nm), SAND 게이트 유전체(24 nm), 활성 채널을 위한 다중의 In2O3 나노와이어, S-D 전극을 위한 ITO(100 nm), 및 SiO2 보호막 층(passivation layer) (200 nm)으로 구성된다. 오른쪽의 ITO 패드는 유기 발광 다이오드(OLED)를 위한 캐쏘드로서 역할한다.
도 9b는 제어 트랜지스터(control transistor)와 함께, 2 x 2mm NWT 어레이 레이아웃 내의 수 개의 54 x 176 μm 픽셀의 평면 FE-SEM 이미지이다. (모서리가 둥근 직사각형)
도 9c는 1개의 스위칭 트랜지스터(T1), 2개의 구동 트랜지스터(T2 및 T3) 및 1개의 저장 커패시터(storage capacitor)로 구성되는 단일 픽셀에 대한 도 9a에 도시된 회로의 설계도이다. 바이어스는 트랜지스터 회로를 작동하는 것을 조절한다. [완전히 (turn-on)은 스캔 라인(scan line) 상에서 2V, 데이터 라인(data line)상에서 0 V 내지 4 V로 변동하며, 그리고 Vdd 라인 상에서 5 V]
도 9d는 NWT 트랜지스터 채널 내 대표적인 영역의 FE-SEM이미지이고, S-D 전극 사이에 연결된 다중의 In2O3 나노와이어를 나타낸다. 나노와이어의 지름과 디바이스의 S-D 전극 사이의 채널 길이는 각각 ~50 nm 및 ~1.5 μm이다. 기준자: 1.5 μm.
도 10a는 도 9a에 예시된 것과 대등한 대표적인 In2O3 NWT(D/L ~50 nm/1.5 μm)의 Ids-Vgs 특성(로그 스케일)을 나타내고, 적색(1), 청색(2), 녹색(3), 짙은 청색(4) 데이터 점들은 Vds = 0.1, 0.2, 0.5 및 1.0 V에 해당한다. 삽입 그림은 Vds = 0.1 V에서 대표적인 디바이스의 히스테리시스(hysteresis)를 나타낸다.
도 10b는 대표적인 디바이스에 대한 Ids-Vgs 특성을 나타내고, Vgs는 0.5 V 스텝에서 0.0 V 내지 3.0 V로 변동한다.
도 10c는, "데이터" 라인 전압에서 다양한 스텝(완전히 턴-온 Tl은 스캔 라인 상에서 2V, 데이터 라인 상에서 0.5 V 스텝으로 0.0 V 내지 4.0 V)을 위한 하나의 스위칭 트랜지스터 및 두 개의 구동 트랜지스터(T2 및 T3의 병렬 조합에 대한 Ids 대 Vgs)로 구성되는 단일-픽셀 회로에 대한 출력(output) 전류-전압 특성을 나타낸다.
도 1Od는 10개의 대표적인 NWT 디바이스의 Ion, Ioff, VT 및 S 값을 나타내고, 적색 선은 각각의 파라미터에 대한 평균값을 지시한다.
도 11은 2 x 2mm NW-AMOLED 디스플레이 소자의 NWT 채널 내에 대표적인 영역[SiO2(보호)/ ITO(소스/드레인)/ In2O3(활성 채널)/ SAND(게이트 절연체)/ ITO(게이트)]에 대한 광학 투과 스펙트럼을 나타낸다. 삽입그림은 3개의 2 x 2mm 트랜지스터 어레이, 340개의 단위 픽셀, 80개의 테스트 디바이스, 6개의 정렬마크(alignment marks), 20개의 테스트 패턴, 및 콘택트 패드(contact pad)로 구성된 완전히 투명한 NW-AMOLED 기판의 이미지를 나타낸다.
도 12a는 본원 교시에 따른 NWT 디바이스 구조의 또 다른 실시예의 단면도이다. 특히, 이 실시예는 SiO2 버퍼 층, 패턴화된 ITO 게이트 전극(120 nm), SAND 게 이트 절연체(15 nm), 및 단일 SnO2 나노와이어로 구성된다. 소스/드레인 전극을 위한 재료에 따라, NWT는 부분적으로(예컨대, Al) 또는 완전히(예컨대, ITO) 투명해질 수 있다.
도 12b는 도 12a에 예시된 구조를 가지는 대표적인 SnO2 NWT의 Vd = 0.5 V에서의 전형적인 선형 스케일 및 로그 스케일 Ids-Vgs 전달 특성(transfer characteristic)을 나타낸다. 화살표는 적절한 축을 지시한다.
도 12c는 도 12a에 예시된 구조를 가지는 대표적인 SnO2 NWT 디바이스에 대한 전형적인 출력 플롯(output plot)을 나타낸다.
도 13a는 본원 교시에 따른 NWT 디바이스 구조의 또 다른 실시예의 단면도이다. 특히, 이 실시예는 SiO2 버퍼 층, 패턴화된 ITO 게이트 전극(120 nm), SAND 게이트 절연체(15 nm), 및 단일 Ge 나노와이어로 구성된다. 소스/드레인 전극에 대한 재료에 따라, NWT는 부분적으로(예컨대, Al) 또는 완전히(예컨대, ITO) 투명해질 수 있다.
도 13b는 도 13a에 예시된 구조를 가지는 대표적인 p-타입 Ge NWT 디바이스에 대한 전형적인 출력 플롯을 나타낸다.
도 13c는 도 13a에 예시된 구조를 가지는 대표적인 p-타입 Ge NWT의 Vd = -4 V에서의 전형적인 로그 스케일 Ids-Vgs 전달 특성(transfer characteristic)을 나타낸다.
도 13d는 도 13a에 예시된 구조를 가지는 대표적인 n-타입 Ge NWT 디바이스에 대한 전형적인 출력 플롯을 나타낸다.
도 13e는 도 13a에 예시된 구조를 가지는 대표적인 n-타입 Ge NWT의 Vd = -4 V에서의 전형적인 로그 스케일 Ids-Vgs 전달 특성(transfer characteristic)을 나타낸다.
도 14a-c는 본원 교시에 따른 NW-AMOLED 기판(윗줄) 및 NWT 채널 영역(아랫줄)의 사진 이미지를 나타내고, 특히 여기에서 반도체 나노와이어는 다음과 같다: a) In2O3, b) SnO2, 및 c) p-타입 Ge.
[상세한 설명]
상세한 설명 전체에서, 조성물이 특정한 구성요소를 가지거나, 포괄하거나 또는 포함한다고 기술된, 또는 공정이 특정한 공정 단계를 가지거나, 포괄하거나 또는 포함한다고 기술된 경우, 본원 교시의 조성물은 상술된 구성요소로 구성되거나 또는 본질적으로 또한 구성되고, 본원 교시의 공정은 상술된 가공 단계로 구성되거나 본질적으로 또한 구성되는 것도 고려된다.
본원에서, 요소 또는 구성요소가 언급된 요소 또는 구성요소들의 목록에 포함되거나 및/또는 목록에서 선택된다고 언급되는 경우, 상기 요소 또는 구성요소는 언급된 요소 또는 구성요소의 어떤 하나일 수 있으며 언급된 요소 또는 구성요소의 둘 이상으로 구성된 그룹에서 선택될 수 있다는 것이 이해되어야 한다. "포함하다"라는 용어의 사용은 특별히 다르게 언급되지 않는 한, 개방적이고 비제한적인 것으 로 일반적으로 이해해야한다.
본 명세서에서 단수의 사용은 특히 다르게 언급되지 않는 한, 복수를 포함한다(역으로도 마찬가지). 추가로, 수량적인 값 앞에 "약(about)"이라는 단어가 사용되는 경우, 본원 교시는 또한, 특별히 다르게 언급되지 않는 한, 특정한 양적 값, 그 자체를 포함한다.
본원 교시가 실시가능한 한, 단계의 순서 또는 어떤 조치의 수행을 위한 순서는 중요하지 않다는 것이 이해되어야 한다. 더욱이, 둘 이상의 단계 또는 조치는 동시에 실행될 수도 있다.
본 명세서에서 사용된, "할라이드" 또는 "할로겐"은 F, Cl, Br, 및 I을 가리킨다.
본 명세서에서 사용된, "아미노"는 -NH2, -NH-알킬 그룹, 및 -N(알킬)2 그룹을 가리킨다.
본 명세서에서 사용된, "알콕시"는 -O-알킬 그룹을 가리킨다. 알콕시 그룹의 예는 메톡시, 에톡시, 프로폭시(예컨대, n-프로폭시 및 이소프로폭시), t-부톡시 그룹 및 이와 유사한 것들을 포함하지만, 이에 제한되지는 않는다.
본 명세서에서 사용된 때, "알킬"은 직쇄 또는 분지된 포화 탄화수소 그룹을 가리킨다. 알킬 그룹의 예는 메틸(Me), 에틸(Et), 프로필(예컨대, n-프로필 및 이소프로필), 부틸(예컨대, n-부틸, 이소부틸, sec-부틸, tert-부틸), 펜틸(예컨대, n-펜틸, 이소펜틸, 네오펜틸)그룹 및 이와 유사한 것들을 포함한다. 다양한 실시예 에서, 알킬 그룹은 1 내지 20개의 탄소 원자, 즉 C1-C20 알킬 그룹, 를 가질 수 있다. 몇몇 실시예에서, 알킬 그룹은 1 내지 6개의 탄소 원자를 가질 수 있고, "저급(lower) 알킬 그룹"이라고 일컬어진다. 저급 알킬 그룹의 예는 메틸, 에틸, 프로필(예컨대, n-프로필 및 이소프로필), 및 부틸(예컨대, n-부틸, 이소부틸, sec-부틸, tert-부틸) 그룹을 포함한다.
본 명세서에서 사용된, "할로알킬"은 하나 이상의 할로겐 치환기를 가지는 알킬 그룹을 가리킨다. 할로알킬 그룹의 예는 CF3, C2F5, CHF2, CH2F, CCl3, CHCl2, CH2Cl, C2Cl5 및 이와 유사한 것들을 포함하지만, 이에 제한되지는 않는다. 퍼할로알킬 그룹(perhaloalkyl group) 즉, 모든 수소 원자가 할로겐 원자로 대체된 알킬 그룹(예컨대, CF3, C2F5)은 "할로알킬"의 정의 내에 포함된다. 예컨대, C1-C20 할로알킬 그룹은 i가 2j 이하이거나 같다면, -CiX2j- 또는 -CiH2i - jXj-의 식,여기서 X는 F, Cl, Br, 또는 I이고, i는 내지 20의 범위 내 정수이고, 및 j는 0 내지 40의 범위의 정수임,을 가질 수 있다.
도 1a는 개별적으로 지정된(addressed) 하부(bottom) 게이트를 가진 NWT 구조의 단면도를 나타낸다. 본원 교시의 일 실시예로서, 도 1a의 구조는 SiO2 버퍼 층, 패턴화된 IZO 게이트 전극, 원자층 증착(ALD)-유도된 고 유전율(high-κ) Al2O3 게이트 절연체, 활성 채널을 위한 단일-결정 반도체 In2O3 또는 ZnO 나노와이어, 그리고 소스/드레인 전극을 위한 ITO를 포함한다. 도시된 실시예에서, 추가적인 보호 막 층은 사용되지 않아서 나노와이어 위의 유전체가 공기(air)이다. In2O3 나노와이어 및 ZnO 나노와이어는 Li, C. et al., Adv . Mater ., 15: 143-145 (2003) 및 Banerjee, D. et al., Nanotechnology, 15: 404-409 (2004)에 기술된 절차에 따라 제조될 수 있고, 두 문헌 다 본 명세서에 참조로 전체로서 병합된다.
도 1b는 도 1a에 예시된 것과 대등한 NWT 디바이스의 전계 방사형 주사전자현미경(FE-SEM) 이미지 평면도를 나타낸다. 도시된 것처럼, IZO 게이트는 ITO 소스/드레인 전극과 겹쳐 있다. 나노와이어 채널을 완전히 덮음으로써, 트랜지스터 성능은 개선될 수 있다. 소스 및 드레인 전극 사이의 단일 In2O3 및 ZnO 나노와이어의 FE-SEM 이미지가 도 1c 및 도 1d에 각각, 도시된다. 도시된 특정 실시예에 있어서, 대응되는 나노와이어 직경(D) 및 유리 기판상 소스 및 드레인 사이에 지정된 단일 In2O3 및 ZnO 나노와이어의 길이(L)는 각각, 20 nm/1.80 μm 및 120 nm/1.66 μm이다.
도 2a는 삽입그림에 나타난 바이어스 구조에 대한 대표적인 In2O3 NWT 디바이스의 게이트 및 드레인 누설전류를 나타낸다. 여기서 드레인 누설전류는 In2O3 나노와이어의 통 전류 누설(body current leakage)(2 V에서 ~40 pA) 및 게이트 유전체를 통한 누설전류(2 V에서 ~1 pA)의 합이다. Al2O3 게이트 유전체는 약 8 MV/cm 보다 더 큰 전기 항복 전계(electrical breakdown field)를 지닌 우수한 절연 특성(Lin, H.C., et al., Appl . Phys . Lett., 87: 182904-1-3 (2005)를 참조), 및 ~9 의 유전상수(dielectric constant)를 나타낸다. 얇은 Al2O3 게이트 유전체는 채널 전위(potential)가, 현저한 게이트 누설 없이 상대적으로 낮은 게이트 전압에서 조정되게 하고, 그 결과 가파른 S 및 높은 Ion/Ioff가 된다.
도 2b는, 도 1a에 예시된 것과 대등한 대표적인 In2O3 NWT 디바이스에 대한 2분의 오존 처리 전(검은색 점) 및 후(적색 실선)의 Vd = 0.5 V에서의 선형스케일 및 로그스케일의 드레인 전류 대 게이트-소스 전압(Ids-Vgs) 특성을 나타낸다. 도시된 바와 같이, 2분간의 오존 처리는 S, VT 및 Ion에 있어서, 중대한 디바이스 성능 증대를 유도한다. 마찬가지로 조립된 (as-fabricated)인 디바이스와 비교하면, S 값은 Ion/Ioff의 개선(~106), 및 -1.16 V에서 -0.27 V로의 VT 시프트(shift)와 함께, 600 mV/dec에서 160 mV/dec로 감소되었다. 특정 이론에 의해 구속지 않고, S 값의 개선은 계면 트랩(interfacial trap) 상태 및 고정 표면 전하 상태에서의 감소로 인한 변화 때문일 수 있다. 예컨대, Ju, S. et al., Appl . Phys . Lett ., 89: 193506-1-3 (2006) 참조. 오존 처리는 나노와이어 표면의 결함 및 오염을 제거할 수 있을 뿐 아니라, 일 함수(work function)를 변화시킬 수 있다. 예컨대, Lang, O. et al., J. Appl . Phys ., 86: 5687-5691 (1999) 및 Gassenbauer, Y. et al., Phys . Review B, 73: 245312-1-1 1 (2006)를 참조. 오존은 또한 나노와이어 표면 근처의 산소 공동(oxygen vacancies)의 밀도를 증가시키는 것으로 기대된다. 산소 공동은 증여체(donor) 상태로서 작용할 수 있기 때문에, 오존 처리는 나노와이어의 전도도를 증가시킬 수 있다. ITO 및 IZO 미세구조 그리고 화학 결합 상태가 다소 더 복잡하다 해도, 기본 결정 구조는 In2O3 및 ZnO의 구조와 충분히 유사하여, In2O3 및 ZnO 나노와이어 일 함수가 오존 처리에 따라 유사하게 증가할 것이라고, 합리적으로 기대된다. 따라서, 소스/드레인-나노와이어 콘택트는 오존 처리 상에서 현저하게 변하지 않아야 한다. 그러나, 그리고 다시 특정 이론에 구속되지 않고, 오존 처리가 나노와이어 표면 댕글링 결합(dangling bond) 및 탄소 오염을 그럴듯하게 감소시킬 수 있으며 그리고 산소 공동-풍부 표면을 형성할 수 있기 때문에, Ion/Ioff, S, 및 VT를 포함하는 트랜지스터 특성은 개선될 것으로 기대된다. Kim, S.Y. et al., J. Appl. Phys ., 95: 2560-2563 (2004)를 참조.
도 2c는 도 1a에 예시된 것과 대등한 대표적인 In2O3 NWT 디바이스의 -2 V에서 +2 V로의 네 번의 연속하는 스윕 동안의 로그 스케일 드레인 전류 대 게이트-소스 전압(Ids-Vgs) 특성을 나타내고, 본원 교시의 In2O3의 안정도를 도시한다. Ids-Vgs 곡선은 바이어스 스윕에 따라 서로 필적하고, 일관된 Ion/Ioff, S, 및 VT 값을 지닌다. 게다가, 동일한 디바이스에 대해, 도 2d에 도시된 바와 같이, Ids-Vgs 곡선은 네거티브(negative) 게이트 전압[Vg(-)]에서 포지티브(positive) 게이트 전압[Vg(+)]으로 그리고 다시 Vg(-)로 스윕되었다(swept). 이 바이어스 범위에서, 히스테리시 스(hysteresis)는 소규모(modest)이고, 이는 Al2O3 게이트 절연체의 높은 질을 도시하며 그리고 게이트 절연체에서의 무시해도 좋은 전하 트래핑(trapping) 및 디트래핑(detrapping)을 지시한다.
도 3a 및 3c는 대표적인 단일 In2O3 및 ZnO NWT에 대한 드레인 전류 대 게이트-소스 전압(Ids-Vgs) 특성을 나타낸다. In2O3 디바이스(도 2a 및 2b과 동일한 디바이스)는 S = 160 mV/dec, Ion/Ioff = 106, 및 VT = -0.27 V를 나타낸다. 트랜스컨덕턴스(gm = dId/dVg)에서 유추된, 대표적인 In2O3 NWT의 μeff는, 게이트 바이어스가 0 V에서 2 V로 증가됨에 따라 ~514에서 300 ㎠/V-sec로 변동되어, NWT, TFT 및 MOSFET에서 관찰되는 경향을 따른다. ZnO NWT 디바이스는 S = 0.3 V/dec, Ion/Ioff ~ 106, VT = - 0.07 V, 을 나타내며, μeff는 0 V 내지 3 V의 게이트 바이어스 범위에서 ~96에서 70 ㎠/V-sec로 변동된다. 고속 및 저-전력 작동을 위한 한가지 중요한 디바이스 성능 지표는 S = dVgs/dlog IdS (mV/dec)이다. 이상적으로는 약 60 mV/dec의 이론상 한계(theoretical limit)에 접근하는, 작은 S 값이 트랜지스터 스위칭을 위해 요구된다. 본원의 S 값은 로그 Ids 대 Vgs 도표(도 3a 및 3c)의 직선부분으로부터 추출되었다. 본원 교시의 In2O3 및 ZnO 디바이스에서의 아주 작은 S 값은 이전에 보고된 불-투명한 In2O3 및 ZnO NWT 디바이스의 값에 견줄만하다. Liu, F. et al., Appl . Phys . Lett ., 86: 213101-1-3 (2005) 및 Chang, P.-C. et al., Appl . Phys . Lett ., 89: 1331 13 (2006)를 참조.
도 3b 및 도 3d는 본원 교시에 따른 대표적인 완전히 투명한 단일 In2O3 및 ZnO NWT의 드레인 전류 대 드레인-소스 전압 (Ids-Vds) 특성을 나타낸다. 이들 디바이스는 전형적인 향상 모드(enhancement mode) 긴-채널(long-channel) FET 거동을 보였다. 완전히 투명한 In2O3 단일 NWT 디바이스에서, Ion는, Vds = 1.0 V 및 Vgs = 2.0 V에서 약 1 x 10-5 μA이다. ZnO 단일 NWT 디바이스의 Ion는, Vds = 1.0 V 및 Vgs = 2.0 V에서 약 2 μA이었다. 이들 In2O3 및 ZnO NWT 디바이스의 성능은 이전에 보고된 불-투명한 In2O3 및 ZnO NWT 디바이스의 것에 견줄만하다. 예컨대, Liu, F. et al., Appl . Phys. Lett ., 86: 213101-1-3 (2005); Chang, P.-C. et al., Appl . Phys . Lett ., 89: 1331 13 (2006); Zhang, D. et al., Appl . Phy . Lett ., 82: 1 12-1 14 (2003); Cha, S.N. et al., Appl . Phy . Lett ., 89: 263102-1-3 (2006); Moon, T.-H. et al., Nanotechnology, 17: 21 13-2121 (2006); Ju, S. et al., Nano . Lett ., 5: 2281-2286 (2005)를 참조. μeff의 추출 절차는, 요구되는 전기용량 추정에 기인한 불확실성을 수반하기 때문에(아래의 실시예 4를 참조), NWT는, 디바이스폭으로 나노와이어 지름을 사용하여, 단위 폭(width) 당 Ion 및 gm(gm/W)을 비교함으로써, 평면형(planar) 트랜지스터에 비교될 수 있다. 유리 상의 In2O3 나노 와이어는 약 600 mA/mm의 Ion 밀도 및 ~212 mS/mm의 gm/W를 나타냈다. 두 값은, 게이트 길이 및 게이트 전기용량에서의 차이를 조정한 후라고 하여도, In2O3 박막을 사용한 투명한 트랜지스터에 대한 이전의 연구에서 얻어진 값보다 5배 이상 높다. 특정 이론에 구속되지 않고, 나노와이어의 단일-결정 성질은 상대적으로 높은 질의 인터페이스를 형성함과 함께, 중요한 역할을 하는 것으로 생각된다.
도 4는 기판 흡수가 제거된, In2O3 및 ZnO NWT 구조를 통한 광학투과스펙트럼을 나타낸다. 도 4에 도시된 것처럼, 약 90%보다 더 큰 평균 투과도가 트랜지스터 두 가지 타입에 대하여 가시영역 및 근적외선 스펙트럼에서 관찰되었다. 기판이 포함된 채로, 350 nm - 1350 nm 파장 범위에서 약 82%(In2O3 NWT + 유리 기판) 및 약 83%(ZnO NWT + 유리 기판)의 광학투과가 관찰되었다. NWT 어레이 영역은 1.0" x 0.5"(유리 기판은 1.5" x 1.0"을 측정)를 측정하였으며, 그리고 23,000 NWT 디바이스 패턴을 함유하였다. 연구된 실시예에서, 기판은 SiO2 버퍼 층 및 Al2O3 게이트 절연체로 완전히 덮였다. 소스/드레인 영역 및 게이트 영역은 전체 NWT 어레이 영역의 각각, 약 45% 및 약 25%를 덮었다. 그들의 작은 직경으로 인하여, In2O3 및 ZnO 나노와이어의 광학흡수는 따라서 무시할만하여야 했으며, 그리고 나노와이어로 덮여있는 면적은 전체 NWT 어레이에 비교하여 상대적으로 작았다. 약 90%보다 더 큰 광학 투과의 관찰은 나노와이어를 포함하는, 다양한 층들로 인한 투과 손실이 무시할만 하며, 그리고 가시광선이 치밀한(dense) NWT를 쉽사리 투과할 수 있다는 것을 지시한다. 도 4의 삽입그림은 밑에 놓인 불투명한 층 상의 문구가 선명하게 보이는 투명한 In2O3 NWT 디바이스 구조를 도시한다.
일부 실시예에서, 본원 교시에 따르는 NWT 디바이스는 가요성 플라스틱 기판을 포함할 수 있다. 예를 들면, 폴리에틸렌 테레프탈레이트(PET) 플라스틱 기판(예컨대, Melinex, DuPont)을 사용한 완전히 투명하고 가요성인 In2O3 NWT 디바이스가 제작 및 특징지어졌다. 개별적으로 지정된 하부 게이트를 가진, 대표적인 완전히 투명하고 가요성인 In2O3 NWT 디바이스 구조의 단면도가 도 5a에 도시된다. 그러한 디바이스의 특정 실시예는 각각, 20 nm 및 1.79 μm의 D 및 L을 가지는 소스 및 드레인 콘택트 사이에 지정된 단일 In2O3 나노와이어를 포함할 수 있다. 게이트 및 소스/드레인 전극은 ITO로 만들어질 수 있다. 포토리소그래피 프로세싱(photolithographic processing, 130℃까지) 및 게이트 절연체 증착(200℃까지) 동안에 플라스틱 기판의 장력/압축력으로 인한 누설전류를 억제하기 위해, 상대적으로 두꺼운 Al2O3 게이트 절연체(50 nm)가 사용될 수 있다. 도 5b는 이들 실시예에 따르는 In2O3 NWT 어레이를 함유하는 플라스틱 기판(PET)의 사진 이미지이고, 그들의 광학적 선명도와 기계적 가요성을 나타낸다.
도 5c는 도 5b에 도시된 플라스틱 기판상에 In2O3 NWT을 함유하는 트랜지스터 어레이 영역[ITO(S/D)/ In2O3 NWs/ Al2O3/ ITO(G)/ 플라스틱 기판] 중 하나의 광학투과스펙트럼을 도시한다. NWT 구조 및 기판을 통한 광학투과는 350 nm - 1350 nm 파장 범위에서 약 81%로 측정되었다. 도 5d는 플라스틱 기판상의 대표적인 단일 In2O3 NWT의 Ids-Vgs 특성을 나타낸다. S 값은 약 0.9 V/dec로 측정되었고, Ion/Ioff 가 대략 105이었고, VT = -0.6 V, 그리고 μeff는 1 V 내지 3.5 V의 게이트 바이어스 범위에서 ~167에서 120 ㎠/V-sec로 변동되었다. 플라스틱 기판상의 더 낮지만 훌륭한 반응 특성은, 높은 온도 증착(300 ℃) 및 후처리 급속 열적 어닐링(post rapid thermal annealing, RTP, N2에서 30 s동안 500 ℃)의 효과를 반영하였을 수 있다.
게이트 유전체로서 무기 산화물을 사용하는 것에 대안으로, 본원 교시의 NWT는 유기 다층 조성물로 만들어진 게이트 유전체를 포함할 수 있다. 이 다층 조성물은 분극성 모이어티를 포함하는 하나 이상의 층 및 실릴 또는 실록산 모이어티를 포함하는 하나 이상의 층의 주기적 교번 층들을 포함할 수 있다, 특정 실시예에서, 이들 층은 개별적으로 자기-조립된 단층(monolayer)들 일 수 있다. 그러한 자기-조립 나노유전체(SAND) 재료의 합성은 Yoon, M-H. et al., PNAS, 102 (13): 4678-4682 (2005)에 더욱 충분히 기술되어 있고, 이는 전체로서 본 명세서에 참조로 병합된다.
예비 연구에서, 채널 재료로서 개별 In2O3 나노와이어를, 유전체로서 ~15 nm 두께의 SAND를 사용한 나노와이어 트랜지스터[전기용량 ~180 nF/㎠ 및 누설 전류 밀도 2.0 V까지 ~1x10-6 A/㎠]가 조사되었다. 연구된 NWT은 개별적으로 지정될 수 있는 인듐 아연 옥사이드(IZO) 하부-게이트 및 Al 소스/드레인 전극을 사용했고(도 6), 이는 채널 영역을 완전하게 투명한 상태로 만든다. In2O3 나노와이어의 직경 및 길이는 각각, 20 nm 및 1.6 μm였다. 디바이스 성능을 개선하고 최적화하기 위한 오존 처리에 따르는 디바이스 특성(도 7)은 0.2 V/dec의 하부임계 기울기(S), 106의 전류 온-오프 비율(Ion/Ioff), 0.0 V의 임계 전압(VT) , 및 도 8에 도시된 것과 같은 트랜스컨덕턴스(gm) 및 채널 컨덕턴스(gd)를 가진 n-타입 트랜지스터 특성을 나타냈다. Vd = 0.5 V에서 gm는 -5.87 μS에서 피크를 나타냈으며, 그리고 gd는 게이트 전압에 비례하였다. 대표적인 SAND-계 In2O3 NWT의 드레인 전류 대 드레인-소스 전압(Ids-Vds) 특성은 도 7b에 도시된다. 이 디바이스는 Vds = 1 V, Vgs = 1.5 V 각각에서, 단일 In2O3 나노와이어에 대한 높은 Ion ~12μA를 나타냈다. 이 전류 수준은 커런트-제너리이션 (current-generation) 전계발광(electroluminescent, EL) 기술에서, 300 cd/㎡에서 71 x 213 μm 픽셀을 구동시키는데 충분할 것이다. NWT의 gm 및 gd로부터 추출된 전장-효과 이동도(μeff) 또한, 추정된 게이트-에서-채널(gate-to-channel) 전기용량과 함께, 게이트 바이어스에 대하여 도 7a에 플롯 된다. μeff의 값은 보고된 게이트 바이어스 범위에서 ~1447 ㎠/V-sec에서 ~300 ㎠/V-sec까지 변동되었다. 피크 값은, In2O3 나노와이어에 대하여 최근에 보고된 결과[279 ㎠/V-sec 및 98.1 ㎠/V-sec의 전자 이동도, 유효 이동도(effective mobility) 6.93 ㎠ /V-sec] 및 이상적 단일-결정 In2O3 벌크 이동도(~160 ㎠/V-sec) 보다 더 높았다. 어떤 특정 이론에 구속되지 않고, 나노와이어의 단일 결정 특성이, 저-각도 산란(low-angle scattering)을 억제하는 나노와이어의 준-1-차원(quasi-one-dimensional) 성질과 함께, 상대적으로 높은 μeff에 기여할 수 있다고 생각되어진다. 나타난 바와 같이, SAND 유전체는 또한 산화물 나노와이어에서 상대적으로 고성능을 구현하는데 적합한 것으로 보였다. 본원 교시에 따르는 SAND-계 NWT의 디바이스 성능은 S 및 μeff의 관점에서, 다른 In2O3 나노와이어 트랜지스터보다 우수하며, 그리고 폴리-Si TFT 및 α-Si TFT에 견줄만하다. 빠른 스위칭 트랜지스터 및 고속 로직 전자 디바이스를 제조하기 위해서는 높은 μeff 및 가파른 S를 얻는 것이 바람직하기 때문에, 이들 결과는 SAND-계 In2O3 NWT가 이들 디바이스의 요구사항을 뒷받침할 수 있다는 것을 지시한다.
본원의 투명한 NWT의 가능한 적용 용도는 활성 매트릭스 디스플레이, 이를테면 활성 매트릭스 액정 디스플레이(AMLCD), 활성 매트릭스 발광 다이오드(AMLED), 및 활성 매트릭스 유기 발광 다이오드(AMOLED)를 위한 픽셀 드라이버를 포함한다. 예를 들면, AMOLED에 대하여, 개구율을 증가시키는 것이 효율을 증가시키고 및 소비 전력을 감소하는 데에 필수적이다. 불투명한 트랜지스터에 대하여, 개구율을 최대화하는 것은 트랜지스터 및 커패시터의 물리적 크기를 최소화하는 것에 해당한다. 투명한 트랜지스터는 OLED로 구동 트랜지스터의 적층(stacking)을 허용하고, 이는 더 큰 트랜지스터 크기(폭/길이) 및 커패시터 크기[단일 또는 이중(dual) 커패시터]를 허용할 것이다. 디바이스의 기하학적구조(geometries)는 이를테면 피크 발광, 국제조명위원회 좌표[Commission Internationale de L'Eclairage Coordinates (CIE)],와 같은 수치 및 전력 소비를 개선하기 위해 최적화될 수 있다. 중요한 점은, 본원 NWT는 디스플레이 적용 용도를 위한 전형적인 TFT와 비교하여 상대적으로 고성능을 나타낼 수 있고, 이는 더 높은 작동 속도 및/또는 더 작은 디바이스 면적을 허용해야 한다. 예컨대, 인광성(phosphorescent) 재료를 사용하여, ~300 cd/㎡의 백색 피크 휘도(luminance)[71 x 213 μm 픽셀 크기, 40% 개구율, 40% 편광판(polarizer) 투과, 5.1 cd/A 적색, 13 cd/A 녹색, 5.7 cd/A 청색, 및 (0.31, 0.32) 백색 CIE]를 생산하기 위하여, RGB 픽셀 상의 구동 트랜지스터는 ~2.44 μA(적색), ~1.01 μA(녹색), ~1.46 μA(청색) 및 ~3.9 μA(백색)을 각각, 제공해야 한다. 본원의 투명한 NWT는 그러한 픽셀 상에서 트랜지스터의 스위칭 및 구동에 적절한 것으로 판명되었다. 또한, AMOLED 작동을 위해 요구된 전류는 모두-투명한 구성요소에 의해 제공되는 증가되는 개구율과 더불어 감소할 것이라고 기대된다. 본원 교시에 따르는 것과 같은 가요성이며 투명한 NWT의 구현은 그러므로 또한 고 해상(high resolution) 및 저-전력 소비 제품, 이를테면 헤드-업(heads-up) 디스플레이를 가능하게 할 수 있었다.
따라서, 본원 교시는 또한 완전히 투명한 트랜지스터 디스플레이 회로 소자(예컨대, AM 디스플레이를 구동하는데 사용가능한)를 제공하고, 여기서 스위칭 및 구동 회로는 활성 채널 재료로써 In2O3 나노와이어를 사용하는 트랜지스터를 포함한다. 일부 실시예에서, 이들 트랜지스터는 게이트 절연체로써 다층 자기-조립 게이트 유전체(SAND)를 그리고 투명한 전도성 게이트 및 S-D 전극으로써 인듐주석산화물(ITO)을 포함할 수 있다. 이들 디바이스에 대하여, ITO S-D 전극/ In2O3 NW/ SAND/ 하부 ITO 게이트 전극으로 구성된 동일평면(coplanar) 트랜지스터 구조가 사용될 수 있다. 튼튼한(robust) 게이트 절연체는 전형적으로 결함 상태의 낮은 밀도 및 높은 항복 전압을 유지하기 위해 요구된다. SAND 유전체(두께 ~24 nm)의 사용은 높은 μeff, 가파른 S, 낮은 작동 전압 및 높은 온-오프 전류 비율(Ion/Ioff)을 확보할 수 있다.
도 9는 2 x 2mm 어레이 내의 수 개의 54 x 176 μm 픽셀의 FE-SEM 이미지를 나타낸다(30 x 10 픽셀). 도 9c에 도시된 단일 활성 픽셀에 대해 사용할 수 있는 등가 회로는 하나의 스위칭 트랜지스터(T1), 두 개의 구동 트랜지스터(T2 및 T3) 및 하나의 저장 커패시터(Cst)를 포함할 수 있다. 최적화된 레이아웃 디자인을 사용하여, 투명한 구동 및 스위칭 NWT 영역은, 트랜지스터 전자회로의 면적의 현저한 감소(reduction)를 허용할 수 있다. 도 9d는 S-D 전극 사이에 연결된 대표적인 In2O3 나노와이어의 FE-SEM 이미지를 도시한다. 도시된 실시예에서, ITO 게이트는, 나노와이어 채널 총 길이의 게이팅(gating)을 확보하기 위해 ITO S-D 전극과 겹쳐 있으며, 그리고 이로써 트랜지스터 성능 개선한다. 스무 개의 디바이스 영역이 FE-SEM로 관찰되었으며, 그리고 픽셀 각각의 스위칭 및 구동 트랜지스터 상의 소스 및 드레인 전극 사이에 연결된 In2O3 나노와이어의 개수는 4 및 8사이었으며, 평균값은 6이었다. In2O3 나노와이어의 직경은 40 및 50 nm 사이였으며, 그리고 S-D 전극 사이의 채널 길이 간격(distance)은 각각의 나노와이어의 축을 따라 1.2 및 1.6 μm 사이였다.
도 10은 대표적인 NWT의 측정된 전류-전압 (I-V) 특성을 나타낸다. 폭 및 길이를 포함하는 이들 패턴의 디자인은, 전기적 프로빙(electrical probing)을 위한 연장된 콘택트 패드의 첨가를 제외하고는, 픽셀 어레이 내 NWT 회로의 그것과 정확히 동일하다. 트랜지스터 성능을 개선하기 위해서, 수 개의 표면 처리가 수행된다: i) 나노와이어의 증착 이후에, 플라즈마 애슁(plasma ashing)이 오직 나노와이어의 S-D 콘택트 영역 상에서[나노와이어의 활성 영역은 포토레지스트(photoresist)로 덮여있었음] Ar 및 O2 분위기에서 90초 동안 실행되었다; 그리고 ii) ITO 금속 증착 후에, NWT의 활성 영역은, 나노와이어 표면상의 결점 및 오염을 제거하기 위해서, 그리고 In2O3 및 ITO 금속의 상대적인 일 함수를 변화시키기 위하여 1분 동안 오존 처리에 도입되었다. In2O3의 전자 친화도(electron affinity), χI n2 O3는 3.7 eV이었으며 그리고 표면 페르미 준위(Fermi level)는 EF-EV = 3.0 eV에 위치하며, n-타입 재료에 대하여 유효 일 함수(effective work function) ΦIn203 = 4.54 eV를 산출하였다. ITO의 일 함수(ΦITO = 4.9 eV)에 기초하여, ITO S-D 콘택트은 n-타입 In2O3에 상대적으로 낮은 장벽 높이 인터페이스(barrier height interface)를 형성한다고 기대된다. 이들 공정 처리 후에, Ion/Ioff, S, 및 VT의 측면에서 트랜지스터 특성의 디바이스 성능은 현저하게 개선되었다.
도 10a는 대표적인 NWT에 대한 드레인 전류 대 게이트-소스 전압 (Ids-Vgs) 특성의 집합(family)을 나타낸다. 테스트 된 In2O3 NWT는 ~1 μA(Vgs = 3.0 V, Vds = 0.1 V에서)의 Ion, 10-5의 Ion/Ioff, 0.1 V의 VT, 0.25 V/dec의 S 값, 및 ~258 cm2V-1s-1의 μeff를 각각 나타낸다. 본원 교시에 따르는 SAND-계 In2O3 NWT 디바이스의 이동도는, 그러므로, In2O3 나노와이어에 대한 최근에 보고된 결과(279.05 cm2V-1s-1 및 98.1 cm2V-1s-1의 전자 이동도, 유효 이동도 6.93 cm2V-1s-1) 및 이상적 단일-결정 In2O3 벌크 이동도(~160 cm2V-1s-1)와 견줄만하거나 또는 더 높은 것으로 관찰되었다.
어떤 특정 이론에 구속되지 않고, In2O3 나노와이어의 단일 결정 성질은 인터그레인(intergrain) 영역에서 감소하는 스캐터링에 의해 높은 이동도를 허용하는 것으로 기대된다. 게다가, SAND 유전체는 다른 산화물 나노와이어에서 상대적으로 고성능을 구현하는 데 알맞은 것으로 이전에 알려져 왔다. 도 10a의 삽입그림은 네거티브 게이트 전압 (Vg(-))에서 포지티브 게이트 전압 (Vg(+))으로 그리고 Vg(+)에서 Vg(-)으로의 바이어스 스윕에 대한 디바이스의 히스테리시스를 나타낸다. 히 스테리시스는 바이어스 범위에서 소규모이고(modest), 이는 SAND 게이트 유전체 및 In2O3 NW 재료의 높은 질을 예시하며, 그리고 SAND 내/상에서 그리고 나노와이어/SAND 인터페이스에서의 무시할만한 전하 트래핑 및 디트래핑을 지시한다.
도 1Od는 열 개의 대표적인 트랜지스터의 Ion, Ioff, VT 및 S 특성을 나타내며, 적색 선은 평균값을 지시한다. Ion, Ioff, VT 및 S의 평균값은 각각, 2.73 μA, 143 pA, 0.02 V 및 0.35 V/dec(이들 값은 0.1 Vds에서의 Ids-Vgs 곡선에서 추출되었다.)이었다. 대표적인 In2O3 NWT의 드레인 전류 대 드레인-소스 전압(Ids- Vds) 특성은 도 10b에 도시된다. 도 10b에서 도시된 것처럼, 이들 대표적인 In2O3 NWT는 전형적인 n-타입 트랜지스터 특성을 보인다. 이들 In2O3 트랜지스터의 바람직한 특징은 Vds = 2.0 V, 및 Vgs = 2.0 V 각각에서의, 그들의 높은 Ion ~6 μA으로 예시된다. 트랜지스터 회로를 작동하기 위하여, 2.0 V가 스위칭 트랜지스터(T1)의 게이트를 완전히 켜기(turn on) 위해 적용되었다.
도 10c는 측정된 회로의 출력 전류(병렬 T2 및 T3의 Ids) 대 출력 전압(Vdd)을 나타낸다. 다양한 곡선은 데이터 라인 전압의 다양한 값(0.5 V 스텝으로 0 V 내지 4 V)에 해당한다. 데이터 라인 전압에서의 스텝은 구동 트랜지스터(T2 및 T3)에 대한 Vgs의 변화에 해당한다. 트랜지스터 회로는 Vdd = 2.0 V 및 Vg2 = 3.0 V에서 ~5 μA를 나타낸다. 단위 픽셀 상의 총 전기용량은 약 0.25 pF/㎠로 계산되었다. 측정 되었던 70 개의 트랜지스터 회로 중에서, 65개 이상의 회로는 균일하게 작동되고 있었고, 반면에 5 개의 회로는 다른 트랜지스터 회로와 비교했을 때 낮은 온(on)-전류 레벨을 나타내었다. NWT 회로는 90% 이상의 수득률을 나타내었다.
SAND-계 In2O3 NWT의 보다 높은 μeff 그리고 보다 가파른 S는 더 작은 트랜지스터 면적을 허용할 수 있으며, 그리고 NW-AMOLED에 대한 빠른 스위칭 트랜지스터 및 고속 트랜지스터의 요구사항을 뒷받침할 수 있다. 보다 빠른 스위칭은 픽셀의 직접적 디지털 구동 같은 접근을 가능하게 하고, 이는 인터페이스 전자회로의 복잡성을 감소시킬 것이다.
OLED 파라미터(parameter) 및 표적(target) 디스플레이의 세부사항(specifications), 이를테면 피크 RGB 발광 및 효율성, 국제조명위원회 좌표(CIE), 및 전력 소비는 트랜지스터 전류 레벨 및 최소 저장 커패시터 크기의 디자인/시뮬레이션/추출에 고려되어야하는 구체적 성능 레벨을 구술한다. NW-AMOLED를 작동하기에 충분한 요구되는 전류 레벨을 추출하기 위하여, 표적 값은 다음과 같다: i) 300 cd/㎡l의 표적 피크 발광; ii) 적색(0.65, 0.34), 녹색(0.27, 0.63), 청색(0.14, 0.16), 및 백색(0.31, 0.32)의 표적 색상 좌표; 및 iii) 6 cd/A (300 cd/㎡에서 적색), 23 cd/A (600 cd/㎡에서 녹색), 및 6 cd/A (200 cd/㎡에서 청색)의 EL 효율성. 단위 픽셀 크기는 54 x 176 μm이고, 단위 픽셀 상의 EL 개구(opening) 면적은 20 x 106 μm이고, 개구율은 46%이며, 그리고 편광판 투과는 40%임에 유의하여야 한다. 결과로써, RGB 픽셀 상의 구동 트랜지스터는 적어도 단 위 적색 픽셀 상 ~2.44 μA, 단위 녹색 픽셀 상 ~1.01 μA, 및 단위 청색 픽셀 상 ~1.46 μA를 각각 제공해야한다. 이는 SAND-계 In2O3 NWT의 전류 레벨(Vdd = 2.0 V 및 Vg2 = 3.0 V에서 ~5 uA)이, 커런트-제너레이션(current-generation) EL 디바이스 기술에서 300 cd/㎡에서 54 x 176 μm 픽셀을 구동하는데 충분해야한다는 것을 나타낸다. 폴리-Si TFT AMOLED 디바이스 또한 요구되는 구동 전류를 제공할 수 있고, 그들은 상대적으로 큰 면적을 필요로 하며 그리고 상대적으로 낮은 작동 전압을 가진다. 본원 NWT-집적 어레이의 해상도는 12-인치 디스플레이의 4배 확장 그래픽 어레이(Quarter eXtended Graphics array, QXGA: 2048 x 1536의 해상도)의 그것에 유사하다. 도 11은 AMOLED에 사용가능한 2 x 2mm 나노와이어-계 영역을 통한 광학투과스펙트럼을 나타낸다. 광학투과는 350 nm - 1350 nm 파장 범위에서 약 72%로 측정되었다. 삽입그림은 세 개의 2 x 2mm 트랜지스터 어레이, 340 개의 단위 픽셀, 80 개의 테스트 NWT 디바이스, 6 개의 정렬마크, 20 개의 테스트 패턴, 및 콘택트 패드로 구성된 1 x 1인치 유리 기판의 사진 이미지를 나타낸다.
다음의 예들은 본원 교시를 구체적으로 더 예시하기 위해 그리고 이해를 용이하게 하기 위해 제공되며 그리고 어떤 식으로든 발명을 제한하려고 의도된 것이 아니다.
실시예 1: 게이트 절연체로서 Al 2 O 3 를 갖는 In 2 O 3 및 ZnO NWT 디바이스의 제작
500 nm 두께의 SiO2 층이 코닝(Corning) 1737 유리 기판상에 플라즈마-보강 화학 기상 증착(plasma-enhanced chemical vapor deposition, PECVD)으로 증착되었고, 버퍼 및 평탄화(planarization) 층으로서 역할을 하였다. 개별적인 게이트 전극은 스퍼터링 IZO(RSheet = 40 Ω/□)에 의해 그리고 실온에서 이온보조증착(IAD)(RSheet = 60 Ω/□)에 의해 형성되었고 그리고 이후 포토리소그래피 및 에칭에 의해 패터닝되었다. 18 nm 두께의 Al2O3 층이, 그 다음, 전구체들로서 트리메틸 알루미넘[Al(CH3)3, TMA] 및 물을 사용하여 ASM Microchemistry F-120 ALCVD™ 시스템에서, 300℃에서 원자층증착(ALD)을 사용하여 증착되었다. Al2O3 증착 후에, 기판은 막의 질을 개선하기 위해 N2 하에서 30초 동안 500℃에서 어닐링되었다. 다음에, VLSI 급 2-프로판올 용액 내 In2O3 또는 ZnO 나노와이어의 서스펜션(suspension)이 게이트-패턴화된 기판상에 분배(disburse)되었다. 단일-결정 반도체 In2O3 나노와이어가 펄스 레이저 어블레이션(pulsed laser ablation) 공정에 의해 합성되었으며(Li,C. et al., Adv . Mater ., 15: 143-145 (2003)를 참조), 각각 20 nm 및 5 μm의 평균 직경 및 길이를 가졌다. 열증착 및 축합에 의해 합성된 분말화된(powdered) ZnO 나노와이어는 Nanolab Inc로부터 구매하였다. 평균 직경 및 길이는 각각 120 nm 및 5 μm였으며, 그리고 미세구조 특성은 그들이 고도의 결정질(highly crystalline)이라는 것을 지시하였다(Banerjee, D. et al. Nanotechnology, 15: 404-409 (2004)를 참조). 마지막으로, ITO 소스/드레인 전극이 실온에서 IAD로 증착되었으며 그리고 포토리소그래피에 의해 패턴화되었다. 소스/드레인 전극 패터닝 후에, NWT는, UV 광선으로부터 차단되면서, Ion, lon:Ioff, S, 및 μeff의 측면에서 최적 트랜지스터 성능을 획득하기 위해 2 분간의 오존 처리[UV-오존 클리너(cleaner), UVO 42-220, Jelight Co.Ltd.]에 도입되었다. 오존 환경은 산소함량(oxygen content)을 50 ppm에, UV 파장을 184.9 nm에 그리고 UV 램프 전원을 254 nm에서 ㎠당 28 밀리와츠(milliwatts per)에 세팅함으로써 얻어졌다. PET (Melinex, DuPont)를 사용한 완전히 투명하며 가요성인 In2O3 NWT 디바이스 또한 PET/ ITO(G)/ Al2O3/ In2O3 나노와이어/ ITO(S/D) 구조로 제작되었다(도 5a). Al2O3 층의 50 nm 두께 층은 200℃에서 증착되었다. 게이트 및 소스/드레인 전극을 위한 ITO는 IAD로 증착되었다. 소스 및 드레인 사이에 주어진 트랜지스터의 나노와이어의 길이는 FE-SEM 이미지로부터 얻어졌으며, 그리고 나노와이어 및 전극 에지(edge) 사이의 각이 계산(accounted)되었다.
실시예 2: 게이트 절연체로 SAND 를 지닌 In 2 O 3 NWT 디바이스의 제조
200 nm 두께의 SiO2 층이 평탄화를 위한 버퍼 층으로서 코닝 1737A 유리 기판상에 증착되었다. 100 nm 두께의 ITO 박막이 실온에서 IAD로 증착되었으며[RSheet = 평방 당 60 옴(ohms per square)], 그리고 이어서 개별적으로 지정된 하부 게이트 전극을 위해 포토리소그래피로 패턴화되었다. 24 nm 두께의 SAND 층은 그 다음 에 자기-조립 방법을 사용하여 패턴화된 ITO 게이트 금속상에 증착되었다. SAND 증착 후에, 콘택트 홀들(contact holes)이 픽셀 상의 하부 게이트 전극 콘택트 및 전계발광을 위한 애노드 개구부에 대하여 패턴화되었다. 그 다음, VLSI 급 2-프로판올 용액 내 In2O3 나노와이어의 서스펜션이 디바이스 기판상에 분배되었다. 단일-결정 반도체 In2O3 나노와이어가 펄스 레이저 어블레이션 공정으로 합성되어, 각각 50 nm 및 5 μm의 평균 직경 및 길이를 가졌다. Al 소스/드레인 콘택트는 스패터링에 의해 제조되었다. ITO S-D 전극의 경우, 그들은 실온에서 IAD으로 증착되었으며 그리고 리프트-오프(lift-off) 방법에 의해 패턴화되었다. 불필요한 영역 상의 나노와이어가 S-D 전극 사이에 지정된 나노와이어를 제외하고 초음파처리(ultrasonication)로 제거되었다. S-D 전극 패터닝 후에, NWT는, UV 광선으로부터 차단된 채로, Ion, lon:Ioff, S, 및 μeff의 측면에서 최적 트랜지스터 성능을 획득하기 위해 UV-오존 클리너를 사용하여 1 분간의 오존 처리에 도입되었다. 오존 처리 후에, 이 디바이스는 EL 증착을 위하여 NWT 어레이를 평탄화하기 위한 보호막 층으로써 200 nm의 전자빔(e-beam) 증발된(evaporated) SiO2를 증착함으로써 보호된다.
실시예 3: 게이트 절연체로 SAND 를 지닌 SnO 2 NWT 디바이스의 제조
200 nm 두께의 SiO2 층이 평탄화를 위한 버퍼 층으로서 Si 또는 코닝 1737A 유리 기판상에 증착되었다. 100 nm 두께의 ITO 박막이 실온에서 이온보조증착(IAD) 으로 증착되었으며(RSheet = 평방 당 60 옴), 그리고 이어서 개별적으로 지정된 하부 게이트 전극을 위하여 포토리소그래피에 의해 패턴화되었다. 15 nm 두께의 SAND 층은 이후 자기-조립 방법을 사용하여 패턴화된 ITO 게이트 금속상에 증착되었다. 그 다음, VLSI 급 2-프로판올 용액 내 SnO2 나노와이어의 서스펜션이 디바이스 기판상에 분배되었다. Al 소스/드레인 콘택트가 스패터링으로 제작되었다. ITO S-D 전극은 실온에서 IAD으로 증착되었으며 그리고 리프트-오프 방법으로 패턴화되었다. 불필요한 영역 상의 나노와이어는 S-D 전극 사이에 지정된 나노와이어를 제외하고 초음파처리로 제거되었다.
도 12는 게이트 유전체로 SAND를 사용하는 대표적인 단일 SnO2 NWT의 구조 및 전기적 특성을 도시한다. 상이한 기판(Si-SiO2, 유리-SiO2) 및 소스/드레인 콘택트 (Al, ITO) 재료가 사용되었다. 이들 디바이스에 대하여, 오존 처리 이전의 전형적인 성능은: S = 0.1-0.4 V/dec, Ion/Ioff ~105-106, VT = ± 0.2 V, 그리고 1 V 내지 4 V의 게이트 바이어스 범위에서 ~15 내지 30 ㎠/V-sec로 변동된 μeff였다. 오존 처리 및 캡슐화(encapsulation)로 개선된 디바이스 성능이 기대된다.
실시예 4: 게이트 절연체로 SAND 를 지닌 Ge NWT 디바이스의 제조
200 nm 두께의 SiO2 층이 평탄화를 위한 버퍼 층으로 Si 또는 코닝 1737A 유리 기판상에 증착되었다. 100 nm 두께의 ITO 박막이 실온에서 이온 보조 증착(IAD) 으로 증착되었으며(RSheet = 평방 당 60 옴), 그리고 이어서 개별적으로 지정된 하부 게이트 전극을 위하여 포토리소그래피로 패턴화되었다. 15 nm 두께의 SAND 층은 이 후 자기-조립 방법을 사용하여 패턴화된 ITO 게이트 금속상에 증착되었다. 그 다음, VLSI 급 2-프로판올 용액 내 p- 또는 n-타입 Ge 나노와이어의 서스펜션이 디바이스 기판상에 분배되었다. Al 소스/드레인 콘택트는 스패터링으로 제작되었다. ITO S-D 전극은 실온에서 IAD로 증착되었으며 그리고 리프트-오프 방법으로 패턴화되었다. 불필요한 영역 상의 나노와이어는 S-D 전극 사이에 지정된 나노와이어를 제외하고 초음파처리에 의해 제거되었다.
도 13은 게이트 유전체로 SAND를 사용하는 대표적인 단일 p-타입 및 n-타입 Ge NWT의 구조 및 전기적 특성을 나타낸다. 상이한 기판(Si-SiO2, 유리-SiO2) 및 소스/드레인 콘택트 (Al, ITO) 재료가 사용되었다. p-타입 Ge NWT에 대하여, 오존 처리 이전의 전형적인 성능은: S ~1 V/dec, Ion/Ioff ~106, VT = 0 - (-1) V, 그리고 -1 V 내지 -5 V의 게이트 바이어스 범위에서 ~30 내지 50 ㎠/V-sec로 변동된 μeff였다. n-타입 Ge NWT에 대하여, 오존 처리 이전의 전형적인 성능은: S ~1 V/dec, Ion/Ioff ~104-105, VT = 0-1 V, 그리고 -1 V 내지 +5 V게이트 바이어스 범위에서 ~8 내지 12 ㎠/V-sec로 변동된 μeff였다. 오존 처리 및 캡슐화(encapsulation)로 개선된 디바이스 성능이 기대된다.
도 14는 본원 교시에 따르는 NW-AMOLED 기판(윗줄) 및 NWT 채널 영역(아랫줄)의 사진 이미지를 나타내고, 특히, 여기서 반도체 나노와이어는 다음과 같다: a) In2O3, b) SnO2, 및 c) p-타입 Ge. 각각의 디바이스 구조는 유리-SiO2 기판, ITO 게이트 전극, SAND 게이트 유전체, ITO 소스/드레인 전극, 및 In2O3의(도 14a), SnO2의(도 14b), 또는 Ge의(도 14c) 단일 나노와이어 채널 영역으로 구성된다. 도 14에 도시된 바와 같이, Ge-계 디바이스는 금속 산화물 나노와이어에 기초한 유사한 디바이스 시스템과 비교하여 유사한 광학적 투명도를 가진다.
실시예 5: 특성화 방법론( Characterization Methodology )
성장된(as-grown) ITO 박막의 일 함수가 AC-2, RKI 광전자분광기(Instruments photoelectron spectrometer)를 사용하여 측정되었다. UV-Vis 스펙트럼이 Varian Cary IE 분광광도계(spectrophotometer)로 기록되었다. 전기적 I-V 측정은 Keithley 4200 반도체 특성화 시스템(semiconductor characterization system)을 사용하여 수행되었다. 디바이스 내의 NWs는 전기적 특성화에 따라 Hitachi S-4800 FE-SEM으로 이미지화되었다.
실시예 6: 이동도 및 임계 전압의 계산
캐리어 농도 및 이동도가 독립적으로, 예컨대, 홀 효과(Hall effect) 및 전도도 측정을 통하여 측정될 수 있는 평면 트랜지스터와는 대조적으로, NWT에서 연장된 측면의(lateral) 기하학적 구조의 결핍은 이동도의 측정에 대한 대안적인 접근을 요구한다. 이전의 NWT 연구로부터 전형적인 접근법에 따라, 전계효과이동도 (μeff)가 실린더-온-플레이트(cylinder-on-plate, COP) 전기용량 모델
Figure 112009081796587-PCT00001
및 MOSFET 선형 영역 모델로부터 얻어진 관계
Figure 112009081796587-PCT00002
의 조합을 사용하여 계산되어졌고(Wang, D. et al., Appl . Phys . Lett., 83: 2432-2434 (2003)를 참조), 여기서 keff ~9.0는 Al2O3의 유효 유전 상수(effective dielectric constant)이고, L은 NWT의 채널 길이(In2O3 NW에 대해서 ~1.80 μm, ZnO에 대해서 ~1.66 μm), 여기서 keff ~9.0는 Al2O3의 유효 유전 상수(effective dielectric constant)이고, L은 NWT의 채널 길이(In2O3 NW에 대해서 ~1.80 μm, ZnO에 대해서 ~1.66 μm), r은 NWT의 반경(In2O3 NW에 대해서 10 nm, ZnO NW에 대해서 60 nm)이고, tox ~18 nm는 게이트 절연체의 두께이고, dIds/dVgs는 트랜스컨덕턴스이며, 그리고 Vds는 드레인 전압이다. 가요성이며 투명한 In2O3 NWT의 경우에는, L ~1.79 μm 및 r ~10 nm가 사용되었다. 본 명세서에 개시된 특정 디바이스의 기하학적 구조는 나노와이어 아래에 게이트 유전체 (keff ~9) 그리고 위에 공기(keff ~l)로 구성되었다. SiO2 /공기로 된 비교할만한 기하학적 구조를 위한 정전기 시뮬레이션(electrostatic simulations) 및 커패시턴스(capacitance)를 위한 분석 공식(analytic formula) (tox ≫ r에 유효한 COP 방정식의 형태) 사이의 선행 기술의 비교 (Vashaee, D. et al., J. Appl . Phy ., 99: 54310-1-5 (2006)를 참조)는 keff= 0.5εR1SiO2의 값이 사용된다면 8 내지 40의 tox/r의 범위에서 두 커패시턴스 사이에 우수한 일치(agreement)를 나타냈다. 테스트된 디바이스의 기하학적 구조가 보다 높은 k 유전 상수 및 보다 작은 tox/r (-1.8)를 사용하기 때문에, 가장자리 전기장(fringing fields)이 보다 조밀하게 게이트 유전체 층에 한정(confined) 되었다. 따라서, keff~ εRIAl2O3의 값이 선택되었으며, 이는 커패시턴스를 과대평가하는 경향이 있을 것이며(적절한 보정 계수가 0.5보다 크나 1.0보다 작으므로), 그리고 따라서 이동도를 과소평가하는 경향이 있을 것이다. 도 3a, 3b 및 4d에 도시된 트랜스컨덕턴스는 다항 피팅(polynomial fit)에 의하여 곡선에 20포인트 피트의 3 오더로(orders) 평탄화되었다(smoothed). VT를 추출하기 위하여, 외삽된(extrapolated) VT
Figure 112009081796587-PCT00003
가 이것이 정확한 VT를 제공하므로 사용되었다. 최대 gm에서의 게이트 전압(Vg(gm _ max)), 최대 gm에서의 드레인 전류Id(gm _ max), 및 최대 gm(gm _ max)이 도 3a, 3c 및 5d으로부터 얻어졌다. 이 값들은 Vd = 0.1 VA에서 Ids-Vds 곡선으로부터 얻어진 VT 값으로 확인되었다.
본원 교시는 그것의 사상 및 필수적 특성에서 벗어나지 않는 다른 특정 헝태 의 실시예들도 포괄한다. 전술한 실시예는 따라서 여기에 기재된 본원 교시를 한정하는 것이 아니라 전부 예시적인 측면으로만 고려되어야 한다. 본원 발명의 범위는 따라서 전술한 상세한 설명이 아니라 첨부된 청구범위에 의하여 지정되며, 그리고 청구항과 등가의 의미 및 범위 내의 모든 변형은 청구범위에 포함되는 것으로 의도된다.

Claims (27)

  1. 다음을 포함하는 나노와이어 트랜지스터 디바이스:
    소스 전극 및 드레인 전극 사이에 연장되는 하나 이상의 반도체 나노와이어, 및
    상기 하나 이상의 나노와이어와 접촉하는 게이트 유전체,
    여기서 상기 게이트 유전체, 상기 소스 전극 및 상기 드레인 전극의 각각이 투명함.
  2. 제 1항에 있어서,
    상기 하나 이상의 반도체 나노와이어는 12족, 13족, 14족, 15족, 및 16족에서 선택된 하나 이상의 요소를 포함하는 것을 특징으로 하는 디바이스.
  3. 제 2항에 있어서,
    상기 하나 이상의 반도체 나노와이어는 p-타입 Ge 나노와이어 및 n-타입 Ge 나노와이어에서 선택되는 것을 특징으로 하는 디바이스.
  4. 제 1항에 있어서,
    상기 하나 이상의 반도체 나노와이어는 투명한 금속 산화물을 포함하는 것을 특징으로 하는 디바이스.
  5. 제 4항에 있어서,
    상기 하나 이상의 금속 산화물 나노와이어는 ZnO 나노와이어, In2O3 나노와이어, 및 SnO2 나노와이어에서 선택되는 것을 특징으로 하는 디바이스.
  6. 제 1항에 있어서,
    상기 나노와이어 트랜지스터는 단일 반도체 나노와이어들을 포함하는 것을 특징으로 하는 디바이스.
  7. 제 1항에 있어서,
    상기 나노와이어 트랜지스터는 다수의 반도체 나노와이어들을 포함하는 것을 특징으로 하는 디바이스.
  8. 제 1항에 있어서,
    상기 게이트 유전체는 하나 이상의 투명한 금속 산화물을 포함하는 것을 특징으로 하는 디바이스.
  9. 제 1항에 있어서,
    상기 게이트 유전체는 다층 조성물을 포함하고, 상기 다층 조성물은 주기적 교번 층(alternating layer)들을 포함하며, 여기서 상기 교번 층들은 분극성 모이어티를 포함하는 하나 이상의 층, 및 실릴 또는 실록산 모이어티를 포함하는 하나 이상의 층을 포함하는 것을 특징으로 하는 디바이스.
  10. 제 9항에 있어서,
    상기 분극성 모이어티는 스틸바죠늄 그룹을 포함하는 것을 특징으로 하는 디바이스.
  11. 제 9항에 있어서,
    상기 교번 층들의 적어도 일부는 실록산 매트릭스를 포함하는 커플링 층에 의해 인접한 층에 커플링되는 것을 특징으로 하는 디바이스.
  12. 제 11항에 있어서,
    상기 교번 층들의 적어도 일부는 축합반응을 통하여 서로에 또는 상기 실록산 매트릭스에 커플링되는 것을 특징으로 하는 디바이스.
  13. 제 9항에 있어서,
    상기 교번 층들의 적어도 일부는 실란-치환된 스틸바죠륨 화합물 및 트리실록산 화합물의 축합 생성물을 포함하는 것을 특징으로 하는 디바이스.
  14. 제 9항에 있어서,
    상기 교번 층들은 시그마 모이어티를 포함하는 하나 이상의 층을 포함하는 것을 특징으로 하는 디바이스.
  15. 제 14항에 있어서,
    상기 교번 층들의 적어도 일부는 비스(실릴)-C4-약 C10 알킬 화합물, 및 트리실록산 화합물의 축합 생성물을 포함하는 것을 특징으로 하는 디바이스.
  16. 제 1항에 있어서,
    상기 게이트 유전체는 가교 결합된 고분자 재료(crosslinked polymeric material)를 포함하는 것을 특징으로 하는 디바이스.
  17. 제 1항에 있어서,
    각각의 상기 소스 전극 및 상기 드레인 전극은 독립적으로 인듐 주석 산화물, 인듐 아연 산화물, 인듐 산화물, 아연 산화물, 아연 인듐 주석 산화물, 플루오르화 주석 산화물, 갈륨 아연 산화물, 갈륨 인듐 산화물, 또는 갈륨 인듐 주석 산화물을 포함하는 것을 특징으로 하는 디바이스.
  18. 제 1항에 있어서,
    상기 게이트 유전체 아래에 정의된(defined) 투명한 게이트 전극을 포함하는 디바이스.
  19. 제 18항에 있어서,
    상기 투명한 게이트 전극은 인듐 주석 산화물, 인듐 아연 산화물, 인듐 산화물, 아연 산화물, 아연 인듐 주석 산화물, 플루오르화 주석 산화물, 갈륨 아연 산화물, 갈륨 인듐 산화물, 또는 갈륨 인듐 주석 산화물을 포함하는 것을 특징으로 하는 디바이스.
  20. 제 1항에 있어서,
    상기 게이트 유전체가 투명한 기판상에 증착되는 것을 특징으로 하는 디바이스.
  21. 제 20항에 있어서,
    상기 투명한 기판은 유리 또는 플라스틱인 것을 특징으로 하는 디바이스.
  22. 제 1항에 따른 디바이스를 포함하는 어레이.
  23. 제 22항에 따른 어레이를 포함하는 전자 회로(electronic circuit).
  24. 다음을 포함하는, 나노와이어 트랜지스터 디바이스의 제조 방법:
    게이트 전극 층을 기판상에 적용하는 단계;
    유전체 층을 상기 게이트 전극 층 상에 적용하는 단계;
    하나 이상의 반도체 나노와이어를 상기 유전체 층 상에 적용하는 단계; 및
    소스 전극 및 드레인 전극을 상기 유전체 층 상에 적용하는 단계;
    여기서 상기 게이트 전극 층의 적용, 상기 유전체 층의 적용, 상기 하나 이상의 반도체 나노와이어의 적용, 및 상기 소스 전극 및 드레인 전극의 적용은 약 100℃ 미만의 온도에서 수행되고,
    여기서 각각의 상기 게이트 전극 층, 상기 유전체 층, 상기 소스 전극, 상기 드레인 전극, 및 상기 기판은 투명하고, 상기 하나 이상의 반도체 나노와이어는 상기 소스 전극 및 상기 드레인 전극 사이로 연장됨.
  25. 제 24항에 있어서,
    상기 유전체 층의 적용은 실란-치환된 스틸바죠륨 화합물 및 트리실록산 화합물의 하나 이상의 축합 생성물, 그리고 선택적으로, 비스(실릴)-C4 - 약 C10 알킬 화합물 및 트리실록산 화합물의 하나 이상의 축합 생성물을 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  26. 제 24항에 있어서,
    상기 하나 이상의 반도체 나노와이어의 적용은 하나 이상의 반도체 나노와이어를 포함하는 서스펜션을 상기 유전체 층 상에 분산(dispersing)시키는 단계를 포함하는 것을 특징으로 하는 방법.
  27. 제 24항에 있어서,
    상기 나노와이어 트랜지스터 디바이스를 오존 처리에 도입하는 단계를 포함하는 것을 특징으로 하는 방법.
KR1020097027533A 2007-06-01 2008-06-02 투명한 나노와이어 트랜지스터 및 그 제조 방법 KR20100047828A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US93263607P 2007-06-01 2007-06-01
US60/932,636 2007-06-01

Publications (1)

Publication Number Publication Date
KR20100047828A true KR20100047828A (ko) 2010-05-10

Family

ID=40381316

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097027533A KR20100047828A (ko) 2007-06-01 2008-06-02 투명한 나노와이어 트랜지스터 및 그 제조 방법

Country Status (3)

Country Link
US (2) US7910932B2 (ko)
KR (1) KR20100047828A (ko)
WO (1) WO2009038606A2 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101234539B1 (ko) * 2011-01-25 2013-02-19 연세대학교 산학협력단 랜덤 네트워크 구조를 갖는 전계 효과 트랜지스터 및 그 제조방법
KR101355893B1 (ko) * 2012-11-02 2014-01-28 경북대학교 산학협력단 능동 이미지 센서 및 그 제조 방법

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI221341B (en) * 2003-09-18 2004-09-21 Ind Tech Res Inst Method and material for forming active layer of thin film transistor
US7910932B2 (en) * 2007-06-01 2011-03-22 Northwestern University Transparent nanowire transistors and methods for fabricating same
US8030212B2 (en) * 2007-09-26 2011-10-04 Eastman Kodak Company Process for selective area deposition of inorganic materials
US8043978B2 (en) * 2007-10-11 2011-10-25 Riken Electronic device and method for producing electronic device
US8017458B2 (en) * 2008-01-31 2011-09-13 Northwestern University Solution-processed high mobility inorganic thin-film transistors
US8232544B2 (en) * 2008-04-04 2012-07-31 Nokia Corporation Nanowire
US8236680B2 (en) * 2008-06-20 2012-08-07 Northwestern University Nanoscale, spatially-controlled Ga doping of undoped transparent conducting oxide films
KR100963104B1 (ko) * 2008-07-08 2010-06-14 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR101497425B1 (ko) * 2008-08-28 2015-03-03 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
US7989800B2 (en) * 2008-10-14 2011-08-02 George Mason Intellectual Properties, Inc. Nanowire field effect junction diode
KR101100999B1 (ko) * 2009-01-13 2011-12-29 삼성모바일디스플레이주식회사 씨모스 박막트랜지스터 및 그 제조방법과 이를 구비한 유기전계발광 표시장치
KR101048965B1 (ko) * 2009-01-22 2011-07-12 삼성모바일디스플레이주식회사 유기 전계발광 표시장치
DE102009014757A1 (de) * 2009-03-27 2010-10-07 Polyic Gmbh & Co. Kg Elektrische Funktionsschicht, Herstellungsverfahren und Verwendung dazu
WO2011007677A1 (en) 2009-07-17 2011-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011010542A1 (en) * 2009-07-23 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI396314B (zh) * 2009-07-27 2013-05-11 Au Optronics Corp 畫素結構、有機電激發光顯示單元及其製造方法
US8754401B2 (en) * 2009-08-31 2014-06-17 International Business Machines Corporation Impact ionization field-effect transistor
WO2011027701A1 (en) * 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method for manufacturing the same
WO2011027676A1 (en) 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101930230B1 (ko) 2009-11-06 2018-12-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하기 위한 방법
JP5491835B2 (ja) * 2009-12-02 2014-05-14 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー 画素回路および表示装置
KR20170116239A (ko) 2009-12-11 2017-10-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 전계 효과 트랜지스터
WO2011073044A1 (de) * 2009-12-18 2011-06-23 Basf Se Metalloxid-feldeffekttransistoren auf mechanisch flexiblem polymersubstrat mit aus lösung prozessierbarem dielektrikum bei niedrigen temperaturen
US8759917B2 (en) * 2010-01-04 2014-06-24 Samsung Electronics Co., Ltd. Thin-film transistor having etch stop multi-layer and method of manufacturing the same
US8697467B2 (en) * 2010-07-26 2014-04-15 The Regents Of The University Of California Surface and gas phase doping of III-V semiconductors
KR101759577B1 (ko) * 2010-08-23 2017-07-19 삼성전자 주식회사 온-셀 ｔｓｐ 능동형유기발광다이오드 구조
US8936965B2 (en) * 2010-11-26 2015-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8987710B2 (en) * 2011-05-19 2015-03-24 Polyera Corporation Carbonaceous nanomaterial-based thin-film transistors
US9018660B2 (en) * 2013-03-25 2015-04-28 Universal Display Corporation Lighting devices
CN103943683B (zh) * 2013-12-06 2017-12-26 山东大学（威海） 一种铟锡锌氧化物同质薄膜晶体管及其制备方法
US10692621B2 (en) 2015-01-30 2020-06-23 Kuprion Inc. Method of interconnecting nanowires and transparent conductive electrode
KR20170018718A (ko) * 2015-08-10 2017-02-20 삼성전자주식회사 비정질 합금을 이용한 투명 전극 및 그 제조 방법
CN106847701B (zh) * 2017-03-20 2020-08-25 青岛大学 一种金属掺杂氧化锌纳米纤维场效应晶体管的制备方法
KR20220006541A (ko) 2019-05-10 2022-01-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6306594B1 (en) * 1988-11-14 2001-10-23 I-Stat Corporation Methods for microdispensing patterened layers
US5156918A (en) 1991-03-28 1992-10-20 Northwestern University Self-assembled super lattices
EP0913965A1 (en) 1997-11-03 1999-05-06 Canon Kabushiki Kaisha Reduction of the message traffic in a distributed network
US6855274B1 (en) 2000-03-22 2005-02-15 Northwestern University Layer by layer self-assembly of large response molecular electro-optic materials by a desilylation strategy
US6863943B2 (en) * 2001-01-12 2005-03-08 Georgia Tech Research Corporation Semiconducting oxide nanostructures
US7049625B2 (en) 2002-03-18 2006-05-23 Max-Planck-Gesellschaft Zur Fonderung Der Wissenschaften E.V. Field effect transistor memory cell, memory device and method for manufacturing a field effect transistor memory cell
US7294417B2 (en) * 2002-09-12 2007-11-13 The Trustees Of Boston College Metal oxide nanostructures with hierarchical morphology
US7135728B2 (en) * 2002-09-30 2006-11-14 Nanosys, Inc. Large-area nanoenabled macroelectronic substrates and uses therefor
US7051945B2 (en) 2002-09-30 2006-05-30 Nanosys, Inc Applications of nano-enabled large area macroelectronic substrates incorporating nanowires and nanowire composites
TWI229463B (en) * 2004-02-02 2005-03-11 South Epitaxy Corp Light-emitting diode structure with electro-static discharge protection
US20060003485A1 (en) 2004-06-30 2006-01-05 Hoffman Randy L Devices and methods of making the same
US7405129B2 (en) * 2004-11-18 2008-07-29 International Business Machines Corporation Device comprising doped nano-component and method of forming the device
WO2008089401A2 (en) 2007-01-18 2008-07-24 Arizona Board Of Regents, Acting For And On Behalfof Arizona State University Flexible transparent electrodes via nanowires and sacrificial conductive layer
US7910932B2 (en) * 2007-06-01 2011-03-22 Northwestern University Transparent nanowire transistors and methods for fabricating same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101234539B1 (ko) * 2011-01-25 2013-02-19 연세대학교 산학협력단 랜덤 네트워크 구조를 갖는 전계 효과 트랜지스터 및 그 제조방법
KR101355893B1 (ko) * 2012-11-02 2014-01-28 경북대학교 산학협력단 능동 이미지 센서 및 그 제조 방법

Also Published As

Publication number Publication date
WO2009038606A2 (en) 2009-03-26
WO2009038606A3 (en) 2009-06-11
US20090050876A1 (en) 2009-02-26
WO2009038606A9 (en) 2009-05-14
US7910932B2 (en) 2011-03-22
US20110253970A1 (en) 2011-10-20

Similar Documents

Publication Publication Date Title
US7910932B2 (en) Transparent nanowire transistors and methods for fabricating same
Ju et al. Fabrication of fully transparent nanowire transistors for transparent and flexible electronics
Jo et al. High-mobility and hysteresis-free flexible oxide thin-film transistors and circuits by using bilayer sol–gel gate dielectrics
Liu et al. High‐performance flexible transparent thin‐film transistors using a hybrid gate dielectric and an amorphous zinc indium tin oxide channel
US9184300B2 (en) Transistor, method of manufacturing the same, and electronic device including transistor
CN102403361B (zh) 薄膜晶体管及其制造方法、以及具备该薄膜晶体管的装置
JP5562587B2 (ja) トランジスタ
US8759917B2 (en) Thin-film transistor having etch stop multi-layer and method of manufacturing the same
JP5052693B1 (ja) 薄膜トランジスタ及びその製造方法、表示装置、イメージセンサー、ｘ線センサー並びにｘ線デジタル撮影装置
JP5657433B2 (ja) 薄膜トランジスタの製造方法、薄膜トランジスタ、表示装置、センサ及びｘ線デジタル撮影装置
CN103403903B (zh) 场效应晶体管及其制造方法
Schwabegger et al. High mobility, low voltage operating C60 based n-type organic field effect transistors
JP5339792B2 (ja) 薄膜電界効果型トランジスタ、その製造方法、およびそれを用いた表示装置
JP5679933B2 (ja) 薄膜トランジスタ及びその製造方法、表示装置、イメージセンサー、ｘ線センサー並びにｘ線デジタル撮影装置
CN103608906B (zh) 非晶质氧化物薄膜的制造方法及薄膜晶体管
EP2555247A2 (en) Thin film transistor including a nanoconductor layer
Kyndiah et al. A multifunctional interlayer for solution processed high performance indium oxide transistors
Li et al. Nonvolatile photoelectric memory with CsPbBr3 quantum dots embedded in poly (methyl methacrylate) as charge trapping layer
Liu et al. High Efficiency Light‐Emitting Transistor with Vertical Metal–Oxide Heterostructure
TWI575754B (zh) 薄膜電晶體及其製造方法、顯示裝置、影像感測器、ｘ線感測器及ｘ線數位攝影裝置
Lee et al. Multilayer MoS 2 thin-film transistors employing silicon nitride and silicon oxide dielectric layers
KR20110080118A (ko) 다층의 식각 정지층을 구비한 박막 트랜지스터 및 그 제조방법
JP5901420B2 (ja) 薄膜トランジスタの製造方法
US11600796B2 (en) Quantum dot light-emitting diode and method of fabricating the same
KR101308809B1 (ko) 산화물 반도체 박막 트랜지스터 제조방법 및 이를 이용한 능동구동 디스플레이 장치, 능동구동 센서장치

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid