KR20100045977A - 플라스몬 강화 전자기 방사 방출 디바이스 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 다양한 실시예들은 표면 플라스몬 강화 전자기 방사 방출 디바이스 및 이들 디바이스들을 제조하는 방법에 관한 것이다. 본 발명의 일 실시예에서, 전자기 방사 방출 디바이스(100)는 다층 코어(106), 금속 디바이스 층(108), 및 기판(104)을 포함한다. 다층 코어(106)는 내부 층(110) 및 외부 층(112)을 가지며, 외부 층은 내부 층의 적어도 일부를 둘러싸도록 구성된다. 금속 디바이스 층(108)은 외부 층의 적어도 일부를 둘러싸도록 구성된다. 기판(104)은 내부 층(110)과 전기적 통신을 하는 하부 전도 층(118) 및 금속 디바이스 층(108)과 전기적 통신을 하는 상부 전도 층(122)을 갖고 있어, 적절한 전압이 하부 전도 층과 상부 전도 층 사이에 인가될 때 노출된 부분이 표면 플라스몬 강화 전자기 방사를 방출하도록 한다.
Description
본 발명의 실시예들은 전자기 방사 방출 디바이스들에 관한 것으로, 구체적으로 광(photonic) 디바이스들에 구현될 수 있는 플라스몬 강화 전자기 방사 방출 디바이스들(plasmon-enhanced electromagnetic-radiation-emitting devices)에 관한 것이다.
근래에, 집적 회로 상의 마이크로 전자 디바이스의 밀도 증가로 인해, 이들 디바이스들을 상호접속하는 데 이용될 수 있는 금속 신호 라인들의 밀도에 기술적 병목 현상이 야기되었다. 또한, 금속 신호 라인들의 이용은 대부분의 회로들의 상부에 위치한 가장 긴 링크들을 동기화하는 데 어려움이 있고 전력 소비의 상당한 증가를 야기한다. 신호 라인들을 통해 전기 신호들로서 정보를 전송하는 것보다 오히려, 동일한 정보가 전자기 방사(electromagnetic radiation; "ER")에 인코딩되어 광섬유, 리지 도파관(ridge waveguide), 및 광 결정 도파관(photonic crystal waveguide)과 같은 도파관을 통해 전송될 수 있다. 도파관을 통해 ER에 인코딩된 정보를 전송하는 것은 신호 라인들을 통해 전기 신호들을 전송하는 것보다 많은 이점이 있다. 첫째, 신호 라인들을 통해 전송된 전기 신호들의 경우보다 도파관을 통해 전송된 ER의 경우가 저하 및 손실이 훨씬 덜하다. 둘째, 도파관들은 신호 라인들보다 훨씬 더 높은 대역폭을 지원하도록 제조될 수 있다. 예를 들어, 단일 Cu 또는 Al 와이어는 단일 전기 신호만을 전송할 수 있지만, 단일 광섬유는 약 100개 또는 그 이상의 상이하게 인코딩된 ER을 전송하도록 구성될 수 있다.
최근, 재료 과학 및 반도체 제조 기술의 개선에 의해, CMOS 회로들과 같은 전자 디바이스들과 집적될 수 있는 광 디바이스들을 개발하여 광 집적 회로들(photonic integrated circits; "PICs")을 형성할 수 있게 되었다. "광(photonic)"이라는 용어는 전자기 스펙트럼을 가로지르는 주파수들을 갖는 정통적으로 특징화된 전자기 방사 또는 양자화된 전자기 방사로 동작할 수 있는 디바이스들을 지칭한다. PIC들은 전자 집적 회로들의 광 등가물이고, 반도체 물질의 웨이퍼 상에 구현될 수 있다. PIC들을 효과적으로 구현하기 위해서, 수동 및 능동 광 소자가 필요하다. 도파관들 및 감쇠기들은 종래의 에피택셜 및 리소그래픽 방법들을 이용하여 통상적으로 제조될 수 있는 수동 광 소자들의 예들이고, 마이크로 전자 디바이스들 사이의 ER의 전파를 지시하는(direct) 데 이용될 수 있다. 물리학자들 및 엔지니어들은 PIC들 및 다른 광 디바이스들에 구현될 수 있는 ER 방출 디바이스들 및 변조기들과 같은 능동 광 소자들에 대한 필요성을 인식하였다.
본 발명의 다양한 실시예들은 표면 플라스몬 강화 전자기 방사 방출 디바이스들 및 이들 디바이스들을 제조하는 방법들에 관한 것이다. 본 발명의 일 실시예에서, 전자기 방사 방출 디바이스는 다층 코어, 금속 디바이스 층, 및 기판을 포함한다. 다층 코어는 내부 층 및 외부 층을 가지며, 외부 층은 내부 층의 적어도 일부를 둘러싸도록 구성된다. 금속 디바이스 층은 외부 층의 적어도 일부를 둘러싸도록 구성된다. 기판은 내부 층과 전기적 통신을 하는 하부 전도 층, 및 금속 디바이스 층과 전기적 통신을 하는 상부 전도 층을 갖고 있어, 하부 전도 층과 상부 전도 층 사이에 적절한 전압이 인가될 때 노출된 부분이 표면 플라스몬 강화 전자기 방사를 방출하도록 한다.
도 1a는 본 발명의 실시예들에 따른 전자기 방사 방출 디바이스의 등측도.
도 1b는 본 발명의 실시예들에 따른 도 1a에 도시된 전자기 방사 방출 디바이스의 상면도.
도 2는 본 발명의 실시예들에 따른, 도 1에 도시된 라인 2-2를 따르는 전자기 방사 방출 디바이스의 단면도.
도 3은 본 발명의 실시예들에 따른 다층 코어 및 금속 디바이스 층의 단면도.
도 4a 내지 도 4i는 본 발명의 실시예들에 따른, 도 1-2에 도시된 전자기 방사 방출 디바이스를 제조하는 방법의 단계들에 대응하는 등측도 및 단면도.
도 1b는 본 발명의 실시예들에 따른 도 1a에 도시된 전자기 방사 방출 디바이스의 상면도.
도 2는 본 발명의 실시예들에 따른, 도 1에 도시된 라인 2-2를 따르는 전자기 방사 방출 디바이스의 단면도.
도 3은 본 발명의 실시예들에 따른 다층 코어 및 금속 디바이스 층의 단면도.
도 4a 내지 도 4i는 본 발명의 실시예들에 따른, 도 1-2에 도시된 전자기 방사 방출 디바이스를 제조하는 방법의 단계들에 대응하는 등측도 및 단면도.
본 발명의 다양한 실시예들은 표면 플라스몬 강화 전자기 방사 방출(surface-plasmon-enhanced electromagentic-radiation-emitting; "SPE ERE") 디바이스들 및 SPE ERE 디바이스들을 제조하는 방법들에 관한 것이다. SPE ERE 디바이스는 발광 다이오드들과 같은 통상적인 ER 방출 소스들보다 속도 및 효율성이 더 큰 변조된 ER을 생성할 수 있는 ER 소스를 포함한다. SPE ERE 디바이스들은 다양한 상이한 PIC에서 변조된 ER의 소스들로서 이용될 수 있다. 하기에 설명되는 다양한 디바이스 및 제조 실시예들에서, 동일한 물질들을 포함하는 다수의 구조적으로 유사한 구성요소들은 동일한 참조 번호들로 제공되었고, 간결성을 위해 그들의 구조 및 기능의 설명은 반복하지 않았다.
도 1a는 본 발명의 실시예들에 따른 SPE ERE 디바이스(100)의 등측도를 도시한다. SPE ERE 디바이스(100)는 적층(layered) 기판(104)에 의해 지지되고 적층 기판(104)과 전기적 통신을 하는 다층 ER 소스(102)를 포함한다. ER 소스(102)는 다층 코어(106), 및 다층 코어(106)의 적어도 일부를 둘러싸도록 구성되는 금속 디바이스 층(108)을 포함한다. 다층 코어(106)는 내부 층(110) 및 내부 층(110)의 적어도 일부를 둘러싸는 외부 층(112)을 포함한다. 다층 코어(106)는 또한 내부 층(110)과 외부 층(112) 사이에 위치한 중간 층(114), 및 금속 디바이스 층(108)의 적어도 일부를 둘러싸는 선택적인 외부 층(116)을 포함할 수 있다. 적층 기판(104)은 하부 전도 층(118), 중간 유전체 층(120), 및 상부 전도 층(122)을 포함할 수 있다. 중간 유전체 층(120)은 상부 전도 층(122)과 하부 전도 층(118) 사이의 절연층으로서 역할을 한다. 상부 전도 층(122)은 금속 디바이스 층(108)의 연장된 부분일 수 있거나, 또는 상부 전도 층(122)은 금속 디바이스 층(108)과 전기적 통신을 하는 반도체 또는 도체로 이루어질 수 있다. 하부 전도 층(118)은 실리콘-온-인슐레이터 기판의 Si 층일 수 있으며, 여기서 Si 층은 도 2를 참조하여 하기에 설명되는 바와 같이 내부 층(110)과 전기적 통신을 한다.
도 1b는 본 발명의 실시예들에 따른 ER 소스(102)의 상면도를 도시한다. 도 1a 및 도 1b에 도시된 바와 같이, 다층 코어(106)의 층들(108, 110, 112 및 114)은 도 3을 참조하여 하기에 설명되는 바와 같이 ER 소스(102) 내에 생성된 전자기 방사를 방출하기 위해 노출된다. 도 1에 도시된 ER 소스(102)는 원통형 구성으로 한정되지 않음에 주목한다. 예를 들어, ER 소스(102)는 타원형, 정사각형, 직사각형, 육각형 변형, 또는 임의의 다른 적절한 단면 형상을 가질 수 있다.
선택적인 외부 층(116)은 금속 또는 반도체로 이루어질 수 있고, 선택적인 외부 층(116)과 중간 층(120) 둘다 SiO2, Si3N4, 또는 다른 적절한 유전체 물질로 이루어질 수 있다. 금속 디바이스 층(108)은 금, 티타늄, 니켈, 크롬, 백금, 팔라듐, 알루미늄, 또는 다른 적절한 금속 도체 또는 금속 합금으로 이루어질 수 있다. 다층 코어(106) 및 하부 전도 층(118)은 간접 밴드갭 원소 반도체(indirect bandgap elemental semiconductor) 또는 직접 또는 간접 밴드갭 화합물 반도체(direct or indirect bandgap compound semiconductor)로 이루어질 수 있다. 원소 반도체는 Si 및 Ge를 포함한다. 화합물 반도체는 통상적으로 Ⅲ-Ⅴ족 물질이며, 여기서 로마자 숫자 Ⅲ 및 Ⅴ는 원소 주기율표의 제3 및 제5 컬럼에 있는 원소들을 나타낸다. 화합물 반도체는 반도체를 포함하는 Ⅲ 및 Ⅴ족 원소들의 원자량에 따라 분류될 수 있다. 예를 들어, 2성분(binary) 반도체 화합물들은 GaAs, InP, InAs, 및 GaP를 포함하며, 3성분(ternary) 반도체 화합물은 GaAsyP1 -y를 포함하며, y는 0과 1 사이의 범위이며, 4성분(quaternary) 반도체 화합물은 InxGa1 - xAsyP1 -y를 포함하며, x와 y 둘다 0과 1 사이의 범위이다.
화합물 반도체의 원소 조성은 특정 도파관으로 전자기 방사를 방출하기 위해 달라질 수 있다. 예를 들어, GaAs는 전자기 스펙트럼의 적외선 부분에서 도파관들로 전자기 방사를 방출하는 직접 밴드갭 Ⅲ-Ⅴ족 반도체이고, GaP는 전자기 스펙트럼의 상이한 부분에서 도파관들로 전자기 방사를 방출하는 간접 밴드갭 반도체이다. 4성분 반도체들은 전자기 스펙트럼의 그 외의 부분들에서 전자기 방사를 방출하는 데 이용될 수 있다. 예를 들어, InAlGaP 반도체의 원소량은 전자기 스펙트럼의 빨강, 노랑, 및 주황 가시 부분들에서 도파관들로 전자기 방사를 방출하기 위해 달라질 수 있고, AlGaInN 반도체의 원소량은 전자기 스펙트럼의 파랑 및 초록 가시 부분들에서 도파관들로 전자기 방사를 방출하기 위해 달라질 수 있다.
본 발명의 특정 실시예들에서, 내부 층(110)은 p형 반도체일 수 있고, 외부 층(112)은 n형 반도체일 수 있다. 본 발명의 다른 실시예들에서, 내부 층(110)은 n형 반도체일 수 있고, 외부 층(112)은 p형 반도체일 수 있다. 즉, 내부 층(110)과 외부 층(112)은 pn 다이오드의 2개 층을 형성한다. "p형 반도체"라는 용어는 "정공들(holes)"이라고 부르는 자유 플러스 캐리어의 수를 증가시키기 위해 실리콘에 붕소와 같은 전자 억셉터 불순물로 도핑된 진성 반도체를 지칭하며, "n형 반도체"라는 용어는 자유 전자의 수를 증가시키기 위해 실리콘에 비소와 같은 전자 도너 불순물로 도핑된 진성 반도체를 지칭한다. 정공과 전자는 2종류의 전하 캐리어이다. 중간 층(114)은 p형 반도체 및 n형 반도체의 접합 또는 계면에 걸쳐서 형성하는 공핍 영역일 수 있다. 내부 층(110)과 외부 층(112) 사이의 캐리어 농도차는 하기에 설명되는 바와 같이 공핍 영역에 걸쳐서 전기장을 생성한다. 캐리어들은 고농도의 영역들로부터 저농도의 영역들로 확산한다. 특히, 다층 코어(106)의 p형 반도체에서 시작하는 정공들은 p형 반도체보다 낮은 정공 농도를 갖는 다층 코어(106)의 n형 반도체 내로 어느 정도까지(part way) 확산한다. 마찬가지로, 다층 코어(106)의 n형 반도체로부터의 전자들은 p형 반도체보다 높은 전자 농도를 갖는 다층 코어(106)의 p형 반도체 내로 어느 정도까지 확산한다. 전하 캐리어들이 확산함에 따라, 전하 캐리어들은 그것들을 생성한 이온화된 도펀트들을 뒤에 남긴다. 이 전하 캐리어 이동은, 다층 코어(106)의 n형 및 p형 반도체 층들 사이에 생성된 전기장이 다수의 전하 캐리어들이 전하 캐리어 확산과 동일한 레이트로 드리프트 백(drift back)하게 하여, 중간 층(114)으로 나타낸 공핍 영역을 남기면 중단한다. 중간 층(114)의 두께는 내부 층(110)과 외부 층(112)에서의 도펀트 농도에 의존한다. 본 발명의 다른 실시예들에서, 중간 층(114)은 진성 반도체로 이루어질 수 있는데, 이 경우, 내부 층(110), 중간 층(114), 및 외부 층(112)은 p-i-n 다이오드의 3개 층을 형성한다.
도 2는 본 발명의 실시예들에 따른 도 1에 도시된 라인 2-2에 따르는 SPE ERE 디바이스(100)의 단면도를 도시한다. 도 2에 도시된 바와 같이, ER 소스(102)는 기판(104)에 의해 지지된다. 금속 디바이스 층(108)의 내부 표면은 외부 층(112)의 외부 표면과 접촉하며, 금속 디바이스 층(108)은 기판(104)의 상부 전도 층(122)을 형성하기 위해 하부에서 수평으로 밖으로 연장된다. 상부 전도 층(122) 및 금속 디바이스 층(108)은 도 2에 도시된 바와 같이 단일 조각의 금속으로부터 형성될 수 있다. 그러나, 본 발명의 다른 실시예들에서, 상부 전도 층(122)은 별개의 금속 층 또는 반도체 층으로부터 형성될 수 있다. 이들 실시예들에서, 금속 디바이스 층(108) 및 상부 전도 층(122)은 서로 전기적 통신을 한다. 내부 층(110)의 일부는 중간 유전체 층(120)에서 개구부(202)를 통과하며, 내부 층(110)의 하부 표면은 하부 전도 층(118)과 접촉하여 내부 층(110)이 하부 전도 층(118)과 전기적 통신을 할 수 있도록 한다. 도 1을 참조하여 위에서 언급한 바와 같이, 하부 전도 층(118)은 실리콘-온-인슐레이터 기판의 Si 층일 수 있다. 중간 유전체 층(120)은 상부 전도 층(122)과 하부 전도 층(118) 사이의 전기적 절연층을 제공한다. 상부 전도 층(122) 및 하부 전도 층(118)은 전압 소스(204)와 전기적 통신을 한다.
도 3은 본 발명의 실시예들에 따른 다층 코어(106) 및 금속 디바이스 층(108)의 단면도를 도시한다. 도 2에 도시된 단면도를 참조하기보다는 오히려, SPE ERE 디바이스(100)의 동작을 설명함에 있어서 간단함을 위해, 전압 소스(204)는 내부 층(110) 및 금속 디바이스 층(108)에 직접적으로 접속된다. 내부 층(110)은 p형 반도체이고, 외부 층(112)은 n형 반도체라고 가정하면, 내부 층(110)에 인가되는 플러스 전압 및 외부 층(112)에 인가되는 마이너스 전압은 외부 층(112)의 전자들이 중간 층(114)을 향해 흐르게 하고 내부 층(110)의 정공들이 중간 층(114)을 향해 흐르게 한다. 결과적으로, 중간 층(114)의 폭은 좁다. 인가된 전압의 레벨이 충분히 크면, 전자들은 "재결합"이라고 부르는 프로세스에서 에너지를 발산하는 중간 층(114) 내 또는 근처의 정공들과 결합한다. 전압이 인가되는 한, 전자들과 정공들은 계속해서 층들(110 및 112)을 통해 흐르고 중간 층(114) 내 또는 근처에서 재결합을 겪는다. 간접 반도체로 이루어진 다층 코어(106)의 경우, 발산된 에너지의 일부가 비-방사(non-radiative)이고, 나머지는 광자로서 방출된다. 반대로, 직접 반도체로 이루어진 다층 코어(106)의 경우, 에너지의 대부분이 광자로서 발산된다. 이것은 ER이 발광 다이오드로부터 통상적으로 방출되는 동일한 프로세스이다.
다층 코어(106) 내의 광자들을 형성하는 대신에, 전자-정공 쌍은 외부 층(112) 및 금속 디바이스 층(108) 사이의 계면(302)을 따라 전파되는 표면 플라스몬으로 재결합할 수 있다. 플라스몬들은 금속 내 전자 플라스마 진동들의 양자화된 상태들에 대응하는 ER의 모드들이다. 표면 플라스몬은 금속의 표면 상에 존재하는 전자 여기(electron excitation)의 모드이며, 세로 및 가로 성분들을 둘다 갖는다. 표면 플라스몬들은 전자-정공 쌍의 방사 재결합 레이트의 상당한 증가로 이어지는 고밀도 전기장 및 느린 그룹 속도(slow group velocities)를 특징으로 할 수 있다. 올바른 설계하에서, 전자-정공 쌍은 광자로 또는 비-방사 채널을 통해서 라기보다는, 표면 플라스몬 모드로 대부분 시간 감쇠(decay)될 것이다. 디바이스의 재결합 레이트 및 방사 효율은 그 결과로 증가될 것이다. 와이어를 따라 전파된 후에, 표면 플라스몬은 와이어의 에지에 도달하면 자유 공간 방사로 자체 감쇠할 것이다.
도 3은 다층 코어(106) 및 금속 디바이스 층(108)의 계면(302)을 따라 위로 전파되는 표면 플라스몬의 부분들(304 및 306)의 개략도를 포함한다. 표면 플라스몬은 가로 및 세로 전자기장 성분들을 둘다 갖는다. 자기장 성분은 계면(302)에 평행하고 전파 방향에 수직이며, 전기장 성분은 표면 플라스몬 전파의 방향에 평행하고 계면(302)에 수직이다. 곡선(308)은 전기장 성분이 금속 디바이스 층(108) 내로 연장하는 정도를 나타내며, 곡선(310)은 전기장 성분이 다층 코어(106) 내로 연장하는 정도를 나타낸다. 곡선들(308 및 310)은 어떻게 전기장 성분들이 계면(302)으로부터 기하급수적으로 감쇠하는지를 도시한다. 금속 디바이스 층(108)과 연관된 유전 상수가 다층 코어(106)와 연관된 유전 상수보다 크기 때문에, 전기장 성분은 다층 코어(106)에서보다 금속 디바이스 층(108)에서 더 짧은 침투 깊이를 갖는다.
SPE ERE 디바이스(100)는 통상적인 발광 다이오드들보다 더 효율적으로 ER을 생성하고 더 신속하게 ER을 변조할 수 있다. 표면 플라스몬은 다층 코어(106) 내에서 발생하는 전자/정공 재결합 프로세스의 속도를 높인다. 그 결과, ER 소스(102)는 ER 소스(102)에 인가되는 전압을 변화시킴으로써 고속 ER 방출 변조기로서 동작될 수 있다. 즉, ER 소스(102)에 인가되는 전압을 변화시킴으로써, ER 출력은 아날로그 또는 디지털 정보가 방출된 ER에 나타나도록 변조될 수 있고, 이것은 검출기에서 지시될 수 있다. 또한, ER 소스(102)는 발광 다이오드와 같은 통상적인 전자기 방사 방출 다이오드보다 훨씬 더 높은 레이트로 변조될 수 있다. 또한, ER 소스(102)는 발광 다이오드와 같은 통상적인 ER 방출 다이오드보다 ER을 방출함에 있어 더 효율적일 수 있는데, 그 이유는 방사 대 비-방사 재결합 레이트들의 비가 실질적으로 증가될 수 있기 때문이다. 즉, 계면(302)을 따라 표면 플라스몬을 형성하는 것에 의해, ER 소스(102)는 통상적인 ER 방출 다이오드로부터 생성된 ER보다 더 신속하게 변조될 수 있는 더 높은 세기의 ER을 방출할 수 있다.
도 4a 내지 도 4i는 본 발명의 실시예들에 따른, 도 1에 도시된 SPE ERE 디바이스(100)를 제조하는 방법의 단계들에 대응하는 등측도 및 단면도를 도시한다. 처음에, 도 4a의 등측도 및 도 4b의 단면도에 도시된 바와 같이, 중간 유전체 층(120)은 화학 증기 증착("CVD"), 물리 증기 증착, 열 산화, 또는 스핀 온 글라스(spin on glass)를 이용하여 하부 전도 층(118) 상에 형성될 수 있다.
다음으로, 도 4c의 등측도 및 도 4d의 단면도에 도시된 바와 같이, 예를 들어 블록 코폴리머 리소그래피(block-copolymer lithography), 나노임프린트 리소그래피(nanoimprint lithography), 또는 전자 빔 리소그래피를 이용하여 개구부(202)를 먼저 정의하고 나서, 반응성 이온 에칭, 화학적 어시스트 이온 빔 에칭chemically assisted ion beam etching), 또는 웨트 에칭(wet etching)을 이용하여 개구부(202)를 정의하는 영역으로부터 유전체 물질을 제거함으로써 개구부(202)가 중간 유전체 층(120)에 형성될 수 있다. 본 발명의 다른 실시예들에서, 개구부(202)는 포커싱된 이온 빔 밀링(focused ion beam milling)에 의해 형성될 수 있다. 개구부(202)는 하부 전도 층(118)의 상부 표면의 일부를 노출한다.
다음으로, 도 4e에 도시된 바와 같이, 전류 발생 변위(galvanic displacement)와 같은 잘 알려진 방법들을 이용하여, 시드 입자(402)가 개구부(202)에 형성될 수 있다. 시드 입자(402)는 금, 티타늄, 니켈, 크롬, 백금, 팔라듐, 알루미늄 또는 다른 적절한 금속 도체 또는 금속 합금일 수 있다. 다음으로, 도 4f에 도시된 바와 같이, CVD를 이용하여, 내부 층(110)이 잘 알려진 VLS(vapor-liquid-solid) 성장 메커니즘 또는 VSS(vapor-solid-solid) 성장 메커니즘에 따라 성장될 수 있다. 예를 들어, InAs로 이루어진 내부 층(110)을 형성하기 위해, CVD가 기상 반응 물질들(vapor-phase reactants) In(CH3)3 및 AsH3과 이용될 수 있다. 기상 반응 물질들 In(CH3)3 및 AsH3을 계속 공급하면, 과포화(supersaturation)를 일으킬 수 있으며, 이것은 결국 시드 입자(202) 아래의 과잉 액상 InAs의 침전(precipitation)을 일으킨다. 과잉 InAs 물질은 과포화된 시드 입자(202)로부터 기판 상으로 침전함으로써, 기판으로부터 시드 입자(202)를 푸시(push)하여 물질의 기둥(column)을 형성하며, 이 물질 기둥이 내부 층(110)이다. 내부 층(110)의 길이는 기상 반응 물질에의 노출 시간의 길이를 변화시킴으로써 제어될 수 있다. 내부 층(110)이 성장하는 동안, p형 반도체 내부 층(110) 또는 n형 반도체 내부 층(110)을 형성하는 CVD 반응 챔버에 p형 또는 n형 도펀트가 추가될 수 있다. 대안적으로, 내부 층(110)은 주입 또는 도펀트 확산 또는 주입 다음에 어닐링을 이용한 형성 후에 p형 또는 n형 도펀트로 도핑될 수 있다.
다음으로, 도 4g에 도시된 바와 같이, 내부 층(110)의 외부 표면을 둘러싸는 외부 층(112)은 CVD를 이용하여 형성될 수 있다. 외부 층(112)은 외부 층(112)이 형성되는 동안 반응 챔버에 p형 또는 n형 도펀트를 주입함으로써 형성 동안 도핑될 수 있다. 대안적으로, 도펀트 확산 또는 주입 다음에 어닐링을 이용하여 이미 형성된 외부 층(112)에 도펀트가 추가될 수 있다. 중간 층(114)은 위에서 설명한 바와 같이 공핍의 결과로서 형성될 수 있거나, 또는 중간 층(114)은, CVD를 이용하여 내부 층(110) 위에 진성 반도체 층(114)(도시되지 않음)을 퇴적함으로써, 외부 층(112)을 형성하기 전에 형성될 수 있고, 그 다음에 외부 층(112)이 형성된다.
다음으로, 도 4h에 도시된 바와 같이, 금속 층(404)이 CVD 또는 MBD를 이용하여 실질적으로 전체 노출면 위에 퇴적된다. 도 4i에 도시된 바와 같이, 선택적 층(406)이 금속 층(404) 위에 퇴적될 수 있다. 선택적 층(406)은 금속, 반도체, 또는 유전체 물질로 이루어질 수 있고, CVD, 물리 기상 증착, 예를 들어, 스퍼터링, 전자빔 증착, MBD 또는 스핀 온 글라스를 이용하여 퇴적될 수 있다. 평탄화(planarization) 기술들을 이용하여 금속 디바이스 층(108)의 일부를 노출시키고 내부 층(110) 및 외부 층(112)의 부분들을 노출시켜서 도 1 및 도 2에 도시된 SPE ERE 디바이스(100)를 획득한다.
전술한 설명은 예시를 위한 것이며 본 발명의 완전한 이해를 제공하기 위해 특정 명명법을 이용하였다. 그러나, 본 발명을 실시하기 위해 특정 상세가 요구되지 않는다는 것이 이 기술분야의 통상의 기술자에게 명백할 것이다. 본 발명의 특정 실시예들의 전술한 설명은 예시 및 설명의 목적으로 제시된다. 이 실시예들은 개시된 정확한 형태로 본 발명을 열거하거나 한정하기 위해 의도되지 않는다. 많은 수정 및 변형이 전술한 교시에 비추어 가능하다는 것이 명백하다. 실시예들은 본 발명의 원리들 및 그의 실제 응용들을 가장 잘 설명하기 위해 도시되고 설명되어, 이 기술분야의 다른 통상의 기술자가 본 발명 및 고려되는 특정 용도에 적합한 다양한 수정을 갖는 다양한 실시예들을 가장 잘 이용할 수 있게 한다. 본 발명의 범위는 다음의 특허청구범위 및 그의 등가물들에 의해 정의되는 것으로 의도된다.
Claims (10)
- 전자기 방사 방출 디바이스(electromagnetic-radiation-emitting device)(100)로서,
내부 층(110) 및 외부 층(112)을 갖는 다층 코어(106) - 상기 외부 층은 상기 내부 층의 적어도 일부를 둘러싸도록 구성됨 - ;
상기 외부 층의 적어도 일부를 둘러싸도록 구성된 금속 디바이스 층(108); 및
상기 내부 층과 전기적 통신을 하는 하부 전도 층(118) 및 상기 금속 디바이스 층과 전기적 통신을 하는 상부 전도 층(122)을 갖고 있어, 적절한 전압이 상기 하부 전도 층과 상기 상부 전도 층 사이에 인가될 때 노출된 부분이 표면 플라스몬 강화 전자기 방사(surface-plasmon-enhanced electromagnetic radiation)를 방출하도록 하는 기판(104)
을 포함하는 전자기 방사 방출 디바이스(100). - 제1항에 있어서, 상기 다층 코어(106)는, 상기 내부 층(110)이 p형 반도체이고 상기 외부 층(112)이 n형 반도체인 경우; 및 상기 내부 층(110)이 n형 반도체이고 상기 외부 층(112)이 p형 반도체인 경우 중 하나를 더 포함하는 전자기 방사 방출 디바이스.
- 제1항에 있어서, 상기 내부 층(110)과 상기 외부 층(112) 사이에 위치한 중간 층(114)을 더 포함하여 상기 중간 층이 공핍 영역이 될 수 있거나 진성 반도체로 이루어질 수 있도록 하는 전자기 방사 방출 디바이스.
- 제1항에 있어서, 상기 상부 전도 층(122)은 금속 층; 및 반도체 층 중 하나를 더 포함하는 전자기 방사 방출 디바이스.
- 제1항에 있어서, 상기 하부 전도 층(118)은 실리콘 온 인슐레이터(silicon-on-insulator) 기판의 Si 층; 및 반도체 층 중 하나를 더 포함하는 전자기 방사 방출 디바이스.
- 전자기 방사 방출 디바이스(100)를 제조하는 방법으로서,
반도체 기판(118) 상에 유전체 층(120)을 형성하는 단계 - 상기 유전체 층은 상기 반도체 기판에 부착된 상부 표면 및 하부 표면을 가짐 - ;
상기 유전체 층의 상기 상부 표면 상에 다층 코어(106)를 형성하는 단계 - 상기 다층 코어는 내부 층 및 상기 내부 층의 적어도 일부를 둘러싸는 외부 층을 포함하고, 상기 내부 층은 상기 유전체 층을 통해 연장되며 상기 반도체 기판과 전기적 접촉하고 있음 - ; 및
상기 다층 코어 위에 금속 층(108)을 퇴적하는 단계
를 포함하는 전자기 방사 방출 디바이스 제조 방법. - 제6항에 있어서, 상기 다층 코어의 노출된 부분을 형성하는 상기 내부 층, 상기 외부 층, 및 상기 금속 층의 부분들을 노출시키기 위해 상기 전자기 방사 방출 디바이스를 평탄화시키는 것에 의해 상부 표면을 형성하는 단계를 더 포함하는 전자기 방사 방출 디바이스 제조 방법.
- 제10항에 있어서, 상기 다층 코어를 형성하는 단계는,
상기 유전체 층(120)에 개구부(202)를 형성하는 단계;
상기 개구부 내에 시드 물질(402)을 퇴적하는 단계;
상기 개구부 내의 상기 시드 물질이 기둥(column)을 형성하기 위한 핵(nucleus)으로서 역할을 하여, 상기 개구부 내에 기둥의 형태로 상기 내부 층(110)을 성장시키는 단계; 및
상기 외부 층(112)을 퇴적하는 단계
를 더 포함하는 전자기 방사 방출 디바이스 제조 방법. - 제8항에 있어서, 화학 기상 증착 및 물리 기상 증착 중 하나를 이용하여 상기 금속 층 위에 금속, 반도체, 또는 유전체 물질의 선택적 층을 퇴적하는 단계를 더 포함하는 전자기 방사 방출 디바이스 제조 방법.
- 제14항에 있어서, 상기 개구부 내에 기둥의 형태로 상기 내부 층을 성장시키는 단계는, VLS(vapor-liquid-solid) 프로세싱을 더 포함하는 전자기 방사 방출 디바이스 제조 방법.
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