KR20100043456A - 솔더 범프를 갖는 반도체 패키지 및 그 제조방법 - Google Patents

솔더 범프를 갖는 반도체 패키지 및 그 제조방법 Download PDF

Info

Publication number
KR20100043456A
KR20100043456A KR1020080102498A KR20080102498A KR20100043456A KR 20100043456 A KR20100043456 A KR 20100043456A KR 1020080102498 A KR1020080102498 A KR 1020080102498A KR 20080102498 A KR20080102498 A KR 20080102498A KR 20100043456 A KR20100043456 A KR 20100043456A
Authority
KR
South Korea
Prior art keywords
solder
bump
semiconductor package
polymer
solder bump
Prior art date
Application number
KR1020080102498A
Other languages
English (en)
Other versions
KR101009067B1 (ko
Inventor
이창배
박상훈
김진수
최종우
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020080102498A priority Critical patent/KR101009067B1/ko
Publication of KR20100043456A publication Critical patent/KR20100043456A/ko
Application granted granted Critical
Publication of KR101009067B1 publication Critical patent/KR101009067B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/14Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/113Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354Coating
    • H01L2224/1356Disposition
    • H01L2224/13561On the entire surface of the core, i.e. integral coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/146Mixed devices
    • H01L2924/1461MEMS

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

본 발명은 솔더 범프를 갖는 반도체 패키지 및 그 제조방법에 관한 것으로서, 접속부를 구비한 반도체 기판과, 외부접속패드를 구비한 인쇄회로기판과, 상기 반도체 기판의 접속부와 상기 인쇄회로기판의 외부접속패드 사이에 형성되어 접합된 솔더 범프와, 그리고 상기 솔더 범프 및 상기 접속부와 외부접속패드의 주위를 감싸며 형성된 폴리머를 함유하는 응력 완화층을 포함하는 것을 특징으로 한다.
솔더 범프, 반도체 패키지, 폴리머, 솔더페이스트, 기판

Description

솔더 범프를 갖는 반도체 패키지 및 그 제조방법 {Semiconductor package having solder bump and method of manufacturing the same}
본 발명은 솔더 범프를 갖는 반도체 패키지 및 그 제조방법에 관한 것이다. 좀 더 구체적으로는, 본 발명은 반도체 기판의 접속부와 인쇄회로기판의 외부접속패드 사이에 형성되어 접합된 솔더 범프, 및 상기 솔더 범프 및 상기 접속부와 외부접속패드의 주위를 감싸며 형성된 폴리머를 함유하는 응력 완화층을 포함하는 솔더 범프를 갖는 반도체 패키지 및 그 제조방법에 관한 것이다.
전자제품 및 부품의 소형화, 박형화에 대한 경향이 갈수록 가속됨에 따라 최근에는 웨이퍼 레벨 패키지(wafer level package)에 대한 연구개발이 활발하게 이루어지고 이를 응용한 제품이 시장에 속속 출시되고 있다. 웨이퍼 레벨 패키지 기술을 이용한 모듈 구현에 있어서 가장 큰 기술적 이슈는 웨이퍼(다이)와 인쇄회로기판 사이의 열팽창계수(CTE : Coefficient of Thermal Expansion), 강성도(stiffness) 차이에 의해서 발생하는 응력(stress)과 변형(strain)을 최소화하는 것이다.
한편, 웨이퍼의 표면에 솔더볼 및 솔더페이스트 재료를 이용하여 인쇄/도금/볼 어태치(ball attach) 방법 등을 통해서 패키지 상호접속(Interconnection)을 위한 솔더 범프(solder bump)를 형성하고 이들 범프를 매개로 패키지 모듈 구현을 위해 인쇄회로기판과 접합을 한다. 통상 패키지 구조 및 공정 구현 방법에 따라서 접합 신뢰성에 큰 영향을 미치게 되는데, 접합 신뢰성을 보완하기 위해 언더필을 하여 응력을 완충하는 것이 전형적이다.
이하, 도 1 내지 도 5를 참조하여 종래기술에 따른 언더필을 갖는 반도체 패키지 구조 및 그 제조방법에 대해서 설명한다.
도 1은 종래기술에 따른 반도체 패키지의 구조를 개략적으로 나타낸 단면도이다.
도 1에 도시된 바와 같이, 종래의 반도체 패키지는 인쇄회로기판(20)의 외부접속패드(21)가 반도체 기판(10)과 솔더볼(30)을 통해 접속된다. 특히, 상기 솔더볼(30)은 반도체 기판(10)의 본딩 패드(11) 부위와 접합된다. 그런데, 반도체 기판(10)과 인쇄회로기판(20) 사이에 열팽창계수의 차이가 크기 때문에 온도 변화에 따른 열팽창/열수축으로 반도체 기판(10)과 솔더볼(30)의 경계 부위에 응력이 집중되어 불량이 발생하기 쉬우며, 이를 개선하기 위해 솔더볼(30) 사이의 공간에 언더필(40)을 채워 보강하는 것이 전형적이다.
이하, 도 2 내지 도 5를 참조하여 종래기술에 따른 반도체 패키지의 제조방법을 설명한다.
우선, 반도체 기판(10), 예를 들어, 웨이퍼의 본딩 패드(11)에 솔더페이스 트(12)를 인쇄한다(도 2의 S11 및 도 3a 참조). 이어서, 솔더페이스트(12) 상에 솔더볼(30)을 놓고, 1차 리플로우한 후, 세정 공정인 1차 디플럭스 공정을 통해서 접합부 주위로 흘러내린 플럭스 고형성분(13)을 제거한다(도 2의 S12-S14 및 도 3b-3d 참조). 플럭스는 통상적으로 솔더페이스트(12)에 금속(솔더) 분말과 함께 함유되어 솔더링 시 모재나 부품 표면의 오염 물질과 고온에 의한 표면의 산화를 방지해 줌으로써 납땜성을 향상시키는 역할을 한다. 그러나, 리플로우 공정 후 접합부 주위로 흘러내린 플럭스 고형성분(13)은 점착, 지지 특성과 같은 접합 성질을 갖고 있지 않아 접합 신뢰성 향상에는 아무런 도움을 주지 못할 뿐만 아니라, 오히려 접합 부위를 부식시키거나 부품의 접촉면을 오염시킬 수 있어, 디플럭스 공정을 통해서 제거되는 것이 일반적이다.
다음, 인쇄회로기판(20)의 접속패드(21)에 솔더페이스트(22)를 인쇄하고, 솔더볼(30)이 부착된 반도체 기판(10)을 실장한다(도 2의 S21, S31 및 도 4-5a 참조).
이어서, 2차 리플로우한 후, 세정 공정인 2차 디플럭스 공정을 통해서 접합부 주위로 흘러내린 플럭스 고형성분(23)을 제거한다(도 2의 S32-S33 및 도 5b-5c 참조). 이때, 통상 솔더페이스트의 금속(솔더) 분말 성분과 솔더볼의 녹는점(융점)이 거의 동일한 수준이기 때문에 2차 리플로우에 의한 용융 시 접합부 전체가 용융되어 중력 및 반도체 기판 하중에 의해 스탠드 오프(stand off)는 H1이 된다.
마지막으로, 기판(10, 20)과 솔더볼(30)의 경계 부위의 접합 신뢰성 확보를 위하여 솔더볼(30) 사이의 공간에 언더필(40)을 채워 보강한다(도 2의 S34 및 도 5d 참조).
이처럼, 상기 종래기술에서는 일반 솔더볼을 사용하여 반도체 기판 상에 범프를 형성하고 인쇄회로기판에 솔더페이스트를 인쇄하거나 또는 플럭스 디핑(Flux Dipping)을 한 후 리플로우를 하고 세정을 통해 플럭스 성분을 제거(디플럭스)한 다음 언더필을 한다. 특히, 언더필 공정을 위해서는 디플럭스 공정이 필수적으로 수행되어야 하는데, 그 이유는 언더필 공정 시 플럭스 잔사가 남아있게 되면 플럭스 잔사에 의해 반도체 기판과 인쇄회로기판과의 계면에 언더필 재료가 충분히 도달하지 못하고 접착력을 발휘할 수 없어 목적하는 접합 신뢰성을 달성할 수 없기 때문이다.
그러나, 상기와 같은 디플럭스 공정은 통상 휘발성 유기 용매를 사용하여 수 차례에 걸쳐 수행되기 때문에 비용적으로 상당한 부담이 될 뿐 아니라, 친환경적이지 못하다는 문제점을 안고 있다.
뿐만 아니라, 종래의 언더필 공정에는 다음과 같은 문제점이 존재한다.
즉, 충분히 높은 모듈러스를 갖는 언더필 재료를 사용하면 반도체 기판과 기판의 열팽창의 차이에 기인하는 균열로 인한 불량은 감소시킬 수 있지만 패키지 불량을 수선하기 위해 기판을 분리하기가 어려워지고, 반대로 낮은 모듈러스를 갖는 언더필 재료를 사용하면 패키지 불량을 수선하기 위해 기판을 분리하기 쉽지만 균열로 인한 불량이 상대적으로 증가하는 단점이 있다.
따라서, 종래의 언더필 재료는 균열과 재작업성(reworkability) 사이에서 트레이드 오프되는 관계에 있었으며, 이들 모두를 개선할 수 있는 방안에 대한 업계 의 요구가 높은 실정이다.
이에 본 발명에서는 상기와 같은 문제점을 해결하기 위하여 광범위한 연구를 거듭한 결과, 반도체 기판 및 인쇄회로기판 상에 각각 폴리머를 함유하는 솔더페이스트를 적용한 후 리플로우함으로써 솔더 범프가 형성됨과 동시에 각각의 솔더페이스트로부터 비중 차이에 의해 폴리머 성분이 분리 및 경화되어 반도체 기판의 접속부와 인쇄회로기판의 외부접속패드 및 솔더 범프 주변을 감싸는 막이 형성되고, 이러한 범프 주위를 둘러싼 폴리머 막이 응력 완충 작용을 하여 언더필과 같은 별도의 추가 공정 없이도 목적하는 접합 신뢰성을 확보할 수 있음을 발견하였고, 본 발명은 이에 기초하여 완성되었다.
따라서, 본 발명의 일 측면은 범프 형성 및 패키지 상호접속 시 범프 등에 집중되는 응력을 완화시킬 수 있는 솔더 범프를 갖는 반도체 패키지 및 그 제조방법을 제공하는 것이다.
본 발명의 다른 측면은 언더필과 같은 별도의 응력 완화층 형성 공정을 생략하고도 접합 신뢰성을 확보할 수 있는 솔더 범프를 갖는 반도체 패키지 및 그 제조방법을 제공하는 것이다.
본 발명의 또 다른 측면은 효율적이고 친환경적인 공정을 통해서 우수한 접합 신뢰성을 갖는 솔더 범프를 갖는 반도체 패키지의 제조방법을 제공하는 것이다.
본 발명의 바람직한 일 측면에 따른 솔더 범프를 갖는 반도체 패키지는:
접속부를 구비한 반도체 기판;
외부접속패드를 구비한 인쇄회로기판;
상기 반도체 기판의 접속부와 상기 인쇄회로기판의 외부접속패드 사이에 형성되어 접합된 솔더 범프; 및
상기 솔더 범프 및 상기 접속부와 외부접속패드의 주위를 감싸며 형성된 폴리머를 함유하는 응력 완화층;
을 포함하는 것을 특징으로 한다.
상기 반도체 패키지에서, 상기 응력 완화층은 상기 접속부 및 외부접속패드 상에 각각 도포된 폴리머 함유 솔더페이스트의 리플로우에 의한 접합 시 비중 차이에 의해 각각의 솔더페이스트로부터 폴리머 성분이 분리 및 경화되어 형성된 것이다.
상기 폴리머는 바람직하게는 에폭시계 수지, 아크릴계 수지, 폴리이미드계 수지 및 이들의 조합으로 이루어진 군으로부터 선택될 수 있다.
제1실시예에서, 상기 솔더 범프는 주석계 범프 볼을 포함할 수 있다.
제2실시예에서, 상기 솔더 범프는 금속 코어볼과 상기 금속 코어볼을 감싸는 솔더층으로 된 범프 볼을 포함할 수 있다.
상기 솔더 범프는 일 실시예에 따라 볼 형상을 가질 수 있다.
상기 응력 완화층의 외면은 제1실시예에 따라 모래시계 형상을 가질 수 있다. 제2실시예에 따르면, 상기 응력 완화층의 외면은 원통 형상을 가질 수 있다. 제3실시예에 따르면, 상기 응력 완화층의 외면은 상기 솔더 범프의 형상과 대응되는 형상을 가질 수 있다.
본 발명의 바람직한 일 측면에 따른 솔더 범프를 갖는 반도체 패키지의 제조방법은:
반도체 기판의 접속부 상에 제1의 폴리머 함유 솔더페이스트를 도포하고 1차 리플로우하여 접속 범프를 형성하는 단계;
인쇄회로기판의 외부접속패드 상에 제2의 폴리머 함유 솔더페이스트를 도포하는 단계; 및
상기 접속 범프와 상기 제2의 폴리머 함유 솔더페이스트가 접합되도록 상기 반도체 기판과 인쇄회로기판을 위치시킨 후 2차 리플로우하여 상기 접속부와 상기 외부접속패드에 접합되는 솔더 범프, 및 상기 솔더 범프 및 상기 접속부와 외부접속패드의 주위를 감싸는 폴리머 함유 응력 완화층을 형성하는 단계;
를 포함한다.
상기 방법에서, 상기 접속 범프를 형성하는 단계는 상기 1차 리플로우를 하기 전에 솔더페이스트 상에 범프 볼을 놓는 단계를 더욱 포함할 수 있다.
제1실시예에서, 상기 범프 볼은 주석계 범프 볼일 수 있다.
제2실시예에서, 상기 범프 볼은 금속 코어볼과 상기 금속 코어볼을 감싸는 솔더층으로 이루어질 수 있다.
이때, 상기 주석계 범프 볼 또는 금속 코어볼은 상기 제1 및 제2의 폴리머 함유 솔더페이스트에 함유된 금속 분말 성분보다 높은 용융점을 갖는 것이 바람직하다.
상기 제1 및 제2의 폴리머 함유 솔더페이스트는 각각 인쇄, 디핑(Dipping), 제팅(Jetting), 디스펜싱(Dispensing) 또는 이들을 조합한 방법에 의해 도포될 수 있다.
상기 제1 및 제2의 폴리머 함유 솔더페이스트는 각각 40∼90부피%의 폴리머 성분을 함유할 수 있다.
본 발명에 따르면, 별도의 언더필과 같은 응력 완화층 형성 공정을 생략하고도 플립칩 및 WLCSP(Wafer Level Chip Scale Package)와 같은 반도체 패키지의 접합 신뢰성(열충격 및 드롭 테스트 등)의 확보가 가능하다.
또한, 폴리머 함유 솔더페이스트를 인쇄한 후 리플로우 함으로써 솔더페이스트로부터 비중 차이에 의해 폴리머 성분이 분리 및 경화되어 반도체 기판의 접속부와 인쇄회로기판의 외부접속패드 및 솔더 범프 주변을 감싸는 막이 형성되고, 이러한 범프 주위를 둘러싼 폴리머 막이 응력 완충 작용을 함으로써 별도의 캡슐화(Encapsulation)/언더필 공정이 요구되지 않는다.
일 실시형태에 따라 일반 주석계 범프 볼을 사용하였을 경우에도 범프 볼 보다 낮은 융점의 금속 분말 성분을 갖는 폴리머 함유 솔더페이스트를 적용하면 주석계 범프 볼만을 사용한 경우에 비하여 높은 스탠드 오프(Stand off)를 확보할 수 있다.
본 발명의 특징 및 이점들은 첨부된 도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
첨부된 도면의 전체에 걸쳐, 동일하거나 대응하는 구성요소는 동일하거나 유사한 도면부호로 지칭되며, 중복되는 설명은 생략한다. 또한, 본 발명을 설명함에 있어서, 발명의 특징부를 명확히 하는 동시에 설명의 편의를 위하여 기타 공지 기술에 대한 구체적인 설명은 생략될 수 있다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.
이하, 본 발명을 첨부된 도면을 참조하여 좀 더 구체적으로 살펴보면 다음과 같다.
도 6 내지 도 7은 본 발명의 바람직한 실시형태에 따른 솔더 범프를 갖는 반 도체 패키지 구조를 개략적으로 설명하기 위하여 나타낸 단면도이며, 도 8은 본 발명의 바람직한 일 실시형태에 따른 솔더 범프를 갖는 반도체 패키지를 제조하는 공정 흐름을 설명하기 위하여 개략적으로 나타낸 순서도이고, 도 9 내지 도 11은 본 발명의 일 실시형태에 따른 솔더 범프를 갖는 반도체 패키지를 제조하는 공정 흐름을 설명하기 위하여 개략적으로 나타낸 단면도이다.
상기 도면에서는 해당 실시예의 특징부를 제외한 기판(반도체 기판, 인쇄회로기판)의 기타 상세한 구성요소를 생략하고 개략적으로 나타내었으나, 당업자라면 당업계에 공지된 모든 패키지 기판이라면 특별히 한정되지 않고 본 발명에 따른 접합 구조가 적용될 수 있음을 충분히 인식할 수 있을 것이다.
이하, 도 6 내지 도 7을 참조하여 본 발명의 바람직한 실시형태에 따른 솔더 범프를 갖는 반도체 패키지를 설명한다.
본 발명의 바람직한 실시형태에 따른 반도체 패키지는 접속부(111, 311)를 구비한 반도체 기판(110, 310)과, 외부접속패드(121, 321)를 구비한 인쇄회로기판(120, 320)과, 상기 반도체 기판(110, 310)의 접속부(111, 311)와 상기 인쇄회로기판(120, 320)의 외부접속패드(121, 321) 사이에 형성되어 접합된 솔더 범프(130, 331); 그리고 상기 솔더 범프(130, 331) 및 상기 접속부(111, 311)와 외부접속패드(121, 321)의 주위를 감싸며 형성된 폴리머 성분을 함유하는 응력 완화층(140, 332)을 포함한다.
이때, 상기 솔더 범프(130, 331)는 제1실시예에 따라, 금속 코어볼(131)과 상기 금속 코어볼(131)을 감싸는 솔더층(132)으로 구성된 범프 볼을 포함하거나(도 6 참조), 제2실시예에 따라 통상의 주석계 범프 볼만을 포함할 수 있다(도 7 참조).
제1실시예에 따라, 구리, 알루미늄 등으로 구성된 금속 코어볼(131)과 상기 금속 코어볼(131)을 감싸는 솔더층(132)으로 구성된 범프 볼을 적용하는 경우, 통상적으로 솔더페이스트 중의 금속(솔더) 분말 성분이 금속 코어볼의 융점보다 낮으므로(예를 들어 구리 코어볼은 융점이 약 1083℃, 알루미늄 코어볼은 약 660℃ 이상이며 솔더층의 솔더는 일반적으로 고융점 솔더의 경우에도 약 300℃ 이하의 융점을 가짐) 코어볼은 용융되지 않고 코어볼 주위의 솔더층만 솔더페이스트 중의 금속(솔더) 분말 성분이 용융된 부분과 용융 및 확산되어 접합부를 형성함으로써 스탠드 오프는 H1+H2가 되어 좀 더 높은 스탠드 오프 확보 측면에서 바람직하다.
제2실시예에 따라, 통상의 주석계 범프 볼을 적용하는 경우 범프 볼과 동일 수준의 융점을 갖는 금속(솔더) 분말 성분을 갖는 폴리머 함유 솔더페이스트를 사용하면 H1의 스탠드 오프가 얻어진다. 반면, 범프 볼보다 낮은 융점을 갖는 금속(솔더) 분말 성분을 갖는 폴리머 함유 솔더페이스트를 사용하면 범프 볼은 완전히 용융되지 않고 솔더페이스트 중의 금속(솔더) 분말 성분이 용융된 접합 부위에만 부분적으로 용융 및 확산되어 접합부를 형성함으로써 스탠드 오프는 H1+H2가 되어 좀 더 높은 스탠드 오프 확보 측면에서 바람직하다.
상기 응력 완화층(140, 332)은 바람직하게는 상기 접속부(111, 311) 및 외부 접속패드(121, 321) 상에 각각 도포된 폴리머 함유 솔더페이스트의 리플로우에 의한 접합 시 비중 차이에 의해 각각의 솔더페이스트로부터 폴리머 성분이 분리 및 경화되어 형성된 것이다. 즉, 예를 들어, 리플로우 오븐 등으로 가열 시 폴리머 성분이 비중 차이에 의해 분리되어 접합부(범프 볼, 패드 등) 주위를 둘러싼 채 경화되어 최종 패키지 제품에서 응력 완화층의 역할을 해주며, 이때 솔더페이스트 중의 금속 분말 성분은 용융되어 웨이퍼와 같은 반도체 기판의 접속부와 인쇄회로기판의 외부접속패드 및 기타 범프 재료와 금속결합을 이루어 솔더 범프를 형성한다.
상기 솔더페이스트 중에 함유되는 폴리머로는, 바람직하게는, 에폭시계 수지, 아크릴계 수지, 폴리이미드계 수지 중 어느 하나 또는 2 이상을 조합하여 사용할 수 있다.
이때, 상기 폴리머 성분을 함유하는 응력 완화층(140, 332)은, 솔더 범프(130, 331) 사이의 공간을 모두 채우는 통상의 언더필 등과 달리, 일정 공간을 두고 이격되어 각 솔더 범프(130, 331) 주위에만 개별적으로 형성될 수 있다. 상기 응력 완화층(140, 332)은 바람직하게는, 솔더 범프(130, 331)의 중간 지점을 중심으로 대략적으로 대칭되는 구조를 가지며, 예를 들어, 모래시계 형상, 원통 형상, 또는 솔더 범프(130, 331)와 유사한 형상의 외면을 가질 수 있다.
상기 솔더 범프(130, 331)는 바람직하게는 볼 형상을 가질 수 있으나, 특별히 이에 한정되는 것은 아니다. 예를 들어, 상기 솔더 범프는 포스트 구조, 더블 볼 구조 등 당업계에 공지된 모든 형상의 구조를 가질 수 있음은 물론이다.
이하, 도 8 내지 도 11을 참조하여 본 발명의 바람직한 일 실시형태에 따른 솔더 범프를 갖는 반도체 패키지의 제조방법을 설명한다.
우선, 반도체 기판(110)의 접속부(111) 상에 제1의 폴리머 함유 솔더페이스트(112)를 도포한다(도 8의 S111 및 도 9a 참조). 이어서, 솔더페이스트(112) 상에 범프 볼(131+132)을 놓고, 1차 리플로우한다(도 8의 S112-S113 및 도 9b-9c 참조).
상기 범프 볼은 제1실시예에 따라, 본 도면에 도시된 바와 같이, 금속 코어볼(131)과 상기 금속 코어볼(131)을 감싸는 솔더층(132)으로 구성된 범프 볼을 사용하거나, 또는 제2실시예에 따라 통상의 주석계 범프 볼만을 사용할 수 있다. 금속 코어볼(131)과 이를 감싸는 주석층(132)으로 된 범프 볼을 적용하거나, 또는 솔더페이스트 중에 함유된 금속 분말 성분보다 높은 용융점을 갖는 주석계 범프 볼을 사용하는 경우, 스탠드 오프 확보 측면에서 바람직하다는 것은 도 6 및 도 7과 관련된 설명에서 상술한 바와 같다.
한편, 상기 1차 리플로우 공정에 의해 솔더페이스트 중의 금속 분말 성분은 용융되어 반도체 기판(110)의 접속부(111) 및 범프 볼(131+132)과 접합되고, 이와 동시에 상기 솔더페이스트 중에 함유된 폴리머 성분은 비중 차이에 의해 분리된 후 상기 접속부(111)와 범프 볼(131+132) 주위를 둘러싼 채 경화되어 응력 완화층 기능을 하는 제1의 폴리머 막(113)을 형성한다.
다음, 인쇄회로기판(120)의 접속패드(121)에 제2의 폴리머 함유 솔더페이스트(122)를 인쇄하고, 범프 볼(131+132)이 부착된 반도체 기판(110)을 실장한다(도 8의 S121, S131 및 도 10-11a 참조).
마지막으로, 2차 리플로우 공정을 수행함으로써, 상기 제2의 폴리머 함유 솔더페이스트 중에 함유된 금속 분말 성분이 용융되어 인쇄회로기판(120)의 외부접속패드(121) 및 범프 볼(131+132)과 접합되고, 이와 동시에 상기 제2의 폴리머 함유 솔더페이스트 중에 함유된 폴리머 성분이 비중 차이에 의해 분리되어 상기 외부접속패드(121)와 범프 볼(131+132) 주위를 둘러싼 채 경화되어 응력 완화층 기능을 하는 제2의 폴리머 막(123)이 형성된다(도 8의 S132 및 도 11b 참조).
상기 1차 및 2차 리플로우 공정을 통해서 각각 형성된 제1의 폴리머 막(113)과 제2의 폴리머 막(123)은 응력 완화층(140)이 되며, 이에 따라, 별도의 추가 공정 없이 솔더 범프 형성 공정 하나만으로 언더필 공정을 대체할 수 있다. 또한, 별도의 언더필 공정이 필요 없으므로 언더필 공정을 위해 필수적으로 수행되어야 하는, 1차 및 2차 리플로우 후의 세정공정(1차 및 2차 디플럭스 공정) 또한 생략하여 진행할 수 있는 장점이 있다.
한편, 상기 제1 및 제2의 폴리머 함유 솔더페이스트 중 폴리머 성분의 함유량은 특별히 한정되는 것은 아니나, 통상 40∼90부피%의 양으로 사용 가능하다.
상기 솔더페이스트 중에 함유되는 다른 성분으로는 특별히 한정되지 않고 통상의 솔더페이스트에 사용되는 것이라면 무엇이든 사용 가능하며, 통상 주석 분말과 같은 금속 분말 성분이 사용되는 것이 전형적이다.
상기 솔더페이스트의 도포 방법으로는 당업계에 공지된 것이라면 특별히 한정되지 않고 인쇄, 디핑(Dipping), 제팅(Jetting), 디스펜싱(Dispensing) 또는 이 들을 조합한 모든 방법이 사용 가능하다.
상술한 바에 따라 형성되는 응력 완화층(140)은, 솔더 범프(130) 사이의 공간을 모두 채우는 통상의 언더필 등과 달리, 일정 공간을 두고 이격되어 각 솔더 범프(130) 주위에만 개별적으로 형성될 수 있다. 상기 응력 완화층(140)은 바람직하게는, 솔더 범프(130)의 중간 지점을 중심으로 대략적으로 대칭되는 구조를 가지며, 실제 사용되는 솔더페이스트의 조성, 리플로우 공정 조건 등에 따라서 중간 지점이 오목하게 들어간 모래시계 형상, 원통 형상, 또는 실제 형성되는 솔더 범프(130)의 형상에 따라 그와 유사한 형상의 외면을 가질 수 있다.
본 실시예에서는 볼 형상의 솔더 범프(130)만을 도시하였으나, 특별히 이에 한정되지 않고, 당업계에 공지된 바에 따라, 포스트 구조, 더블 볼 구조 등의 형상을 가질 수 있다. 예를 들어, Cu 필러(Cu Pillar)/이중 솔더 범프(Double Solder Bump)와 같은 WLCSP와 같은 반도체 패키지에 적용되는 다층의 범프 형성 공정에서 인쇄회로기판과 범프로 접합되는 반도체 기판 측의 최종 범프 형성시 본 발명에 따른 방법을 적용하면 다층 범프 사이에서 발생하는 응력 또한 완충시킬 수 있는 장점이 있다. 또한, 이와 같은 방법을 응용하면 범프 대 범프로 연결되는 3D 칩 스택(Chip Stack) 및 MEMS 패키지 등 상호접속(Interconnection)을 이루는 모든 접합부에 적용할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 반도체 기판의 범핑 뿐만 아니라 인쇄회로기판에 반도체 기판(웨이퍼, 다이)을 실장시에도 인쇄회로기판 측에 폴리머 함 유 솔더페이스트를 인쇄하고 반도체 기판 어태치 후 리플로우함으로써 리플로우 후 솔더 범프 등의 접합부 주위을 둘러싼 폴리머 막이 응력 완충 작용을 하여 반도체 기판 뿐 아니라 인쇄회로기판 측에서 발생하는 응력 역시 완충시킬 수 있어 우수한 접합 신뢰성을 얻을 수 있다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 솔더 범프를 갖는 반도체 패키지 및 그 제조방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
도 1은 종래기술에 따른 언더필을 갖는 반도체 패키지의 구조를 개략적으로 설명하기 위하여 나타낸 단면도이다.
도 2는 종래기술에 따른 언더필을 갖는 반도체 패키지를 제조하는 공정 흐름을 설명하기 위하여 개략적으로 나타낸 순서도이다.
도 3 내지 도 5는 종래기술에 따른 언더필을 갖는 반도체 패키지를 제조하는 공정 흐름을 설명하기 위하여 개략적으로 나타낸 단면도이다.
도 6 내지 도 7은 본 발명의 바람직한 실시형태들에 따른 솔더 범프를 갖는 반도체 패키지의 구조를 개략적으로 설명하기 위하여 나타낸 단면도이다.
도 8은 본 발명의 바람직한 일 실시형태에 따른 솔더 범프를 갖는 반도체 패키지를 제조하는 공정 흐름을 설명하기 위하여 개략적으로 나타낸 순서도이다.
도 9 내지 도 11은 본 발명의 바람직한 일 실시형태에 따른 솔더 범프를 갖는 반도체 패키지를 제조하는 공정 흐름을 설명하기 위하여 개략적으로 나타낸 단면도이다.
※ 도면의 주요 부분에 대한 부호의 설명 ※
110, 310 : 반도체 기판 111, 311 : 접속부
112, 122 : 폴리머 함유 솔더페이스트
120, 320 : 인쇄회로기판 121, 321 : 외부접속패드
130, 331 : 솔더 범프
131 : 코어볼 132 : 솔더층
140, 332 : 응력 완화층

Claims (22)

  1. 접속부를 구비한 반도체 기판;
    외부접속패드를 구비한 인쇄회로기판;
    상기 반도체 기판의 접속부와 상기 인쇄회로기판의 외부접속패드 사이에 형성되어 접합된 솔더 범프; 및
    상기 솔더 범프 및 상기 접속부와 외부접속패드의 주위를 감싸며 형성된 폴리머를 함유하는 응력 완화층;
    을 포함하는 것을 특징으로 하는 솔더 범프를 갖는 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 응력 완화층은 상기 접속부 및 외부접속패드 상에 각각 도포된 폴리머 함유 솔더페이스트의 리플로우에 의한 접합 시 비중 차이에 의해 각각의 솔더페이스트로부터 폴리머 성분이 분리 및 경화되어 형성된 것임을 특징으로 하는 솔더 범프를 갖는 반도체 패키지.
  3. 청구항 1에 있어서,
    상기 폴리머가 에폭시계 수지, 아크릴계 수지, 폴리이미드계 수지 및 이들의 조합으로 이루어진 군으로부터 선택되는 것을 특징으로 하는 솔더 범프를 갖는 반도체 패키지.
  4. 청구항 1에 있어서,
    상기 솔더 범프는 주석계 범프 볼을 포함하는 것을 특징으로 하는 솔더 범프를 갖는 반도체 패키지.
  5. 청구항 1에 있어서,
    상기 솔더 범프는 금속 코어볼과 상기 금속 코어볼을 감싸는 솔더층으로 된 범프 볼을 포함하는 것을 특징으로 하는 솔더 범프를 갖는 반도체 패키지.
  6. 청구항 1에 있어서,
    상기 솔더 범프는 볼 형상을 갖는 것을 특징으로 하는 솔더 범프를 갖는 반도체 패키지.
  7. 청구항 1에 있어서,
    상기 응력 완화층의 외면은 모래시계 형상을 갖는 것을 특징으로 하는 솔더 범프를 갖는 반도체 패키지.
  8. 청구항 1에 있어서,
    상기 응력 완화층의 외면은 원통 형상을 갖는 것을 특징으로 하는 솔더 범프를 갖는 반도체 패키지.
  9. 청구항 1에 있어서,
    상기 응력 완화층의 외면은 상기 솔더 범프의 형상과 대응되는 형상을 갖는 것을 특징으로 하는 솔더 범프를 갖는 반도체 패키지.
  10. 반도체 기판의 접속부 상에 제1의 폴리머 함유 솔더페이스트를 도포하고 1차 리플로우하여 접속 범프를 형성하는 단계;
    인쇄회로기판의 외부접속패드 상에 제2의 폴리머 함유 솔더페이스트를 도포하는 단계; 및
    상기 접속 범프와 상기 제2의 폴리머 함유 솔더페이스트가 접합되도록 상기 반도체 기판과 인쇄회로기판을 위치시킨 후 2차 리플로우하여 상기 접속부와 상기 외부접속패드에 접합되는 솔더 범프, 및 상기 솔더 범프 및 상기 접속부와 외부접속패드의 주위를 감싸는 폴리머 함유 응력 완화층을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 솔더 범프를 갖는 반도체 패키지의 제조방법.
  11. 청구항 10에 있어서,
    상기 폴리머가 에폭시계 수지, 아크릴계 수지, 폴리이미드계 수지 및 이들의 조합으로 이루어진 군으로부터 선택되는 것을 특징으로 하는 솔더 범프를 갖는 반도체 패키지의 제조방법.
  12. 청구항 10에 있어서,
    상기 접속 범프를 형성하는 단계는 상기 1차 리플로우를 하기 전에 솔더페이스트 상에 범프 볼을 놓는 단계를 더욱 포함하는 것을 특징으로 하는 솔더 범프를 갖는 반도체 패키지의 제조방법.
  13. 청구항 12에 있어서,
    상기 범프 볼은 주석계 범프 볼인 것을 특징으로 하는 솔더 범프를 갖는 반도체 패키지의 제조방법.
  14. 청구항 12에 있어서,
    상기 범프 볼은 금속 코어볼과 상기 금속 코어볼을 감싸는 솔더층으로 이루어진 것을 특징으로 하는 솔더 범프를 갖는 반도체 패키지의 제조방법.
  15. 청구항 13에 있어서,
    상기 주석계 범프 볼은 제1 및 제2의 폴리머 함유 솔더페이스트에 함유된 금속 분말 성분보다 높은 용융점을 갖는 것을 특징으로 하는 솔더 범프를 갖는 반도체 패키지의 제조방법.
  16. 청구항 14에 있어서,
    상기 금속 코어볼은 제1 및 제2의 폴리머 함유 솔더페이스트에 함유된 금속 분말 성분보다 높은 용융점을 갖는 것을 특징으로 하는 솔더 범프를 갖는 반도체 패키지의 제조방법.
  17. 청구항 10에 있어서,
    상기 제1 및 제2의 폴리머 함유 솔더페이스트는 각각 인쇄, 디핑(Dipping), 제팅(Jetting), 디스펜싱(Dispensing) 또는 이들을 조합한 방법에 의해 도포되는 것을 특징으로 하는 솔더 범프를 갖는 반도체 패키지의 제조방법.
  18. 청구항 10에 있어서,
    상기 제1 및 제2의 폴리머 함유 솔더페이스트는 각각 40∼90부피%의 폴리머 성분을 함유하는 것을 특징으로 하는 솔더 범프를 갖는 반도체 패키지의 제조방법.
  19. 청구항 10에 있어서,
    상기 솔더 범프는 볼 형상을 갖는 것을 특징으로 하는 솔더 범프를 갖는 반도체 패키지의 제조방법.
  20. 청구항 10에 있어서,
    상기 응력 완화층의 외면은 모래시계 형상을 갖는 것을 특징으로 하는 솔더 범프를 갖는 반도체 패키지의 제조방법.
  21. 청구항 10에 있어서,
    상기 응력 완화층의 외면은 원통 형상을 갖는 것을 특징으로 하는 솔더 범프를 갖는 반도체 패키지의 제조방법.
  22. 청구항 10에 있어서,
    상기 응력 완화층의 외면은 상기 솔더 범프의 형상과 대응되는 형상을 갖는 것을 특징으로 하는 솔더 범프를 갖는 반도체 패키지의 제조방법.
KR1020080102498A 2008-10-20 2008-10-20 솔더 범프를 갖는 반도체 패키지 및 그 제조방법 KR101009067B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080102498A KR101009067B1 (ko) 2008-10-20 2008-10-20 솔더 범프를 갖는 반도체 패키지 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080102498A KR101009067B1 (ko) 2008-10-20 2008-10-20 솔더 범프를 갖는 반도체 패키지 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20100043456A true KR20100043456A (ko) 2010-04-29
KR101009067B1 KR101009067B1 (ko) 2011-01-18

Family

ID=42218430

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080102498A KR101009067B1 (ko) 2008-10-20 2008-10-20 솔더 범프를 갖는 반도체 패키지 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR101009067B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180013018A (ko) 2016-07-28 2018-02-07 삼성전기주식회사 인쇄회로기판
WO2019089171A1 (en) * 2017-10-30 2019-05-09 Micron Technology, Inc. 3di solder cup

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3217046B2 (ja) 1998-12-03 2001-10-09 九州日本電気株式会社 Bga型icパッケージ
WO2006057360A1 (ja) * 2004-11-25 2006-06-01 Nec Corporation 半導体装置及びその製造方法、配線基板及びその製造方法、半導体パッケージ並びに電子機器
JP4453919B2 (ja) 2005-11-02 2010-04-21 富士通株式会社 バンプ電極付き電子部品の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180013018A (ko) 2016-07-28 2018-02-07 삼성전기주식회사 인쇄회로기판
WO2019089171A1 (en) * 2017-10-30 2019-05-09 Micron Technology, Inc. 3di solder cup
US10483221B2 (en) 2017-10-30 2019-11-19 Micron Technology, Inc. 3DI solder cup
US10964654B2 (en) 2017-10-30 2021-03-30 Micron Technology Inc. 3DI solder cup
US11532578B2 (en) 2017-10-30 2022-12-20 Micron Technology, Inc. 3DI solder cup

Also Published As

Publication number Publication date
KR101009067B1 (ko) 2011-01-18

Similar Documents

Publication Publication Date Title
US6610559B2 (en) Integrated void-free process for assembling a solder bumped chip
KR101055485B1 (ko) 범프볼을 갖는 반도체 패키지
JP5557936B2 (ja) 半導体の実装構造体およびその製造方法
US7202569B2 (en) Semiconductor device and manufacturing method of the same
US8410604B2 (en) Lead-free structures in a semiconductor device
US9935091B2 (en) Package-on-package structures and methods for forming the same
US10350713B2 (en) No clean flux composition and methods for use thereof
US20150214207A1 (en) Chip stack, semiconductor devices having the same, and manufacturing methods for chip stack
US9673158B2 (en) Formation of connectors without UBM
US20130161776A1 (en) Electronic device and method of manufacturing the same
JP2011222986A (ja) 半導体装置の製造方法
US20060043603A1 (en) Low temperature PB-free processing for semiconductor devices
US7279359B2 (en) High performance amine based no-flow underfill materials for flip chip applications
US20130277828A1 (en) Methods and Apparatus for bump-on-trace Chip Packaging
US20190035729A1 (en) Semiconductor package with programmable signal routing
KR101009067B1 (ko) 솔더 범프를 갖는 반도체 패키지 및 그 제조방법
TWI478257B (zh) 封裝結構及封裝製程
JP2018181939A (ja) 半導体部品の実装構造体
JP2013062472A (ja) 半導体パッケージおよびその製造方法
JP2008071792A (ja) 半導体装置の製造方法
US20070228111A1 (en) Microelectronic package and method of forming same
Appelt et al. Fine pitch flip chip chip scale packaging
TW557555B (en) Flip chip package having underfill materials with different Young's module
Sjoberg et al. Lead-free solder flip chips on FR-4 substrates with different surface finishes, underfills and fluxes
JP2012238771A (ja) ダイラタンシー特性を有するアンダーフィル

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20131224

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20141231

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160111

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee