KR20100038436A - 누설 감소를 위한 로컬 전력 블록을 갖는 회로 - Google Patents

누설 감소를 위한 로컬 전력 블록을 갖는 회로 Download PDF

Info

Publication number
KR20100038436A
KR20100038436A KR1020107002852A KR20107002852A KR20100038436A KR 20100038436 A KR20100038436 A KR 20100038436A KR 1020107002852 A KR1020107002852 A KR 1020107002852A KR 20107002852 A KR20107002852 A KR 20107002852A KR 20100038436 A KR20100038436 A KR 20100038436A
Authority
KR
South Korea
Prior art keywords
circuit
local
power block
scan
local power
Prior art date
Application number
KR1020107002852A
Other languages
English (en)
Other versions
KR101073247B1 (ko
Inventor
패디 아델 함단
안소니 디. 클레인
Original Assignee
콸콤 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 콸콤 인코포레이티드 filed Critical 콸콤 인코포레이티드
Publication of KR20100038436A publication Critical patent/KR20100038436A/ko
Application granted granted Critical
Publication of KR101073247B1 publication Critical patent/KR101073247B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318575—Power distribution; Power saving

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)
  • Superheterodyne Receivers (AREA)

Abstract

누설 감소를 위한 로컬 전력 블록(408)을 갖는 회로가 개시된다. 회로는 제1 부분(402) 및 제2 부분(404, 406)을 갖는다. 제1 부분(402)은 상기 제2 부분(404, 406)의 동작 주파수보다 실질적으로 큰 동작 주파수에서 동작하도록 구성된다. 제2 부분은, 제1 부분의 성능을 희생함 없이 제2 부분과 연관된 누설 전류를 감소하기 위하여 상기 제2 부분이 비활성화이면 상기 제2 부분을 디커플링하도록 구성되는 로컬 전력 블록(local power block)(408)을 갖는다.

Description

누설 감소를 위한 로컬 전력 블록을 갖는 회로 {CIRCUIT HAVING A LOCAL POWER BLOCK FOR LEAKAGE REDUCTION}
본 개시는 일반적으로 회로 설계에서 누설 전류(leakage current)를 감소하기 위한 방법 및 시스템에 관한 것이며, 보다 구체적으로는, 고 활성 회로(high activity circuitry)의 성능을 유지하면서 저 활성 회로(low activity circuitry)에서의 누설 전류를 감소하기 위한 방법 및 시스템에 관한 것이다.
회로 설계에 있어서 피처 크기(feature size)가 작아짐에 따라, 순차 회로(sequential circuit)와 같은 회로에 의해 소비되는 전반적인 전력의 더 많은 부분을 전력 누설(power leakage)이 차지하게 된다. 특히 전력 누설이 IC에 대한 전체 전력의 상당한 부분을 차지하기 때문에, 회로 설계에 있어서 전력 누설은 중요한 이슈이다.
예컨대, 도 1은 입력 a, 출력 nz, 전압원(voltage source), 및 접지(ground)를 갖는 종래의 디바이스(일례로, 인버터)(100)를 도시한다. 커패시터(102)가 공급 전류 Vdd에 의해 충전된다. 이론적으로, 커패시터(102)가 충전되면, 회로를 통한 전류의 흐름은 존재하지 않을 것이므로 회로를 통한 전력 누설은 존재하지 않을 것이다. 그러나, 디바이스가 누설할 수 있으므로, 이것은 실제로는 가능하지 않을 수 있다. 디바이스가 오프 되거나(turned off) 또는 비활성화(inactive) 되어 있다고 하더라도 여전히 디바이스를 통한 소정의 전류 흐름/누설이 존재할 수 있다. 따라서, 디바이스를 통한 전력 누설이 존재할 것이다.
기술이 개발되고(shrink) 더욱 빨라짐에 따라, 이러한 문제는 더욱 두드러지게 된다. 회로가 더 작고 빠르게 동작하도록 설계될수록, 누설은 더욱 커지게 된다. 따라서, 회로 밀도가 증가함에 따라 증가된 디바이스로 인한 누설 역시 증가한다. 이러한 누설은, 디바이스가 동작을 수행하고 있는지 여부, 또는 디바이스의 중앙처리장치(CPU)가 온(on) 또는 오프(off)되어 있는지 여부와 상관없이 항상 발생하기 때문에, 그러한 누설을 감소시키는 것이 바람직하다. 회로와 연결된 전원(power supply)이 존재하는 한, 누설이 발생할 수 있다. 따라서, 비활성 상태(inactive state)에 있거나 또는 상당한 개수의 비활성 회로를 갖는 집적 회로(IC)에 의해 소비되는 전체 전력의 상당한 부분을 누설이 차지할 수 있다.
이것은, 동적 전력(dynamic power)이 클 때인, 활성화 동안에는 큰 문제가 되지 않는다. 그러나, 활성화가 수행되고 있지 않으면, 동적 전력은 작다(일례로, 0이 될 수 있다). 따라서, 비활성 상태에서, 누설 전류가 IC의 전체 전력을 지배하게 된다. 이것은 전원이 제한적인 배터리에 의해 전력 공급되는 디바이스(battery powered device)에 있어서 특히 문제가 된다.
저전력 회로 설계에서, 성능의 희생 없이 누설 전류를 최소화하는 것이 바람직하다. 예컨대, 일반적으로, 회로를 통한 누설을 제한하거나 감소하기 위하여, 전압원으로부터 회로로의 경로(path), 또는 회로로부터 접지로의 경로를 차단하도록 디바이스가 전체 회로에 추가될 수 있다. 하나의 종래 시스템에 있어서, 글로벌 헤더(global header) 또는 글로벌 푸터(global footer)가 전압원으로부터 회로로의 전력 공급 경로에 추가되어 누설을 제한할 수 있다. 환언하면, 전력원(power source)이 회로로부터 디커플링 되어(decoupled) 회로의 비활성화 동안에 누설을 감소한다. 글로벌 헤더는 Vdd와 회로 사이에 연결되는 디커플링 디바이스이며, 푸터는 회로와 Vss 사이에 연결되는 디커플링 디바이스이다.
그러나, 종래의 글로벌 헤더/푸터는 큰 전류를 통과시키고 제어하도록 스케일링되어야(scaled) 하며 회로 설계에서 수많은 위치(location)와 연결되는 추가적인 제어 신호를 사용하여야 한다. 그러한 설계 요구사항은, 예컨대 IC 상의 회로가 차지하는 면적 및 증가된 라우팅 복잡도(routing complexity)의 측면에서 비용의 증가로 이어진다. 또한, 그러한 종래의 설계는, 이하에서 더욱 상세하게 설명되는 바와 같이 예컨대 회로의 속도를 감소시키고 성능을 떨어뜨림으로써, IC의 성능을 떨어뜨릴 수 있다.
누설을 제한하기 위하여 고 임계 전력(high threshold voltage)(높은 VT, 또는 HVT) 디바이스가 종래의 글로벌 헤더 및 글로벌 푸터에 사용된다. 이러한 높은 VT 디바이스는 누설을 0으로 할 수는 없다. 그러나, 높은 VT 디바이스는 적어도 상당히 누설을 감소시킬 수 있다. 이러한 누설의 감소는, 헤더 또는 푸터에 의해 제공되는 연산 회로(operational circuits)에 사용될 수 있는 저 임계 전력(low threshold voltage)(낮은 VT, 또는 LVT) 디바이스와 비교할 때 특히 그러하다. 종래에, 글로벌 헤더와 글로벌 푸터의 조합은 중복적이고(redundant) 실질적인 이득을 제공하지 않기 때문에, 글로벌 헤더 또는 글로벌 푸터 중 하나가 이용된다. 또한, 추가적인 헤더/푸터는 회로의 면적 및 비용을 더욱 증가시킬 수 있다.
또한, 글로벌 헤더/푸터가 직렬의 저항과 같이 작용하기 때문에, 글로벌 헤더 또는 푸터를 이용하는 종래의 시스템은 바람직하지 않을 수 있다. 따라서, 종래의 회로가 전류를 인입(draw)할 때마다, 전류는 직렬의 저항과 등가인 헤더/푸터를 통과하고, 이로 인하여 회로의 효율성과 성능을 떨어뜨리게 된다. 따라서, Vdd/Vss를 직접 회로에 공급되도록 하는 대신에, 글로벌 헤더/푸터에 연결된 많은 회로 요소(circuit elements)에 의해 인입되는 큰 전류를 공급하도록 글로벌 헤더/푸터가 스케일링됨에 따라, 헤더 회로가 전력 공급(turned on) 및 충전되고, 이는 동작 동안의 전체 전력 소비의 증가로 귀결된다.
또한, 글로벌 헤더 또는 푸터를 사용하는 종래의 시스템은, 회로를 전원에 커플링/디커플링 되도록 하는데 필요한 큰 글로벌 헤더/푸터를 온(on)시킴으로 인하여 발생하는 상당한 전압/전류 스파이크(spikes)를 가질 수 있다. 따라서, 일부 종래 시스템은 스파이크를 회피하기 위하여 글로벌 헤더/푸터를 온 시키는 다른 방법을 사용한다. 예컨대, 일부 종래 시스템은, Vdd 및 VVdd에서의 스파이크 및 잡음 스파이크를 방지하기 위하여 전압을 끌어올리기 위한 중간 디바이스(intermediary device)를 이용하여 헤더/푸터를 온 시킬 수 있다. 이것은 회로 구성에 따라서는 수 사이클(a few cycles)이 소요되며 전체적인 시스템 복잡도를 증가시킬 수 있다. 또한, 이러한 종래의 방법은, 이러한 방법과 연관된 기상 시간(wake-up time)이 있기 때문에 바람직하지 않다.
적어도 전술한 바와 같은 이유로 인하여, 종래의 글로벌 헤더 또는 푸터는 구현하는데 비용이 많이 들 수 있고, 성능을 상당히 저하시킬 수 있다. 두 개의 전력원(즉, 높은 VT 디바이스를 위한 하나의 전력원, 및 낮은 VT 디바이스를 위한 다른 전력원)을 사용하는 다른 종래 시스템은, 그와 같은 구성이 예컨대 면적, 복잡도, 다수의 전력망(power grid)을 갖는 등의 측면에서 회로 설계의 비용을 급격하게 증가시키기 때문에, 실용적이거나 바람직하지 않다.
다른 종래 시스템은 누설을 제한 또는 저감하기 위하여 높은 VT 디바이스를 사용하는데, 이는 그러한 디바이스를 온(on)시키는데 실질적으로 더 큰 전압이 요구되고 이에 따라 낮은 VT 디바이스 또는 정규의 임계 디바이스(regular threshold device)보다 덜 누설할 수 있기 때문이다. 그러나, 높은 VT 디바이스의 성능은 낮은 VT 디바이스 또는 정규의 임계 디바이스보다 상당히 낮을 수 있다. 그럼에도 불구하고, 만약 특정 어플리케이션에 대하여 성능이 이슈가 아니라면, 높은 VT 디바이스가 적합할 수 있다. 또한, 높은 VT 디바이스는, 더 높은 임계 전압으로 인하여 낮은 전압에서는 매우 우수하게(즉, 만족스럽게) 동작하지 않는다. 전압이 내려가게 되면, 디바이스가 동작한다고 하더라도, 제대로 동작하지는 않는다. 따라서, 높은 VT 디바이스는 많은 (그렇지 않다면, 대부분의) 어플리케이션에 있어서 누설을 감소하거나 제한하기 위한 실제적인 대안이 될 수 없다.
적어도 전술한 바와 같은 이유로 인하여, 종래의 글로벌 헤더 및 푸터는 매우 고가이고 회로 설계에서 수 많은 위치에 연결되는 추가적인 (또는 전용의) 제어 신호를 요구하며, 이는 예컨대 IC상의 회로가 차지하는 면적의 측면에서 비용을 증가시킨다. 또한, 이와 같은 종래의 설계는 예컨대 회로의 속도를 감소시키고 성능을 저하시킴으로써 IC의 성능에 대한 비용을 증가시킬 수 있다.
따라서, 회로의 성능을 유지하면서 누설을 감소시키는 방법 및 시스템이 요구된다.
발명의 예시적인 실시예는 회로 설계에 있어서 누설 전류를 감소하기 위한 시스템 및 방법에 관한 것으로서, 구체적으로 회로의 성능을 유지하면서 누설 전류를 감소하기 위한 방법 및 시스템에 관한 것이다.
일 실시예에서, 누설을 감소시키기 위한 회로가 개시된다. 회로는 제1 부분(first portion) 및 제2 부분(second portion)을 포함할 수 있다. 제1 부분은 제2 부분의 동작 주파수보다 실질적으로 큰 동작 주파수에서 동작하도록 구성될 수 있다. 제2 부분은, 제2 부분이 비활성화(inactive)인 경우 제2 부분을 디커플링(decoupling)하도록 구성되는 로컬 전력 블록(local power block)을 포함할 수 있다.
다른 실시예에서, 회로는 제1 부분 및 제2 부분을 포함할 수 있다. 제2 부분은, 제2 부분에 입력되는 제어 신호에 대한 응답으로 제2 부분을 디커플링하도록 구성되는 로컬 전력 블록을 포함할 수 있다. 제어 신호는 제2 부분의 동작을 제어하도록 구성된 기존 신호(pre-existing signal)일 수 있다.
다른 실시예에서, 예컨대 제1 부분 및 제2 부분을 갖는 회로에서 누설을 감소하는 방법이 개시된다. 방법은 제2 부분이 비활성화인 경우 제2 부분을 디커플링하도록 구성되는 로컬 전력 블록을 제공하는 단계, 및 제2 부분에 입력되는 제어 신호에 대한 응답으로 로컬 전력 블록을 사용하여 제2 부분으로의 전력을 디커플링하는 단계를 포함할 수 있다. 제어 신호는 제2 부분의 동작을 제어하도록 구성되는 기존 신호일 수 있다.
발명의 실시예에 대한 설명을 돕기 위하여 첨부된 도면이 제공되며 첨부된 도면은 단지 실시예를 도시하기 위한 것일 뿐 이를 제한하기 위한 것은 아니다.
도 1은 종래의 인버터 회로를 도시하는 개략도.
도 2는 낮은 동작 주파수에서 동작하는 제2 부분을 디커플링하도록 구성된 로컬 전력 블록을 갖는 회로의 일 실시예를 도시하는 개략도.
도 3은 낮은 동작 주파수에서 동작하는 제2 부분을 디커플링하도록 구성된 로컬 전력 블록을 갖는 회로의 다른 실시예를 도시하는 개략도.
도 4는 낮은 동작 주파수에서 동작하는 제2 부분을 디커플링하도록 구성된 로컬 전력 블록을 갖는 회로의 다른 실시예를 도시하는 개략도.
도 5는 낮은 동작 주파수에서 동작하는 제2 부분을 디커플링하도록 구성된 로컬 전력 블록을 갖는 회로의 다른 실시예를 도시하는 개략도.
도 6은 회로에서 누설을 감소하는 방법의 실시예를 도시하는 흐름도.
발명의 양태(aspects)가 발명의 예시적인 실시예에 관한 이하의 설명 및 관련 도면을 통해 개시된다. 발명의 양태의 범위로부터 벗어남 없이 대안적인 실시예가 고안될 수 있다. 또한, 발명의 예시적인 실시예의 관련 상세 내용을 불명료하게 하지 않기 위하여, 발명의 실시예의 잘 알려진 구성요소(elements)는 상세하게 설명되지 않고 생략될 것이다.
"예시적인"이라는 표현은 "예(example), 예시(instance) 또는 설명으로서 작용하는"이라는 의미로서 본 명세서에서 사용된다. 본 명세서에서 "예시적인" 것으로 기술된 어떠한 실시예도 다른 실시예에 비하여 반드시 우선시되거나 유리한 것으로서 해석되는 것은 아니다. 마찬가지로, "실시예" 또는 "발명의 실시예" 라는 용어는 발명의 모든 실시예가 논의된 특징, 장점 또는 동작의 모드(mode of operation)를 포함할 것을 요구하는 것은 아니다.
예시적인 실시예는, 낮은 동작 주파수에서 동작하는 회로의 부분과 높은 동작 주파수에서 동작하는 회로의 부분 사이의 구별을 인식하고/인식하거나 고려한다. 예컨대, 일 실시예는 제1 및 제2 부분을 갖는 회로를 포함할 수 있다. 실시예는, 회로의 모든 부분에 대한 글로벌 헤더 또는 푸터를 갖는 대신에, 고성능이지 않은 회로의 부분(즉, 낮은 동작 주파수에서 동작하도록 구성되거나 낮은 활성화를 위해 구성된 회로의 부분)만을 디커플링하도록 구성되는 로컬 전력 블록(예컨대, 로컬 헤더(local header) 또는 로컬 푸터(local footer))을 더 포함할 수 있다.
로컬 전력 블록은, 예컨대 Vdd로부터 회로로의 경로, 또는 회로로부터 접지로의 경로를 차단함으로써, 낮은 동작 주파수에서 동작하도록 구성되는 회로의 부분을 당해 회로 부분이 비활성화인 때 디커플링 할 수 있다. 로컬 전력 블록은, 예컨대 로컬 헤더 또는 로컬 푸터, 또는 전압 차단(voltage block)을 구현하기 위한 다른 디바이스일 수 있다. 예컨대, 로컬 헤더 회로는 Vdd와 인위적인 기준(일례로, VVdd)간의 전압 포텐셜(voltage potential)을 차단할 수 있으며, 로컬 푸터 회로는 Vss와 인위적인 기준(일례로, VVss)간의 전압 포텐셜을 차단할 수 있다.
도 2는 적어도 제1 부분(202)과 제2 부분(204)을 갖는 회로(200)의 일 실시예를 도시한다. 제1 부분(202)은(일례로, 높은 성능 부분), 제2 부분(204)(일례로, 낮은 성능 부분)의 동작 주파수보다 실질적으로 큰 동작 주파수에서 동작하도록 구성될 수 있다. 제2 부분(204)은, 제2 부분(204)보다 실질적으로 큰 동작 주파수에서 동작하도록 구성되는 제1 부분(202)의 성능을 희생함 없이 제2 부분(204)과 연관된 누설 전류를 감소하기 위하여 제2 부분(204)이 비활성화인 경우 제2 부분(204)을 디커플링하도록 구성되는 로컬 전력 블록(208)(일례로, 로컬 헤더)을 가질 수 있다.
다른 실시예에서, 회로(200)는 적어도 제1 부분(202)과 제2 부분(204)을 가질 수 있다. 이러한 실시예에서, 제2 부분(204)은, 제2 부분(204)에 입력된 제어 신호(도시되지 않음)에 응답하여 제2 부분(204)을 디커플링하도록 구성되는 로컬 전력 블록(208)(일례로, 로컬 헤더)을 가질 수 있다. 이러한 실시예에서, 제어 신호는 제2 부분(204)의 동작을 제어하도록 구성되는 기존 신호(pre-existing signal)일 수 있다.
또한, 도 2는 낮은 동작 주파수에서 동작하도록 구성될 수 있는, 회로(206)의 제3 부분을 예시적으로 도시한다. 제3 부분(206)은, 제3 부분(206)보다 실질적으로 큰 동작 주파수에서 동작하도록 구성될 수 있는 제1 부분(202)의 성능을 희생함 없이 제3 부분(206)과 연관된 누설 전류를 감소시키기 위하여 제3 부분(206)이 비활성화인 경우 제3 부분(206)을 디커플링하도록 구성되는 다른 로컬 전력 블록(210)(일례로, 로컬 헤더)을 가질 수 있다. 다른 예시적인 실시예에서, 로컬 전력 블록(일례로, 208 또는 210)은, 낮은 동작 주파수에서 동작하도록 구성되는 2 개 이상의 부분들(일례로, 204, 206)간에 공유될 수 있다.
다른 예로서, 도 3은 적어도 제1 부분(302)과 제2 부분(304)을 갖는 회로(300)의 일 실시예를 도시한다. 제1 부분(302)은, 제2 부분(304)의 동작 주파수보다 실질적으로 큰 동작 주파수에서 동작하도록 구성될 수 있다. 제2 부분(304)은, 제2 부분(304)보다 실질적으로 큰 동작 주파수에서 동작하도록 구성될 수 있는 제1 부분(302)의 성능을 희생함 없이 제2 부분(304)과 연관된 누설 전류를 감소하기 위하여 제2 부분(304)이 비활성화인 경우 제2 부분(304)을 디커플링하도록 구성되는 로컬 전력 블록(308)(일례로, 로컬 푸터)을 가질 수 있다.
다른 실시예에서, 회로(300)는 적어도 제1 부분(302)과 제2 부분(304)을 가질 수 있다. 이러한 실시예에서, 제2 부분(304)은, 제2 부분에 입력된 제어 신호(도시되지 않음)에 응답하여 제2 부분(304)을 디커플링하도록 구성되는 로컬 전력 블록(308)(일례로, 로컬 푸터)을 가질 수 있다. 이러한 실시예에서, 제어 신호는 제2 부분(304)의 동작을 제어하도록 구성되는 기존 신호일 수 있다. 로컬 전력 블록을 제어하기 위하여 기존 신호를 사용하는 예는 도 4 및 5에 대한 이하의 설명에서 제공될 것이다.
또한, 도 3은 낮은 동작 주파수에서 동작하도록 구성될 수 있는, 회로(306)의 제3 부분을 도시한다. 제3 부분(306)은, 제3 부분(306)보다 실질적으로 큰 동작 주파수에서 동작하도록 구성될 수 있는 제1 부분(302)의 성능을 희생함 없이 제3 부분(306)과 연관된 누설 전류를 감소하기 위하여 제3 부분(306)이 비활성화인 경우 제3 부분(306)을 디커플링하도록 구성되는 다른 로컬 전력 블록(310)(일례로, 로컬 푸터)을 가질 수 있다. 다른 예시적인 실시예에서, 로컬 전력 블록(일례로, 308 또는 310)은, 낮은 동작 주파수에서 동작하도록 구성될 수 있는 2 개 이상의 부분들(일례로, 304, 306)간에 공유될 수 있다.
도 2 및 3에 도시된 실시예의 일 양태에서, 로컬 전력 블록(일례로, 208, 210, 308, 310)은, 제2 부분(204, 304)의 동작을 제어하기 위하여 입력되는 제어 신호(도시되지 않음)를 수신할 수 있다. 로컬 전력 블록은 제2 부분(204, 304)으로 입력되는 제어 신호에 대한 응답으로 제2 부분(204, 304)과 제3 부분(206, 306)을 디커플링하도록 구성될 수 있다.
다른 실시예에서, 로컬 전력 블록은, 제2 부분(204, 304) 및/또는 제3 부분(206, 306)의 설계된 동작을 위하여 제2 부분(204, 304) 및/또는 제3 부분(206, 306)으로 입력되는 기존의 제어 신호(도시되지 않음)에 대한 응답으로 제2 부분(204, 304) 및/또는 제3 부분(206, 306)을 디커플링하도록 구성될 수 있다. 제어 신호는, 예컨대 로컬 전력 블록이 회로에 존재하는지 여부에 상관없이 제2 부분(204, 304) 및/또는 제3 부분(206, 306)을 제어하기 위하여 이미 사용되고 있는 신호를 포함할 수 있다. 따라서, 추가적인 제어 신호가 생성되거나 라우팅(routing)될 필요가 없을 것이다.
실시예는 도 2 및 3에 도시된 구성에 제한되지 않는다. 다른 예시적인 실시예는, 자신과 연관된 스캔-기반 회로를 갖는, 예컨대 래치(latch) 또는 플립-플롭(flip-flop) 등의 순차 회로(sequential circuits)에 대한 헤더/푸터를 포함한다. 이러한 실시예의 예가 도 4 및 5에 도시되며 이하에서 설명될 것이다.
도 4는 기능적 래치 부분(functional latch portion; 402), 스캔 플립-플롭 부분(scan flip-flop portion; 404), 및 스캔 아웃 부분(scan out portion; 406)을 갖는 래치 회로(400)(일례로, 래치)를 도시한다. 도 5는 기능적 래치 부분(502), 스캔 플립-플롭 부분(504), 및 스캔 아웃 부분(506)을 갖는 유사한 래치 회로(500)를 도시한다. 스캔 플립-플롭 부분(404, 504) 및 스캔 아웃 부분(406, 506)은 디바이스의 테스트 동안에, 또는 스캔 동작 동안에 사용될 수 있다. 예컨대, 주문공장(foundry)으로부터 출하(shipping)되기 이전에 래치 회로(400, 500)가 정상적으로 동작하는지 여부를 결정하기 위하여 주문공장에서 래치 회로(400, 500)에 대하여 스캔 또는 테스트 동작을 수행한다. 래치 회로(400, 500)가 출하된 이후에, 스캔 또는 테스트 동작과 연관된 회로(일례로 스캔 플립-플롭 부분(404, 504) 및 스캔 아웃 부분(406, 506))는 더 이상 사용되지 않을 수 있다.
도 4 및 5의 실시예에서, 리소스(resource)를 절약하기 위하여 기능적 래치 부분(402, 502)은 래치 회로(400, 500)에서 이중의 용도 또는 목적(dual user or purpose)을 위해 사용될 수 있다. 기능적 래치 부분(402, 502)은 입력 포트(a)와 데이터 출력 포트(q)를 가질 수 있다. 스캔 동작을 위해서, 스캔 플립-플롭 부분(404, 504)이 마스터 회로(master circuit)가 될 수 있고, 기능적 래치 부분(402, 502)이 슬레이브 회로(slave circuit)가 될 수 있다. 일반적인 동작 동안에(일례로, 테스트/스캔 모드에서가 아닌), 스캔 플립-플롭 부분(404, 504) 및 스캔 아웃 부분(406, 506)은 사용되지 않을 수 있다(즉, 비활성화되도록 구성될 수 있다). 대신에, 기능적 래치 부분(402, 502)만이 동작하도록 구성될 수 있다.
실제적으로, 스캔 플립-플롭 부분(404, 504), 기능적 래치 부분(402, 502), 및 스캔 아웃 부분(406, 506)은, 이러한 부분들이 활성화되어 있지 않은(즉, 오프(turned off)된) 때에도 누설할 수 있다. 회로가 테스트되고 디바이스가 주문공장으로부터 출하된 후에는 스캔 플립-플롭 부분(404, 504) 및 스캔 아웃 부분(406, 506)이 전혀 사용되지 않을 수 있는 도 4 및 5에 도시된 예에 있어서 그러한 누설을 감소시키는 것이 바람직하다. 즉, 디바이스가 주문공장으로부터 출하된 후에는 스캔 플립-플롭 부분(404, 504) 및 스캔 아웃 부분(406, 506)이 사용되지 않을 수 있음에도 불구하고, 회로에 전력이 공급된 때는 언제라도, 기능적 래치 부분(402, 502)과 함께, 회로의 스캔 플립-플롭 부분(404, 504) 및 스캔 아웃 부분(406, 506)은 누설할 수 있다. 따라서, 스캔 플립-플롭 부분(404, 504) 및 스캔 아웃 부분(406, 506)을 통한 누설이 상당한 양의 전력 누설로 귀결될 수 있으며, 회로의 이러한 부분들이 더 이상 사용되지 않을 수 있음에도 불구하고, IC에 의해 소비되는 전체 전력의 상당한 부분을 차지할 수 있다.
디바이스가 스캔 모드에 있지 않은 경우, 기능적 래치 부분(402, 502)은 데이터 포트(a)로부터 데이터를 수신하고, 데이터 포트(q)로부터 데이터를 출력한다. 기능적 래치 부분(402, 502)은 회로의 기능을 수행하기 위해 사용될 수 있기 때문에, 이러한 부분은 성능을 위해 최적화될 수 있다. 예컨대, 일 실시예는 성능을 최대화하기 위하여 기능적 래치 부분(402, 502)에 있어서 낮은 VT 디바이스를 사용할 수 있다. 스캔 플립-플롭 부분에 있어서 누설을 감소 또는 최소화하기 위하여, 실시예는 스캔 플립-플롭 부분(404, 504)에 있어서 정규의 VT 디바이스를 사용할 수 있다. 높은 VT 디바이스가 누설을 더욱 더 최소화하고 감소하기 위해 사용될 수 있는 반면, 이러한 높은 VT 디바이스는 낮은 전압에서 회로 성능을 저하시킬 수 있다.
도 4의 실시예에서, 로컬 푸터(408)(원으로 둘러싸인 디바이스)가 누설을 감소하기 위한 로컬 전력 블록으로서 사용될 수 있다. 로컬 푸터(408)는 스캔 플립-플롭 부분(404)과 연결되어 Vss 공급을 스위치 오프하고, 이에 의해 부분들(404, 406)에 대해 사용되는 가상의 Vss(VVss)를 생성하도록 구성될 수 있다.
도 4에 도시된 실시예는 스캔 플립-플롭 부분(404)과 스캔 아웃 부분(406)에 대한 로컬의 전용 전력 블록(일례로, 로컬 푸터; 408)을 가질 수 있다. 따라서, 스캔 플립-플롭 부분(404) 및/또는 스캔 아웃 부분(406)만을 디커플링하도록 구성되는 하나의 디바이스(408)를 추가함으로써, 디바이스(408)의 크기가 스케일링되어 회로(400)의 면적에 대한 영향이 감소될 수 있다. 또한, 로컬 전력 블록(일례로, 로컬 푸터; 408)은 큰 부하(large load)를 구동할 필요가 없기 때문에, 로컬 전력 블록의 크기가 최소화될 수 있다. 대신에, 로컬 전력 블록(일례로, 로컬 푸터; 408)은 스캔 플립-플롭 부분(404) 및/또는 스캔 아웃 부분(406)에만 전용될 수 있다(dedicated).
실시예는 스캔 플립-플롭 부분(404) 및 스캔 아웃 부분(406)에 제공되는 로컬 전력 블록(일례로, 로컬 푸터(408))에 제한되는 것은 아니다. 다른 실시예에서, 제1 및 제2 로컬 전력 블록(일례로, 로컬 푸터 - 도시되지 않음)이 스캔 플립-플롭 부분(404) 및 스캔 아웃 부분(406) 각각에 연결될 수 있다. 도 4에 도시된 일 실시예에서, 시프트 신호(sh)에 의해 제어되는 로컬 푸터(408)는 스캔 아웃 부분(406)에서(일례로, Sout NAND 게이트) 사용되어 전력을 스캔 플립-플롭 부분(404)으로부터 디커플링 할 수 있다. 그러나, 발명의 실시예는 이러한 양태에 제한되는 것은 아니다.
도 4 에 도시된 예에서, 시프트 신호(sh)가 스캐닝 동작을 제어하기 위해 사용될 수 있다. 시프트 신호(sh)는 스캐닝을 온(on)시키기 위해 사용되는, 알려진 신호이다. 시프트 신호(sh)는 회로의 다양한 부분에 대하여 이용 가능한 IC 전역의 신호(IC-wide signal)이다. 시프트 신호(sh)는 회로의 기능을 결정하기 위해 테스트가 수행되고 있는 각 순차 구성요소(sequential element)에서 값을 저장할 기회를 제공한다. 시프트 신호(sh)는 래치(402)를 통하여 스캔 동작을 인에이블(enable)할 수 있다. 스캔 플립-플롭 부분(404)은 모든 래치를 통해 경합을 회피하도록(avoid racing) 에지-트리거(edge-trigger)될 수 있다.
도 4에 도시된 실시예는, 스캔 동작을 제어하기 위한 제어 신호로서, 이미 래치 회로(400)로의 입력인 시프트 신호(sh)를 활용할 수 있다. 실시예는 회로(400)의 스캔 플립-플롭 부분(404) 및/또는 스캔 아웃 부분(406)을 디커플링 하기 위한 로컬 전력 블록(일례로, 로컬 푸터(408))을 가질 수 있다. 로컬 푸터(408)를 전용 제어 신호에 고정하는 대신에, 실시예는 스캔 아웃 부분(406)에서(일례로, Sout NAND 게이트) 이미 사용되는 시프트 신호(sh)를 사용하여, 로컬 푸터(408)를 온 및 오프 할 수 있다. 즉, 로컬 푸터(408)는 스캔 회로로 공급되도록 이미 구성되어 있는 시프트 신호(sh)에 의해 제어될 수 있다. 따라서, 실시예는 회로의(400) 스캔 플립-플롭 부분(404) 및 스캔 아웃 부분(406)의 디커플링과 연관된 점유 면적을 상당히 감소시킬 수 있으며, 이에 따라 이러한 실시예는 디바이스와 연관된 비용을 감소시킬 수 있다.
따라서, 도 4에 도시된 실시예는 로컬 푸터(408)를 제어하기 위해서 다른 (일례로, 특별 또는 전용) 회로를 필요로 하지 않는다. 스캔 플립-플롭 부분(404) 및 스캔 아웃 부분(406)은 단지 스캔 또는 테스트 동작 동안에만 사용될 수 있으므로, 시프트 신호(sh)는 스캔 플립-플롭 부분(404) 및 스캔 아웃 부분(406)에 전력공급(일례로, 스캔 플립-플롭 부분(404) 및 스캔 아웃 부분(406)을 커플링 및 디커플링)하기 위해 사용될 수 있다. 일반적으로, 푸터는 온 및 오프 시키기 위하여 별도의 제어 신호가 필요할 수 있다. 그러나, 본 실시예에서는, 만일 시프트 신호(sh)가 온(on)이라면(즉, 로컬 푸터(408)에 공급된다면), 스캐닝 절차가 수행되고 스캔 플립-플롭 부분(404) 및 스캔 아웃 부분(406)이 로컬 푸터(408)를 통해 전력원에 연결되기 때문에, 시프트 신호(sh)가 로컬 푸터(408)를 온 및 오프 시키기 위하여 사용될 수 있다. 반면에, 시프트 신호(sh)가 오프(off)라면, 스캐닝 절차가 수행되지 않고 스캔 플립-플롭 부분(404) 및 스캔 아웃 부분(406)이 로컬 푸터(408)를 통해 전력원으로부터 디커플링 된다. 따라서, 로컬 푸터(408)는 단지 스캐닝 동안에만 전력 공급될 수 있으며 도 4에 도시된 실시예는 이를 제어하기 위하여 다른 신호를 필요로 하지 않는다.
시프트 신호(sh)는 스캔 동작을 통해 정적인 신호(static signal)이다(즉, 온 및 오프 되지 않을 것이다). 따라서, 스캔 동작 동안에 스캔 플립-플롭 부분(404) 및 스캔 아웃 부분(406)을 접지에 연결하기 위해 로컬 푸터(408)가 스위치 온(switch on))될 수 있다. 스캔 동작이 수행되지 않을 때는, 시프트 신호(sh)가 오프일 수 있으며, 따라서 로컬 푸터(408)가 스위치 오프(switch off)되고 스캔 플립-플롭 부분(404) 및 스캔 아웃 부분(406)이 접지로부터 디커플링 되어서, 이로 인해 스캔 플립-플롭 부분(404) 및 스캔 아웃 부분(406)을 통한 임의의 누설을 감소 또는 제한할 수 있다.
또한, 시프트 신호(sh)는 정적인 신호(즉, 시프트 신호(sh)는 스캔 동작 동안에 토글(toggle)되지 않음)이므로, 누설을 더욱 감소시키기 위하여, 로컬 푸터(408)는 긴 채널 디바이스(long channel device), 높은 VT 디바이스 등일 수 있다. 스캔 플립-플롭 부분(404) 및 스캔 아웃 부분(406)은 스캐닝 동작이 수행된 이후에는 사용될 수 없으므로, 스캔 플립-플롭 부분(404) 및 스캔 아웃 부분(406)의 성능은 동작 성능(operating performance)에 영향을 주지 않을 것이다.
도 4의 실시예는 테스트 클락 인버터(test clock inverter)(412)를 가상 공급 노드(virtual supply node)(VVss)에 연결함으로써 누설을 더욱 감소시킬 수 있다. 이러한 구성에 있어서, 비활성 상태에서 부동적(floating)이기보다는, ckt는 low이고 nckt는 high일 것이다. nckt의 상태(state)가 안정적일 것이므로(stable), 여전히 누설을 감소시키면서도 회로가 오동작을 일으키는 것을 방지할 수 있다. 클락 인버터(410)는 가상 공급 노드에 연결되지 않으며, 따라서 클락 인버터(410)에 대한 영향은 없다.
도 5 의 실시예에서, 로컬 헤더(508)(원으로 둘러싸인 디바이스)가 누설을 감소하기 위한 로컬 전력 블록으로서 사용될 수 있다. 도 5에 도시된 실시예에는 스캔 플립-플롭 부분(504)과 스캔 아웃 부분(506)에 더해 로컬의 전용 전력 블록(일례로, 로컬 헤더; 508)을 추가하여 Vdd 공급을 스위치 오프하고, 이에 의해 부분들(504, 506)에 대해 사용되는 가상의 Vdd(VVdd)를 생성할 수 있다. 따라서, 스캔 플립-플롭 부분(504) 및/또는 스캔 아웃 부분(506)만을 디커플링하도록 구성되는 하나의 디바이스(508)를 추가함으로써, 디바이스(508)의 크기가 최소화되어 회로(500)의 면적에 대한 영향이 감소될 수 있다. 또한, 로컬 전력 블록(일례로, 로컬 헤더; 508)은 큰 부하를 구동할 필요가 없기 때문에, 로컬 전력 블록의 크기가 최소화될 수 있다. 대신에, 로컬 전력 블록(508)은 스캔 플립-플롭 부분(504) 및/또는 스캔 아웃 부분(506)에만 전용될 수 있다(dedicated).
발명의 실시예는 스캔 플립-플롭 부분(504) 및 스캔 아웃 부분(506)에 제공되는 로컬 전력 블록(일례로, 로컬 헤더; 508)에 제한되는 것은 아니다. 다른 실시예에서, 제2 로컬 전력 블록(일례로, 로컬 헤더 또는 푸터 - 도시되지 않음)이 스캔 플립-플롭 부분(504)에 연결될 수 있다. 도 5에 도시된 일 실시예에서, 비-시프트(not-shift: nsh) 신호에 의해 제어되는 로컬 헤더(508)는 Sout NOR 게이트에서 사용되어 로컬 가상 공급 노드(일례로, VVdd)를 설정할 수 있으며 전력을 스캔 플립-플롭 부분(504) 및 스캔 아웃 부분(506)으로부터 디커플링 할 수 있다. 그러나, 실시예가 이러한 양태에 제한되는 것은 아니다.
도 5에 도시된 실시예는, 스캔 동작을 제어하기 위한 제어 신호로서, 이미 래치 회로(500)로의 입력인 비-시프트(nsh) 신호를 활용할 수 있다. 로컬 헤더(508)를 전용 제어 신호에 고정하는 대신에, 실시예는 Sout NOR 게이트에서 이미 사용되는 비-시프트 신호(nsh)를 사용하여, 로컬 헤더(508)를 온 및 오프 할 수 있다. 즉, 로컬 헤더(508)는 스캔 회로로 이미 공급되고 있는 신호에 의해 제어될 수 있다. 따라서, 이러한 실시예는 회로의(500) 스캔 플립-플롭 부분(504) 및 스캔 아웃 부분(506)의 디커플링과 연관된 점유 면적을 감소할 수 있으며, 이로서 디바이스와 연관된 비용을 감소시킬 수 있다.
도 5에 도시된 실시예는 로컬 헤더(508)를 제어하기 위해서 다른 (일례로, 특별 또는 전용) 회로를 필요로 하지 않을 수 있다. 스캔 플립-플롭 부분(504) 및 스캔 아웃 부분(506)은 단지 스캔 또는 테스트 동작 동안에만 사용될 수 있으므로, 비-시프트 신호(nsh)가 스캔 플립-플롭 부분(504) 및/또는 스캔 아웃 부분(506)에 전력공급(일례로, 스캔 플립-플롭 부분(504) 및/또는 스캔 아웃 부분(506)을 커플링 및 디커플링)하기 위해 사용될 수 있다. 만일 비-시프트 신호(nsh)가 오프(off)라면, 스캐닝 절차가 수행되지 않고 스캔 플립-플롭 부분(504) 및 스캔 아웃 부분(506)이 로컬 헤더(508)를 통해 전력원으로부터 디커플링 될 수 있으며, 이로 인해 스캔 플립-플롭 부분(504) 및/또는 스캔 아웃 부분(506)을 통한 임의의 누설을 감소 또는 제한할 수 있다.
도 4의 실시예와 대비하여, 도 5에 도시된 실시예는 테스트 클락 인버터(512)를 가상 전력 공급 노드(virtual power supply node)에 연결하지 않는다. 비활성 상태에서 인버터(512)로의 입력(ckt)이 low이면, 인버터(512)의 출력은 부동(floating)이 되고, 이는 기능적 래치(502)의 동작에 부정적인 영향을 줄 수 있기 때문에, 인버터(512)는 가상 전력 공급 노드에 연결되지 않는다. 또한, 도 4에서와 같이, 클락 인버터(510)는 가상 전력 공급 노드에 연결되지 않는다.
전술한 바와 같이, 스캔 회로는, IC가 주문공장에서 출하되기 전에 IC가 정상 동작하는지 결정하기 위하여, IC 또는 그 부분들을 테스트 또는 스캔 하기 위해서만 사용될 수 있다. 스캔 회로는 설계 동작을 위한 것은 아니다. 이러한 스캔 회로는 IC가 주문공장으로부터 출하된 이후에는 재사용되지 않을 수 있으며, 따라서 스캔 또는 테스트 회로의 성능은 회로 설계에 있어서 우선 순위에 들지 못한다. 따라서, 스캔 회로는, 회로의 기능적 래치 부분보다 낮은 동작 주파수에서 동작하도록 구성될 수 있다.
일부 실시예에서, 회로의 순차 구성요소(sequential element)는 스캔 부분을 가질 수 있다. 스캔 회로는 각 래치 크기의 절반일 수 있으며, 이는 IC 크기의 큰 부분을 차지한다. 예컨대, IC는 수천 개의 래치를 포함할 수 있으며, 이는 IC 면적의 25%를 차지할 수 있다. 따라서, 이러한 면적의 절반은, 회로의 상당한 면적 및 누설의 상당한 소스(source)를 차지할 수 있는 래치의 스캔 회로일 수 있다. 각각의 래치의 스캔 부분이 필드 동작(field operation)을 위해서 사용되지 않을 수 있음에도 불구하고, 스캔 부분이 VDD에 연결되어 있기 때문에 누설할 수 있다. 즉, 인버터, 캐스케이드(cascade), 게이트 인버터(gated inverter) 등이 오프 된다(turned off) 하더라도, 여전히 누설할 수 있다. 따라서, 래치의 스캔 부분으로부터의 누설이 방지 또는 제한된다면, IC의 전체적인 누설은 현저하게 감소될 수 있다.
환언하면, 기능적 래치(402, 502), 스캔 플립-플롭 부분(404, 504), 및 스캔 아웃 부분(406, 506)은 이러한 부분들이 활성화되지 않은(즉, 오프 된) 때조차도 누설할 수 있다. 회로가 테스트되고 디바이스가 주문공장으로부터 출하된 후에는 스캔 플립-플롭 부분(404, 504) 및 스캔 아웃 부분(406, 506)이 전혀 사용되지 않을 수 있는 도 4 및 5에 도시된 예에 있어서 그러한 누설을 감소하는 것이 바람직하다. 즉, 디바이스가 주문공장으로부터 출하된 후에는 스캔 플립-플롭 부분(404, 504) 및 스캔 아웃 부분(406, 506)이 사용되지 않을 수 있음(즉, 동작하도록 구성되지 않을 수 있음)에도 불구하고, 회로에 전력이 공급될 때는 언제라도, 회로의 스캔 플립-플롭 부분(404, 504) 및 스캔 아웃 부분(406, 506)이 누설할 수 있다. 따라서, 스캔 플립-플롭 부분(404, 504) 및 스캔 아웃 부분(406, 506)을 통한 누설이 상당한 양의 전력 누설로 귀결될 수 있으며, 회로의 이러한 부분들이 더 이상 사용되지 않을 수 있음에도 불구하고, IC에 의해 소비되는 전체 전력의 상당한 부분을 차지할 수 있다.
도 2 내지 5에 도시된 실시예에서, 로컬 전력 블록은 회로의 기능적 부분(일례로, 도 2 및 3에 도시된 제1 부분(202, 302), 및 도 4 및 5에 도시된 래치(402, 502))에 대한 영향을 감소 또는 회피하도록 구성될 수 있다. 따라서, 실시예는 제1 부분(즉, 기능적 부분)의 성능에 있어서의 임의의 열화(degradation)를 감소하거나 제한할 수 있다. 반면에, 회로의 스캔 부분은 낮은 성능(일례로, 동작 주파수)을 위해 설계될 수 있다. 따라서, 일 실시예는 회로의 스캔 부분에서의 누설을 상당히 감소시키기 위하여 작은, 긴 채널(small, long channel), 로컬 전력 블록(일례로, 로컬 푸터)을 가질 수 있다. 로컬 전력 블록은 글로벌 헤더 또는 푸터에 비해서 크기가 감소될 수 있으며, 디커플링 된 제2 부분의 구성에 기초하여 최소 크기의 디바이스(일례로, 트랜지스터)로부터 형성될 수도 있다.
도 8에 예시적으로 도시된 바와 같이, 다른 실시예는 제1 부분(일례로, 202, 302, 402, 502) 및 제2 부분(일례로, 204, 304, 404, 504)을 갖는 회로에서 누설을 감소하는 방법(600)을 포함한다. 방법(600)은, 블록(602)에서, 제2 부분이 비활성화이면 제2 부분을 디커플링하도록 구성되는 로컬 전력 블록(일례로, 208, 308, 408, 508)을 제공하는 단계를 포함한다. 방법(600)은, 블록(604)에서, 제2 부분으로 입력되는 제어 신호(일례로, 시프트(sh), 비-시프트(nsh))에 대한 응답으로 로컬 전력 블록을 사용하여 제2 부분으로의 전력을 디커플링하는 단계를 더 포함한다. 일 실시예에서, 제어 신호는 제2 부분의 동작을 제어하도록 구성된 기존 신호일 수 있다. 다른 실시예에서, 로컬 전력 블록은 제2 부분으로의 전력 디커플링 및 제2 부분에서의 기능적 동작 모두를 수행하는 디바이스일 수 있다. 예컨대, 406의 NAND 게이트의 트랜지스터(408) 및 506의 NOR 게이트의 트랜지스터(508)는 로컬 전력 블록으로서의 기능 및 각 게이트의 일부분으로서 기능 모두를 수행한다. 따라서, 각 회로에 추가적인 디바이스가 필요하지 않다.
전술한 바와 같은 실시예의 추가적인 양태들이 도 4 및 5에 도시된 예시적인 실시예를 참조하여 이하에서 설명될 것이다. 도시된 래치 회로(일례로, 400, 500) 각각은 회로를 형성하는 11 개의 부분, A, B, C, D, E, F, G, H, I, J, 및 K를 갖는다. 도 4 및 5의 실시예에서, 각 회로의 A, B, C, D, E, 및 G 부분은 스캔 동작의 수행에만 연관되고(일례로, 404, 406 및 504, 506), 각 회로의 H, I, J, 및 K의 4 부분은 래치 부분(일례로, 402, 502)과 연관될 수 있다.
도 4 및 5에 도시된 예에서 볼 수 있듯이, 종래의 글로벌 푸터 또는 글로벌 헤더가 회로의 11 개의 부분 모두(A, B, C, D, E, F, G, H, I, J, 및 K)에 전원을 연결(couple) 또는 연결 해제(uncouple)하도록 구성된다면, 상당한 크기 및 상당한 용량(capacity)을 갖는 글로벌 헤더/푸터가 모든 11 개의 부분에 대해 필요할 것이다. 또한, 그러한 글로벌 헤더 및 푸터는 회로의 성능에 영향을 주거나 성능을 저하시킬 것이다. 대안적으로, 성능에 대한 영향이 감소된다면, 글로벌 헤더 또는 푸터는 사용되지 않고, 스캔 동작이 수행된 이후에(즉, IC가 테스트되고 주문공장으로부터 출하된 이후) 사용되도록 구성되지 않을 수 있는 스캔 부분을 포함하여, 회로의 모든 11 개 부분이 누설할 수 있다.
비교하여, 도 4 및 5에 도시된 래치 회로(400, 500)의 예시적인 실시예는 회로(400, 500)의 전반적인 성능에 대한 누설의 영향을 감소하거나 제거할 수 있다. 도 4 및 5에 도시된 래치 회로(400, 500)에서, 스캐닝을 위해 사용될 수 있는 회로(400, 500)의 7 개 부분(A, B, C, D, E, 및 G)(400에서) (일례로, 스캔 플립-플롭(404, 504) 및 스캔 아웃(406, 506) 부분들)을 통한 누설이, 로컬 전력 블록(일례로, 로컬 푸터(408), 로컬 헤더(508))에 의해 현저하게 감소되거나 제거될 수 있다. 이는 회로(400, 500)의 기능적 부분의 성능에 있어서 임의의 저하를 최소화하거나 회피하면서, 전류 누설에 있어서 현저한 감소로 연결될 수 있다. 다만, 기능적 래치(402, 502)와 연관된 회로(400, 500)의 부분들인 G(500에서), H, I, J, 및 K 부분은 자신의 누설에 대해 영향을 받지 않을 것이다. 따라서, 종래의 래치 회로에서의 누설과 대비하여, 도 4 및 5에 도시된 래치 회로(400, 500)를 통한 누설이 현저하게 감소된다.
실시예는 래치 또는 스캔 모드 회로에 제한되지 않는다. 다른 실시예가, 낮은 활동성 모드(low activity mode)에 대한 하나 이상의 저 성능 부분(low performance portions) 및 하나 이상의 고성능 부분(high performance portions)을 갖는 임의의 회로에 적용될 수 있으며, 낮은 활동성 모드는 고성능 부분의 기능적 모드와 상호 배타적일 수 있다.
회로의 고성능 및 저 성능 부분 간의 차이는, 예컨대, 연관된 기술, 회로의 구성, 회로가 중요한 처리 경로(critical processing path)상에 있는지 여부 등과 같은 몇 가지 인자에 의존할 수 있다. 일부 실시예에서, 고성능 부분은 IC의 전반적인 성능을 지배하는 회로(예컨대, 전체 IC의 속도를 제한하는 중요 경로/ 통과 회로(critical path/pass circuits))에 기초하여 결정될 수 있다. 반면에, 회로의 저 성능 부분은, 일반적인 동작(normal operation) 동안 비활성화이거나 전체 IC의 성능에 대한 영향이 적거나 없으나(일례로, 테스트 회로), IC의 전반적인 전력 소비에 여전히 영향을 미칠 수 있는 스캔 회로와 같은 회로의 부분으로서 정의될 수 있다. 예컨대, 도 4 및 5에 도시된 회로에 있어서, 기능적 래치(402, 502)의 동작은 일반적인 동작 동안의 주파수 응답/성능에 영향을 미칠 수 있는 반면, 스캔 부분(일례로, 스캔 플립-플롭 부분(404, 504) 및 스캔 아웃 부분(406, 506))은 단지 테스트 목적을 위해 사용되지만 IC의 전력 소비에 여전히 영향을 미칠 수 있다.
실시예는 도 2 내지 6에 도시된 구성에 제한되지 않는다. 다른 실시예는 낮은 동작 주파수에서 동작하도록 구성된 회로의 하나 이상의 부분보다 높은 동작 주파수에서 동작하도록 구성되는 회로의 하나 이상의 부분을 가질 수 있다. 일 실시예에서, 로컬 전력 블록은 하나 이상의 저 성능 부분에 대한 하나 이상의 로컬 헤더/푸터일 수 있다. 전력 소스를 디커플링 하기 위해 로컬 전력 블록이 사용되고 있는 회로 및/또는 회로의 일부의 구성에 기초하여, 로컬 헤더 또는 로컬 푸터가 선택될 수 있다.
높은 성능 경로(higher performance path)를 갖도록 구성된(일례로, 높은 동작 주파수에서 동작하도록 구성된) 회로에서, 예컨대, 누설을 최소화하기 위한 글로벌 헤더 또는 글로벌 푸터의 사용과 연관된 성능의 저하를 회피 또는 감소하는 것이 바람직하다. 그러나, 회로의 저 성능 부분에 대한 누설을 감소하는 것이 바람직하다. 따라서, 실시예는, 회로의 고성능 부분(또는 부분들)의 성능의 저하를 회피 또는 제한하기 위해서, 회로의 고성능 부분(또는 부분들)이 전원에 직접 연결될 수 있도록 회로를 구성할 수 있다. 회로의 저 성능 부분(또는 부분들)은 회로의 저 성능 부분(또는 부분들)로부터의 누설을 최소화하기 위하여 로컬 전력 블록(일례로, 로컬 헤더 또는 로컬 푸터)을 가질 수 있다. 따라서, 실시예는, 회로의 모든 부분(일례로, 고성능 부분 및 저 성능 부분)에 연결된 글로벌 헤더 대신에, 회로의 저 성능 부분에만 연결되도록 구성되는 로컬화된 전력 블록(localized power block)(일례로, 로컬 헤더 또는 로컬 푸터)을 선택적으로 가질 수 있다.
하나 이상의 저 성능 부분을 갖는 실시예에서, 각각의 저 성능 부분 각각이 로컬화된 전력 블록을 갖거나 또는 다수의 부분들이 공통의 로컬 전력 블록을 공유할 수 있다. 다수의 저 성능 부분에 대한 공통 로컬 전력 블록을 선택하기 위한 설계시의 고려 사항은, 스위칭되는 전체 전류 및 저 성능 부분 주변부분들, 로컬 전력 블록으로서 동작하기 위한 기존의 디바이스(일례로, 도 4의 NAND 게이트 트랜지스터), 및 공통 로컬 블록을 가동/비가동하기 위한 기존 제어 신호의 활용 가능성을 포함할 수 있다. 따라서, 각 로컬화된 전력 블록(localized power block)이 이에 의해 전력 소스로부터 디커플링 되도록 구성되는 회로의 저 성능 부분(또는 부분들)에 대해서만 작용하기 때문에, 각 로컬화된 전력 블록의 물리적인 크기 및 구성은 사용되는 면적, 소비되는 전력 및 비용을 감소하도록 설계될 수 있다.
발명의 실시예는 여전히 회로의 저 성능 부분에서의 누설을 감소하면서도, 예컨대 회로의 고성능 부분(또는 부분들)에 대한 전력을 디커플링하는 글로벌 헤더 또는 푸터를 사용함에 따라 발생하는 성능의 변화(variations)를 감소한다. 회로의 고성능 부분(또는 부분들)은 로컬 헤더 또는 로컬 푸터를 가지고 있지 않기 때문에, 회로의 고성능 부분(또는 부분들)은 누설할 수 있다. 그러나, 회로의 저 성능 부분의 누설이 전체 누설의 상당한 부분을 차지할 수 있으며, 이에 따라 회로에 의한 전력 손실의 상당한 부분일 수 있다.
정보와 신호가 임의의 다양한 기술 및 기법을 사용하여 표현될 수 있음을 이해하여야 한다. 예컨대, 전술한 설명을 통해 참조될 수 있는 데이터, 명령어(instructions), 커맨드(commands), 정보, 신호, 비트, 심볼, 및 칩이 전압, 전류, 전자기파, 자기장 또는 입자(particles), 광 필드 또는 입자, 또는 임의의 이들의 조합에 의해 표현될 수 있다.
이상의 개시는 발명의 설명에 도움이 되는 실시예를 설명하였으나, 첨부된 청구범위에 의해 정의되는 바와 같은 발명의 범위로부터 벗어남 없이 다양한 변화 및 수정이 본 명세서에서 가능하다는 점에 주목하여야 한다. 본 명세서에 설명된 발명의 실시예에 따른 방법 청구항의 기능(function), 단계(step) 및/또는 동작(action)은 특정 순서에 따라 수행될 필요는 없다. 또한, 발명의 구성요소(element)가 단수로 기재되거나 청구되어 있다고 하더라도, 단수에 대한 한정이 명시적으로 기술되어 있지 않는 한 복수도 의도된다.

Claims (22)

  1. 회로에 있어서,
    제1 부분(first portion); 및
    제2 부분(second portion)을 포함하고,
    상기 제 1 부분은 상기 제2 부분의 동작 주파수(operating frequency)보다 실질적으로 큰 동작 주파수에서 동작하도록 구성되고,
    상기 제2 부분은, 상기 제2 부분이 비활성화(inactive)이면 상기 제2 부분을 디커플링(decoupling)하도록 구성되는 로컬 전력 블록(local power block)을 포함하는 회로.
  2. 제1항에 있어서,
    상기 로컬 전력 블록은 상기 제2 부분에 입력되는 제어 신호에 응답하여 상기 제2 부분을 디커플링(decoupling)하도록 구성되는 회로.
  3. 제2항에 있어서,
    상기 제어 신호는 상기 제2 부분의 동작을 제어하도록 구성된 기존의 신호(pre-existing signal)인 회로.
  4. 제1항에 있어서,
    상기 로컬 전력 블록은 로컬 헤더 회로(local header circuit)를 포함하는 회로.
  5. 제4항에 있어서,
    상기 제2 부분은 스캔 플립-플롭 회로(scan flip-flop circuit)를 포함하고, 상기 제1 부분은 기능적 래치 회로(functional latch circuit)를 포함하는 회로.
  6. 제5항에 있어서,
    상기 로컬 헤더 회로는, 상기 회로의 테스트 동작을 위한 스캔 절차(scan procedure)를 수행하기 위하여 상기 스캔 플립-플롭 회로에 공급되는 비-시프트 신호(non-shift signal)에 대한 응답으로 상기 스캔 플립-플롭 회로를 디커플링하도록 구성되는 회로.
  7. 제1항에 있어서,
    상기 로컬 전력 블록은 로컬 푸터 회로(local footer circuit)를 포함하는 회로.
  8. 제7항에 있어서,
    상기 제2 부분은 스캔 플립-플롭 회로를 포함하고, 상기 제1 부분은 기능적 래치 회로를 포함하는 회로.
  9. 제8항에 있어서,
    상기 로컬 푸터 회로는, 상기 회로의 테스트 동작을 위한 스캔 절차(scan procedure)를 수행하기 위하여 상기 스캔 플립-플롭 회로에 공급되는 시프트 신호(shift signal)에 대한 응답으로 상기 스캔 플립-플롭 회로를 디커플링하도록 구성되는 회로.
  10. 제1항에 있어서,
    상기 로컬 전력 블록은, 상기 제2 부분에서 동작 기능(operational function)의 수행 및 상기 로컬 전력 블록으로서의 기능 모두를 하도록 구성되는 상기 회로의 구성요소(element)인 회로.
  11. 순차 회로(sequential circuit)를 포함하는 프로세서로서, 상기 순차 회로는,
    제1 부분; 및
    제2 부분을 포함하고,
    상기 제2 부분은 상기 제2 부분에 입력되는 제어 신호에 응답하여 상기 제2 부분을 디커플링(decoupling)하도록 구성되는 로컬 전력 블록을 포함하고,
    상기 제어 신호는 상기 제2 부분의 동작을 제어하도록 구성된 기존의 신호인 프로세서.
  12. 제11항에 있어서,
    상기 제1 부분은 상기 제2 부분의 듀티 사이클(duty cycle)보다 실질적으로 큰 듀티 사이클에서 동작하도록 구성되는 프로세서.
  13. 제11항에 있어서,
    상기 제1 부분은 상기 제2 부분의 동작 주파수보다 실질적으로 큰 동작 주파수에서 동작하도록 구성되는 프로세서.
  14. 제11항에 있어서,
    상기 로컬 전력 블록은 로컬 헤더 회로를 포함하는 프로세서.
  15. 제14항에 있어서,
    상기 제2 부분은 스캔 플립-플롭 회로를 포함하고, 상기 제1 부분은 기능적 래치 회로를 포함하는 프로세서.
  16. 제15항에 있어서,
    상기 기존 신호는 비-시프트 신호를 포함하는 프로세서.
  17. 제11항에 있어서,
    상기 로컬 전력 블록은 로컬 푸터 회로를 포함하는 프로세서.
  18. 제17항에 있어서,
    상기 제2 부분은 스캔 플립-플롭 회로를 포함하고, 상기 제1 부분은 기능적 래치 회로를 포함하는 프로세서.
  19. 제18항에 있어서,
    상기 기존 신호는 시프트 신호를 포함하는 프로세서.
  20. 제1항에 있어서,
    상기 로컬 전력 블록은, 상기 로컬 전력 블록으로서의 기능 및 상기 제2 부분에서의 동작 기능의 수행 모두를 하도록 구성되는 상기 순차 회로의 구성요소(element)인 프로세서.
  21. 제1 부분 및 제2 부분을 갖는 회로에서 누설을 감소하는 방법으로서, 상기 방법은,
    상기 제2 부분이 비활성화이면 상기 제2 부분을 디커플링하도록 구성되는 로컬 전력 블록을 제공하는 단계; 및
    상기 제2 부분에 입력되는 제어 신호에 응답하여 상기 로컬 전력 블록을 사용하여 상기 제2 부분으로의 전력을 디커플링하는 단계를 포함하고,
    상기 제어 신호는 상기 제2 부분의 동작을 제어하도록 구성된 기존 신호인 방법.
  22. 제21항에 있어서,
    상기 로컬 전력 블록은 상기 제2 부분으로의 전력 디커플링 및 상기 제2 부분에서의 기능적 동작 모두를 행하는 디바이스인 방법.
KR1020107002852A 2007-07-10 2008-07-10 누설 감소를 위한 로컬 전력 블록을 갖는 회로 KR101073247B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/775,376 2007-07-10
US11/775,376 US7622975B2 (en) 2007-07-10 2007-07-10 Circuit having a local power block for leakage reduction

Publications (2)

Publication Number Publication Date
KR20100038436A true KR20100038436A (ko) 2010-04-14
KR101073247B1 KR101073247B1 (ko) 2011-10-12

Family

ID=39722692

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107002852A KR101073247B1 (ko) 2007-07-10 2008-07-10 누설 감소를 위한 로컬 전력 블록을 갖는 회로

Country Status (7)

Country Link
US (2) US7622975B2 (ko)
EP (1) EP2171848B1 (ko)
JP (1) JP4995323B2 (ko)
KR (1) KR101073247B1 (ko)
CN (2) CN101689857A (ko)
CY (1) CY1117018T1 (ko)
WO (1) WO2009009703A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160114853A (ko) * 2015-03-25 2016-10-06 삼성전자주식회사 반도체 회로

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7622975B2 (en) * 2007-07-10 2009-11-24 Qualcomm Incorporated Circuit having a local power block for leakage reduction
US7893722B2 (en) * 2008-09-11 2011-02-22 Arm Limited Clock control of state storage circuitry
US7683666B1 (en) * 2009-01-21 2010-03-23 Xilinx, Inc. Circuit component with programmable characteristics and method of operating same
KR101698010B1 (ko) * 2010-06-10 2017-01-19 삼성전자주식회사 스캔 플립플롭 회로 및 이를 포함하는 스캔 테스트 회로
US8456193B2 (en) * 2010-09-17 2013-06-04 Qualcomm Incorporated Integrated circuit leakage power reduction using enhanced gated-Q scan techniques
US9097764B2 (en) * 2013-01-21 2015-08-04 Texas Instruments Incorporated Scan chain in an integrated circuit
US9786339B2 (en) 2016-02-24 2017-10-10 International Business Machines Corporation Dual mode operation having power saving and active modes in a stacked circuit topology with logic preservation
US10033356B2 (en) * 2016-06-15 2018-07-24 Apple Inc. Reduced power set-reset latch based flip-flop
US11005459B1 (en) 2019-04-22 2021-05-11 Apple Inc. Efficient retention flop utilizing different voltage domain
US10890623B1 (en) 2019-09-04 2021-01-12 International Business Machines Corporation Power saving scannable latch output driver
US11139803B1 (en) 2020-09-23 2021-10-05 Apple Inc. Low power flip-flop with balanced clock-to-Q delay

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6078194A (en) 1995-11-13 2000-06-20 Vitesse Semiconductor Corporation Logic gates for reducing power consumption of gallium arsenide integrated circuits
WO2003067759A1 (en) 2002-02-06 2003-08-14 Koninklijke Philips Electronics N.V. Digital electronic circuit with low power consumption
US6667440B2 (en) * 2002-03-06 2003-12-23 Commscope Properties, Llc Coaxial cable jumper assembly including plated outer conductor and associated methods
US20030188241A1 (en) 2002-03-29 2003-10-02 International Business Machines Corporation CMOS low leakage power-down data retention mechanism
CN100372232C (zh) * 2002-10-29 2008-02-27 高通股份有限公司 减少集成电路内泄漏的系统
US6853212B2 (en) * 2002-12-20 2005-02-08 Texas Instruments Incorporated Gated scan output flip-flop
US20040119052A1 (en) 2002-12-20 2004-06-24 Beavers William Anthony Process for preparing alpha- and beta- methyl-gamma-butyrolactone and 3-methyltetrahydrofuran
US7092307B2 (en) * 2003-04-02 2006-08-15 Qualcomm Inc. Leakage current reduction for CMOS memory circuits
US7437634B2 (en) * 2003-05-13 2008-10-14 Intel Corporation Test scan cells
JP2005032102A (ja) 2003-07-09 2005-02-03 Matsushita Electric Ind Co Ltd スキャンテスト設計方法、スキャンテスト回路、スキャンフリップフロップ回路、スキャンテスト回路挿入用ｃａｄプログラム、大規模集積回路及び携帯デジタル機器
US7278076B2 (en) * 2004-06-30 2007-10-02 Intel Corporation System and scanout circuits with error resilience circuit
US7323999B2 (en) * 2005-03-11 2008-01-29 International Business Machines Corporation Automatic subscriptions to shared repositories with notifications reflecting accesses by important other users and keywords stored in a personal interest profile
US7323909B2 (en) 2005-07-29 2008-01-29 Sequence Design, Inc. Automatic extension of clock gating technique to fine-grained power gating
CN1801679B (zh) * 2005-10-11 2010-08-04 华为技术有限公司 一种移动广播业务分发方法和系统
US20070085585A1 (en) * 2005-10-13 2007-04-19 Arm Limited Data retention in operational and sleep modes
US7622975B2 (en) 2007-07-10 2009-11-24 Qualcomm Incorporated Circuit having a local power block for leakage reduction

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160114853A (ko) * 2015-03-25 2016-10-06 삼성전자주식회사 반도체 회로

Also Published As

Publication number Publication date
JP4995323B2 (ja) 2012-08-08
US20090015321A1 (en) 2009-01-15
KR101073247B1 (ko) 2011-10-12
CN105162449B (zh) 2018-10-30
JP2010532974A (ja) 2010-10-14
CN101689857A (zh) 2010-03-31
EP2171848B1 (en) 2015-08-19
CY1117018T1 (el) 2017-04-05
US20100019815A1 (en) 2010-01-28
CN105162449A (zh) 2015-12-16
US7622975B2 (en) 2009-11-24
US8314643B2 (en) 2012-11-20
WO2009009703A1 (en) 2009-01-15
EP2171848A1 (en) 2010-04-07

Similar Documents

Publication Publication Date Title
KR101073247B1 (ko) 누설 감소를 위한 로컬 전력 블록을 갖는 회로
US7323909B2 (en) Automatic extension of clock gating technique to fine-grained power gating
US7514975B2 (en) Data retention in operational and sleep modes
JP5423172B2 (ja) 半導体装置
US8823209B2 (en) Control of semiconductor devices to selectively supply power to power domains in a hierarchical structure
US7692976B2 (en) Memory device with control circuit for regulating power supply voltage
US20090262588A1 (en) Power savings with a level-shifting boundary isolation flip-flop (lsiff) and a clock controlled data retention scheme
JP2002015017A (ja) 回路自動生成装置、回路自動生成方法及び回路自動生成プログラムを記載した記録媒体
JP2005527166A (ja) リーク電流制御を用いた非揮発性多しきい値ｃｍｏｓラッチ
JP2008527822A (ja) データ保持ラッチを具備するラッチ回路
KR101074424B1 (ko) 고속 저전력 클록 게이티드 로직 회로
US7221205B2 (en) Circuit and method for storing data in operational, diagnostic and sleep modes
US5629643A (en) Feedback latch and method therefor
US20090051388A1 (en) Reducing leakage power in low power mode
US7649385B2 (en) Logic with state retentive sleep mode
US7080299B2 (en) Resetting latch circuits within a functional circuit and a test wrapper circuit
JP2007110728A (ja) 動作モード及びスリープモードでのデータ保持方法および回路
US7447099B2 (en) Leakage mitigation logic
KR101850123B1 (ko) 파이프라인 전력 게이팅
US6646473B1 (en) Multiple supply voltage dynamic logic
Di et al. Ultra-low power multi-threshold asynchronous circuit design
KR20220122495A (ko) 전원 관리 회로, 시스템-온-칩 디바이스 및 전원 관리 방법
Mert et al. Employing dynamic body-bias for short circuit power reduction in SRAMs
KIRAN et al. New D-Flip-flop with Low Power Clocking using Stacking Method
WO2003075463A1 (en) Leakage reduction circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140929

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150930

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160929

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180928

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190924

Year of fee payment: 9