KR20100038394A - 디스플레이 장치 - Google Patents

Abstract

매트릭스로 배열된 복수의 픽셀을 가지며, 픽셀마다 전류 구동 발광 소자가 제공되고 디스플레이를 이루는 각각의 픽셀에 대한 입력 화상 데이터에 기초하여 각각의 발광 소자에 공급되는 전류가 제어되는 디스플레이 장치가 개시되는데, 이 디스플레이 장치는 입력 화상 데이터 및 보정 데이터에 기초하여 계산을 수행하고 각각의 픽셀에 대한 디스플레이 특성의 변화에 기인하는 불균일 휘도를 보정하여 보정 데이터를 생성하는 보정 회로와, 각각의 픽셀에 공급되는 총 전류인 패널 전류를 검출하는 패널 전류 검출 회로와, 패널 전류에 기인하는 전압 강하에 응답하여 보정 데이터를 변경하여 보정 데이터의 에러를 감소시키는 변경 회로를 포함한다.

Description

디스플레이 장치{DISPLAY DEVICE}

본 발명은 복수의 픽셀이 매트릭스로 배열되고, 픽셀마다 전류 구동 발광 소자가 제공되며, 각각의 픽셀에 대한 입력 화상 데이터에 따라 각각의 발광 소자에 공급되는 전류를 제어하는 디스플레이 장치에 관한 것이다.

도 1은 공통 액티브 매트릭스 유기 EL 디스플레이 장치의 하나의 픽셀의 회로(픽셀 회로)의 구성을 도시한다. 도 2는 디스플레이 패널 및 입력 신호의 구성을 도시한다. 화상 데이터의 하나의 수평 라인이 시프트 레지스터(12)로 수용될 때, 화상 데이터(화상 데이터 신호)는 픽셀 클록과 동기화하여 소스 드라이버(10) 내의 시프트 레지스터(12)로 전달되고, 픽셀의 각각의 열에 대응하여 제공된 데이터 래치(14)로 전송된다. 이어서 데이터 래치(14) 내의 화상 데이터는 D/A 변환기(16)에서 D/A 변환되고, 각각의 데이터 라인(18)으로 공급된다. 즉, 하나의 수평 주기의 화상 데이터는 동시에 D/A 변환되고 디스플레이 휘도에 대응하는 아날로그 전압으로서 각각의 데이터 라인(18)에 공급된다. 픽셀 섹션(20)의 각각의 열마다 수평 방향으로 확장하는 게이트 라인(Gate)(22)이 하이 레벨에 있을 때, n 채널 선택 TFT(2)는 턴온되고, 수직 방향으로 확장하는 데이터 라인(Data)(18) 상의 데이터 전압은 저장 캐패시터(C)에 저장된다. 따라서, p 채널 구동 TFT(1)는 데이터 신호에 대응하는 구동 전류를 유기 EL 소자(3)로 공급하고, 이어서 유기 EL 소자(3)는 발광한다. 즉, 양의 전원(PVdd)으로부터의 전류는 구동 TFT(1) 및 유기 EL 소자(3)를 통해 음의 전원(CV)으로 흐른다. 게이트 라인(22)은 게이트 드라이버(24)에 의해 구동된다.

유기 EL 소자(3)에 의해 방출되는 광의 양은 유기 EL 소자의 구동 전류에 실질적으로 비례한다. 일반적으로, 사전결정된 전압(Vth)은 드레인 전류가 화상의 블랙 레벨의 근처에서 흐르기 시작하도록 구동 TFT(1)의 게이트와 PVdd 사이에 인가된다. 또한, 데이터 전압의 크기는 사전결정된 휘도가 화이트 레벨 근처에서 획득될 수 있도록 공급된다.

도 3은 구동 TFT(1)의 데이터 전압(Vdata)과 유기 EL 소자에서 흐르는 전류(icv 또는 휘도) 사이의 관계를 도시한다. 유기 EL 소자의 계조(gradation)는 전압(Vb)이 블랙 레벨 전압을 정의할 수 있고 전압(Vw)이 화이트 레벨 전압을 정의할 수 있도록 데이터 전압을 결정함으로써 적절히 조정될 수 있다.

픽셀이 특정 전압에서 구동될 때, 전류는 구동 TFT(1)의 Vth 및 전압-전류(V-I) 곡선의 기울기(μ)에 의존한다. 이와 같은 경우, 제조 결함 또는 노후화는 Vth 또는 μ에 바람직하지 않은 변화를 일으킬 수 있으며, 이는 불균일 휘도를 야기한다. 불균일 휘도를 감소시키기 위해, 각각의 픽셀에 인가된 데이터 전압은 동일한 입력 신호가 동일한 휘도를 제공할 수 있도록 설정될 수 있다. 불균일 휘도를 보정하기 위해, 각각의 픽셀을 구동하는 신호 데이터에 적합한 값을 추가함으로써 Vth가 보정될 수 있고("오프셋 보정"으로 지칭됨), 적합한 값을 곱함으로써 μ가 보정될 수 있다고("이득 보정"으로 지칭됨) 제안되어 왔다(JP 11-282420 A, US 2004/0150592 및 WO 2005/101360 A1 참조).

본 명세서에서, 높은 평균 휘도에 대한 전력 소비를 감소시키도록 PVdd 라인에 저항이 삽입되거나(US 특허 6,870,322 참조), 디스플레이 패널 내의 PVdd 라인 내의 저항 요소의 영향이 무시될 수 없는 경우가 존재한다. 패널을 통해 흐르는 총 전류가 커지면, 저항 요소에 기인하는 전압 강하도 커지며, 따라서 피크 휘도(peak luminance)가 작아진다. 반면에, 불균일 휘도에 대한 보정 값을 결정할 때 패널의 PVdd 라인 내의 저항에 기인하는 PVdd의 전압 강하가 고려되지 않으므로, 패널을 통해 흐르는 전류의 증가와 함께 보정 정밀도는 감소한다. 즉, 불균일 휘도의 불완전한 보정으로 전체 휘도가 높은 화상이 디스플레이된다.

본 발명은 디스플레이 소자 간의 불균일 휘도의 보다 정확한 보정을 제공한다.

매트릭스로 배열된 복수의 픽셀을 가지며, 픽셀마다 전류 구동 발광 소자가 제공되고, 디스플레이를 이루는 각각의 픽셀에 대한 입력 화상 데이터에 기초하여 각각의 발광 소자에 공급되는 전류가 제어되는 디스플레이 장치가 개시되는데, 그 디스플레이 장치는,

(a) 입력 화상 데이터 및 보정 데이터에 기초하여 계산을 수행하고, 각각의 픽셀에 대한 디스플레이 특성의 변화에 기인하는 불균일 휘도를 보정하여 보정 데이터를 생성하는 보정 회로와,

(b) 각각의 픽셀에 공급되는 총 전류인 패널 전류를 검출하는 패널 전류 검출 회로와,

(c) 패널 전류에 기인하는 전압 강하에 응답하여 보정 데이터를 변경하여 보정 데이터의 에러를 감소시키는 변경 회로

를 포함한다.

또한, 변경 회로는 검출된 패널 전류에 대응하는 전압 강하 값을 생성하고, 전압 강하 값으로부터 생성된 픽셀 전류 강하 값에 기초하여 보정 데이터를 계산하는 것이 바람직하다.

또한, 패널 전류 검출 회로는 입력 화상 데이터에 기초하여 패널 전류를 계산하는 것이 바람직하다.

부가적으로, 패널 전류 검출 회로는 입력 화상 데이터로부터 패널 전류를 추정하고, 저항기에서의 전압 강하에 기인하는 전류 감소를 고려함으로써 패널 전류를 또한 계산하는 것이 바람직하다.

또한, 패널 전류 검출 회로는 실제 패널 전류를 검출하는 것이 바람직하다.

또한, 발광 소자는 유기 EL 소자인 것이 바람직하다.

본 발명으로, 전원 라인 내의 저항 요소에서의 전압 강하가 고려되므로 디스플레이 소자 중에서 나타나는 불균일 휘도의 보다 정확한 보정이 달성될 수 있다.

도 1은 종래 기술의 픽셀 회로의 예시적인 구성을 도시하는 도면이다.
도 2는 관련 기술의 디스플레이 장치의 전체 구성을 도시하는 도면이다.
도 3은 도 1의 픽셀 회로의 전압과 휘도의 관계를 도시하는 도면이다.
도 4는 본 발명에 따른 TFT의 V-I 특성 및 보정 오프셋과 보정 이득을 도시하는 도면이다.
도 5는 본 발명에 따른 화상 데이터 보정의 예시적인 구성을 도시하는 도면이다.
도 6은 본 발명에 따라 신호 전압 및 휘도에 대한 전원 라인 내의 저항(r)에 기인하는 전압 강하의 효과를 도시하는 도면이다.
도 7은 본 발명에 따라 전원 라인 내에 저항을 가진 예시적인 구성을 도시하는 도면이다.
도 8은 본 발명에 따라 전원 라인 내에 저항을 가진 구성에서 패널 전류 및 피크 휘도에 대한 효과를 도시하는 도면이다.
도 9는 본 발명에 따라 저항을 보상하는 예시적인 구성을 도시하는 도면이다.
도 10은 본 발명에 따라 저항을 보상하는 다른 예시적인 구성을 도시하는 도면이다.
도 11은 본 발명에 따라 저항을 보상하는 또 다른 예시적인 구성을 도시하는 도면이다.
도 12는 본 발명에 따라 ILUT의 입/출력 특성의 예를 도시하는 도면이다.

본 발명의 바람직한 실시예가 도면을 참조하여 후술될 것이다.

TFT V-I 특성의 예는 도 4에 도시된다. 도면의 상부에 도시된 바와 같이, D/A 변환기로 입력되는 화상 데이터(입력 데이터)에 대응하는 픽셀을 통해 흐르는 전류는 픽셀의 구동 TFT의 특성에 의존한다. 평균 픽셀의 경우에, 픽셀 데이터와 D/A 입력 데이터 사이의 참조 관계는 입력 데이터(a)가 블랙 레벨을 나타내고, 화이트 레벨 입력 데이터에 대응하는 픽셀 전류(i)가 사전결정된 값이 되도록 결정된다. 이 참조 라인은 관계(오프셋에 대해 Cvth=0이고 이득에 대해 Cμ=1)를 만족한다. 반면에, 픽셀(p)에 대한 블랙 레벨은 지점(b)에서 설정된다. 이득 보정 및 오프셋 보정 이전에 입력 데이터(곱셈기 입력 데이터)(d)에 대한 D/A 입력 데이터는 평균 픽셀에 대한 것과 동일한 픽셀 전류를 획득하도록 지점(c)에 설정되어야 한다. 그러므로, 픽셀(p)은 관계(오프셋에 대해 Cvth=b-a이고 이득에 대해 Cμ=(b-a)/d)를 만족한다.

도 5는 도 4에 도시된 특성에 따라 각각의 픽셀에 대한 입력 데이터를 보정하는 회로의 구성을 도시한다. 각각의 픽셀에 대한 화상 데이터 신호(R 신호, G 신호 및 B 신호)는 γ 보정을 위해 저마다의 γLUT(30)로 개별적으로 입력된다. 보정 이득 생성 회로(32)는 도 4에 도시된 바와 같이, 메모리(34)에 저장되어 있는 각각의 픽셀에 대한 이득을 3 개의 곱셈기(36)에 각각 공급한다. 보정 오프셋 생성 회로(38)는 도 4에 도시된 바와 같이, 메모리(40)에 저장되어 있는 각각의 픽셀에 대한 오프셋을 3 개의 가산기(42) 중 각각에 공급한다. 이어서, 3 개의 γLUT로부터의 출력은 오프셋 및 이득을 사용하여 보정되고, 보정된 화상 데이터(입력 데이터)는 시프트 레지스터(12)로 입력된다.

본 명세서에서, 도 6에 도시된 바와 같이, 패널 전원(PVdd)과 실제 전원(PVdd₀) 사이에 저항이 삽입되는 예가 고려된다. 저항(r)을 통해 흐르는 패널의 총 전류(패널 전류)(I)는 I₀일 경우, PVdd 전압은 I가 거의 0인 경우에 비해 I₀×r만큼 감소한다. 따라서, 픽셀을 통해 전류가 흐르기 시작하는 신호 전압(Vdata)도 I₀×r만큼 감소한다.

설명한 결과는 도 7에 도시된 바와 같이 패널의 전원(PVdd)으로부터 각각의 픽셀로 전압을 공급하는 전원 라인에 저항 요소(r)가 배치되는 경우에도 획득된다.

총 픽셀 데이터(흘러야하는 총 패널 전류)가 커짐에 따라 패널의 총 전류가 선형적으로 증가할 수 없으므로, 상술한 저항(r)은 피크 전류를 감소시킬 수 있다.

이러한 저항 요소에 기인하는 전압 강하가 모든 픽셀에 대해 동일한 전압 시프트를 발생시킬 수 있으므로, Vth(Cvth)에 대한 보정 값이 변하지 않더라도 불균일 휘도는 나타나지 않는다. 그러나, TFT(Cμ)의 특성(μ)에 대한 보정 값이 원래의 블랙 레벨이 Vb라고 가정하므로, 보정 시프트가 발생할 것이다. 보정 정확도를 높이기 위해, 아래의 식을 얻도록 항 "-(Cμ-1)×I×r×k"가 추가되어야 한다.

그러므로, 보정된 화상 데이터(D')는 다음과 같이 표현될 수 있다.

식 1

여기서, D는 γLUT의 신호 출력 데이터이고, D'는 보정된 신호 데이터이고 소스 드라이버로 입력되며, k는 D/A 변환기의 변환 이득이고 k=(D/A 입력의 최대 데이터 크기)/(D/A 출력의 최대 전압 크기)으로 주어진다.

도 9는 이상의 계산을 수행하는 회로의 구성의 예를 도시한다. 도 9에 도시된 바와 같이, RGB 화상 데이터를 함께 나타내는 R, G 및 B 신호가 패널 전류를 계산하는 전류(I) 계산기(50)로 공급된다. 이 예에서, 전류 값은 실제 패널 전류가 아니라, 화상 데이터를 수반하는 계산에 기초하여 결정된 예상 패널 전류 값이다.

액티브 매트릭스 유기 EL 패널에서, 각각의 픽셀에 대한 데이터는 하나의 프레임 주기 동안 픽셀을 구동하는 구동 TFT의 게이트 측면에 추가되는 저장 캐패시터에 저장된다. 만일 저항(r)의 영향이 무시되면, 비디오 신호와 휘도 사이의 비례(proportionality)를 실현하는 감마 보정, 즉, 유기 EL 전류는 하나의 수평 라인에 대한 기록의 완료시에 유기 EL 패널 내의 픽셀의 총 전류와 완료 이전의 하나의 프레임 주기와 완료 사이의 주기 동안의 총 화상 데이터 입력 사이의 비례를 도시한다. 미리 비례 상수를 계산함으로써, 저항(r)의 영향 없이 화상 데이터로부터 프레임당 픽셀의 총 전류를 추정할 수 있다.

즉, 전류(I) 계산기(50)는 다음 값을 계산한다.

수학식 1

여기서, R(t): 시간 t에서의 R 입력 신호 레벨

G(t): 시간 t에서의 G 입력 신호 레벨

B(t): 시간 t에서의 B 입력 신호 레벨

A_r: (최대 R 입력 신호에 대한 하나의 R 픽셀을 통해 흐르는 전류)/(최대 R 입력 신호 레벨)

A_g: (최대 G 입력 신호에 대한 하나의 G 픽셀을 통해 흐르는 전류)/(최대 G 입력 신호 레벨)

A_b: (최대 B 입력 신호에 대한 하나의 B 픽셀을 통해 흐르는 전류)/(최대 B 입력 신호 레벨)

T_f: 하나의 프레임 주기

T_c: 픽셀 클록 주기

이 전류(I) 계산기(50)로부터의 출력은 가산기(52)에 공급되고, r×k가 곱해져서 I(t)×r×k가 된다.

I(t)×r×k에 대한 결과 값은 ILUT(54)에 공급된다. 도 8에 도시된 바와 같이, 패널을 통해 흐르는 실제 전류가 증가함에 따라, 전류가 저항(r)에 의해 영향을 받으므로 전류와 총 픽셀 데이터 사이의 비례로부터의 편차는 커진다. ILUT(54)는 편차를 보정하는 룩업 테이블이다. 예컨대, ILUT(54)는 균일 휘도를 가진 화상을 사용하여 전류 계산 출력과 실제 패널 전류 값 사이의 관계를 플롯함(plotting)으로써 생성된다. ILUT(54)는 도 12에 도시된 바와 같이, 입력 데이터가 커짐에 따라 출력이 보다 느리게 증가하는 특성을 갖는다. 엄격한 관점에서, 곡선은 화상의 콘텐츠에 의존한다. 그러나, 일반적으로 콘텐츠는 보정 결과에 어떠한 현저한 영향도 주지 않는다.

이어서, 이 룩업 테이블 ILUT(54)에서, 입력 화상 데이터에 기초하여 계산되는 총 패널 전류의 예상 값은 실제 총 패널 전류(또는 적합한 값)로 변환되고, I×r×k에 대한 값은 출력된다.

보정 이득 생성 회로(32)로부터 출력되는 각각의 RGB 신호에 대한 Cμ는 3 개의 가산기(56) 중 하나에서 -1만큼 증가하여, Cμ-1에 대한 3 개의 값이 획득될 수 있다. 각각의 Cμ-1은 3 개의 곱셈기(58) 중 각각에 공급되는데, 여기서 입력 값에 ILUT(54)에 의해 공급된 I×r×k을 곱하여 각각의 RGB 신호에 대해 (Cμ-1)×I×r×k가 된다. 이어서, 각각의 (Cμ-1)×I×r×k가 -(Cμ-1)×I×r×k로서 3 개의 가산기(60) 중 각각에 공급된다. 각각의 가산기(60)는, γLUT로부터의 출력 D와 보정 이득 생성 회로에 의해 공급된 Cμ를 곱하고 보정 오프셋 생성 회로에 의해 공급된 Cvth를 더함으로써 획득되는, Cμ×D+Cvth에 -(Cμ-1)×I×r×k를 더하여, 각각의 RGB 신호에 대해 D'=Cμ×D+Cvth-(Cμ-1)×I×r×k를 얻는다.

이어서 D'는 시프트 레지스터(12) 및 데이터 래치(14)를 통해 D/A 변환기(16)에 공급되고, 각각의 데이터 라인에 공급되는 아날로그 데이터로 변환된다. 따라서, 전원 라인 내의 저항(r)에 기인하는 전압 강하가 보상되는 데이터 전압이 각각의 픽셀마다 획득될 수 있고, 디스플레이의 균일성이 강화될 수 있다(불균일 특성이 감소할 수 있음).

상술한 보정 식은 다음과 같이 변환될 수 있다.

그러므로, 구성은 도 10에 도시된 바와 같이 제공될 수 있다.

즉, 3 개의 γLUT(30) 중 각각으로부터의 각각의 출력(D)은 3 개의 가산기(62) 중 각각에 공급되고, 입력 값에서 ILUT(54)에 의해 공급된 I×r×k에 대한 값을 빼서 D-I×r×k가 된다. 그 다음에, 각각의 D-I×r×k는 3 개의 곱셈기(64) 중 각각에 공급되어, 보정 이득 생성 회로(32)에 의해 공급되는 Cμ에서 1을 뺌으로써 3 개의 가산기(66) 중 각각에서 획득되는 (Cμ-1)이 곱해져서, (Cμ-1)×(D-I×r×k)이 된다. 이어서, 각각의 (Cμ-1)×(D-I×r×k)는 3 개의 가산기(42)의 각각에 공급되며, 보정 오프셋 생성 회로(38)에 의해 공급된 Cvth가 (Cμ-1)×(D-I×r×k)에 더해져서 (Cμ-1)×(D-I×r×k)+Cvth가 된다. 3 개의 가산기(68)의 각각에서 각각의 (Cμ-1)×(D-I×r×k)+Cvth는 각각의 γLUT(30)로부터의 D에 더해진 후 D+(Cμ-1)×(D-I×r×k)+Cvth로서 시프트 레지스터에 공급된다. 3 개의 γLUT가 존재하는데, 각각은 전술한 바와 같이 RGB 신호 중 하나에 대해 제공되고, 각각의 출력(D)은 동일한 프로세스가 행해진다.

이 실시예에서, 가산기의 수는 도 9에 도시된 구성의 수보다 적을 수 있고, 회로는 유리하게 간단해질 수 있다.

또한, 도 11의 구성에 도시된 바와 같이 패널을 통해 흐르는 실제 패널 전류를 측정하는 추가적인 회로가 제공될 수 있다.

본 명세서에서, 패널에 대해 제공된 저전압 측면 전원 단자(CV)와 실제 저전압 측면 전원(CV0) 사이에 전류 검출기(70)가 제공된다. 전류 검출기로부터의 출력은 A/D 변환기(72)에서 A/D 변환되어 전류 값(I)을 획득한다. 이 전류 값(I)에 r×k가 곱해지고, 곱셈기(58)에서 (Cμ-1)이 더 곱해지며, 가산기(60)에서 D×Cμ+Cvth로부터 감산되어, D×Cμ+Cvth-(Cμ-1)×I×r×k가 된다.

따라서, 이 구성이 패널을 통해 흐르는 실제 전류를 고려하므로, 정확한 보정이 달성될 수 있다. 또한, 주변 온도 또는 노후화와 같은 환경 조건의 변화 때문에 패널 전류가 초기 상태에서 변하더라도, 도 11에 도시된 구성에서 정확한 보정이 달성될 수 있다.

전술한 바와 같이, 본 발명에 따르면, 저항 요소가 PVdd 라인에 제공되더라도, 불균일 휘도가 정확하게 보정될 수 있다.

1 : TFT 구동
2 : TFT
3 : 유기 EL 소자
10 : 소스 드라이버
12 : 시프트 레지스터
14 : 래치
16 : D/A 변환기
18 : 데이터 라인
20 : 픽셀 섹션
22 : 게이트 라인
24 : 게이트 드라이버
30 : γLUT
32 : 생성 회로
34 : 메모리
36 : 곱셈기
38 : 생성 회로
40 : 메모리
42 : 가산기
50 : 계산기
52 : 가산기
54 : ILUT
58 : 곱셈기
60 : 가산기
62 : 가산기
64 : 곱셈기
68 : 가산기
70 : 전류 검출기
72 : A/D 변환기

Claims (6)

1. 매트릭스로 배열된 복수의 픽셀을 가지며, 픽셀마다 전류 구동 발광 소자가 제공되고, 디스플레이를 이루는 각각의 픽셀에 대한 입력 화상 데이터에 기초하여 각각의 발광 소자에 공급되는 전류가 제어되는 디스플레이 장치에 있어서,
   (a) 상기 입력 화상 데이터 및 보정 데이터에 기초하여 계산을 수행하고, 각각의 픽셀에 대한 디스플레이 특성의 변화에 기인하는 불균일 휘도를 보정하여 보정 데이터를 생성하는 보정 회로와,
   (b) 각각의 픽셀에 공급되는 총 전류인 패널 전류를 검출하는 패널 전류 검출 회로와,
   (c) 상기 패널 전류에 기인하는 전압 강하에 응답하여 상기 보정 데이터를 변경하여 상기 보정 데이터의 에러를 감소시키는 변경 회로를 포함하는
   디스플레이 장치.
   
2. 제 1 항에 있어서,
   상기 변경 회로는 상기 검출된 패널 전류에 대응하는 전압 강하 값을 생성하고, 상기 전압 강하 값으로부터 생성된 픽셀 전류 강하 값에 기초하여 보정 데이터를 계산하는
   디스플레이 장치.
3. 제 1 항에 있어서,
   상기 패널 전류 검출 회로는 상기 입력 화상 데이터에 기초하여 상기 패널 전류를 계산하는
   디스플레이 장치.
   
4. 제 3 항에 있어서,
   상기 패널 전류 검출 회로는 상기 입력 화상 데이터로부터 상기 패널 전류를 추정하고, 저항 요소에서의 전압 강하에 기인하는 전류 감소를 고려함으로써 상기 패널 전류를 또한 계산하는
   디스플레이 장치.
   
5. 제 1 항에 있어서,
   상기 패널 전류 검출 회로는 실제 패널 전류를 검출하는
   디스플레이 장치.
   
6. 제 1 항에 있어서,
   상기 발광 소자는 유기 EL 소자인
   디스플레이 장치.

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