KR20100028960A - 반도체 패키지 제조용 몰드 금형 및 이를 이용한 반도체 패키지의 몰드 방법 - Google Patents

반도체 패키지 제조용 몰드 금형 및 이를 이용한 반도체 패키지의 몰드 방법 Download PDF

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Abstract

본 발명에 따른 반도체 패키지 제조용 몰드 금형 및 이를 이용한 반도체 패키지의 몰드 방법은, 하부 금형과, 상기 하부 금형 상부에 배치되며, 상기 하부 금형의 가장자리들을 따라 배치된 측벽 및 상기 측벽을 따라 상하로 이동되는 덮개 유닛을 포함하는 상부 금형을 포함한다.

Description

반도체 패키지 제조용 몰드 금형 및 이를 이용한 반도체 패키지의 몰드 방법{MOLD FOR FABRICATING SEMICONDUCTOR PACKAGE AND METHOD OF MOLDING SEMICONDUCTOR PACKAGE USING THE SAME}
본 발명은 반도체 패키지 제조용 몰드 금형 및 이를 이용한 반도체 패키지의 몰드 방법에 관한 것으로, 보다 자세하게는, 반도체 패키지 몰딩 시 몰딩 부재 미충진, 반도체 칩의 노출 및 보이드 트랩(Voud Trap) 등과 같은 불량 발생을 방지할 수 있는 반도체 패키지 제조용 몰드 금형 및 이를 이용한 반도체 패키지의 몰드 방법에 관한 것이다.
웨이퍼(Wafer) 한 장에는 동일한 전기회로가 인쇄된 칩이 수백 개에서 혹은 수천 개가 구비된다. 그러나, 칩 자체만으로는 외부로부터 전기를 공급받아 전기신호를 전달해 주거나 전달받을 수 없으며, 또한, 칩은 미세한 회로를 담고 있어 외부충격에 쉽게 손상될 수도 있다. 따라서, 칩에 전기적인 연결을 해 주고, 외부의 충격에 견디도록, 밀봉 포장하여 물리적인 기능과 형상을 갖게 해주는 것이 반도체 패키지이다.
일반적으로 반도체 패키지는 반도체 칩의 각종 전기적인 입출력 신호를 외부 로 용이하게 인출시키기 위하여 칩을 패키징하는 기술로서, 최근에는 칩 크기에 가깝게 축소된 구조, 반도체 칩에서 발생하는 열의 방출 성능 및 전기적 수행능력을 극대화시킬 수 있는 구조 등을 실현할 수 있도록 리드프레임, 인쇄회로기판, 회로필름 등의 각종 부재를 이용하여 다양한 구조로 제조되고 있다.
이하에서는 전술한 반도체 패키지의 제조 공정에 대해 간략하게 설명하도록 한다.
먼저, 웨이퍼 레벨로 제조된 다수개의 반도체 칩을 쏘잉 공정을 통해 개별 반도체 칩들로 분리시킨 후, 상기 각 반도체 칩들을 기판 상에 부착하고, 그런 다음, 상기 각 반도체 칩의 본딩패드와 기판의 전극 단자 간을 와이어 본딩한다.
이어서, 상기 반도체 칩을 외부의 충격으로부터 보호하기 위해 몰딩 공정을 통해 상기 반도체 칩과 와이어 본딩된 상기 와이어를 포함하는 기판의 상면을 밀봉하고, 그리고 나서, 상기 기판의 하면에 외부 접속 단자를 부착하는 것으로 상기 반도체 패키지는 완성된다.
여기서, 상기 몰딩 공정은 와이어 본딩된 반도체 칩과 본딩 와이어를 포함하는 기판의 일정 면적을 에폭시 몰딩 컴파운드 등과 같은 수지로 밀봉하여 패키지 몸체를 형성하는 공정으로써, 이와 같은 몰딩 공정에 의한 패키지 몸체의 형성으로 외부의 열적, 기계적 충격으로부터 내부의 반도체 칩을 보호할 수 있다.
이러한 몰딩 공정은 통상 상부 및 하부 금형으로 이루어지는 몰드 금형에 반도체 칩이 부착된 기판을 로딩시킨 후 외부로부터 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)를 주입하여 충진시키는 과정으로 진행된다.
한편, 전기·전자 제품의 소형화와 더불어 고 성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 이러한 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.
그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선 폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 스택(Stack) 기술이 제안되었다.
상기와 같은 스택 기술은 스택 된 2개의 칩을 하나의 패키지 내에 내장시키는 방법과 패키징 된 2개의 단품의 패키지를 스택하는 방법이 있다. 그러나, 상기와 같이 2개의 단품의 패키지를 스택하는 방법은 전기·전자 제품의 소형화되는 추세와 더불어 그에 따른 반도체 패키지의 높이의 한계가 있다.
따라서, 하나의 패키지의 2∼3개의 반도체 칩들을 탑재시키는 스택 패키지(Stack Package) 및 멀티 칩 패키지(Multi Chip Package)에 대한 연구가 최근 들어 활발하게 진행되고 있다.
그러나, 상기와 같은 하나의 패키지 내에 2∼3개의 반도체 칩들을 탑재시키는 방법은, 스택되는 반도체 칩들의 갯수가 점차 증가함에 따라 반도체 패키지 몰딩 공정 수행시 상기 몰딩 컴파운드와 같은 몰딩 부재의 상부 및 측면 마진 역시 점차 감소하게 된다.
그 결과, 상기와 같은 몰딩 부재의 상부 및 측면 마진의 감소로 인해 상기 반도체 패키지에 대한 몰딩 공정 수행시, 상기 몰딩 부재가 원활하게 흘러가지 못하게 된다.
게다가, 상기 흐름이 원활하지 않은 몰딩 부재로 인해 반도체 패키지 내의 상부 및 하부의 몰딩 부재 양의 불균형이 발생하게 되고, 그에 따라 몰딩 공정 수행 후, 몰딩 부재 미 충진, 반도체 칩의 노출 및 보이드의 트랩(Void Trap)등과 같은 여러 가지 불량이 발생하게 된다.
본 발명은 반도체 패키지에 대한 몰딩 공정 수행시, 몰딩 부재의 상부 및 측면 마진 감소를 방지할 수 있는 반도체 패키지 제조용 몰드 금형 및 이를 이용한 반도체 패키지의 몰드 방법을 제공한다.
또한, 본 발명은 상기와 같이 반도체 패키지에 대한 몰딩 공정 수행시, 몰딩 부재의 상부 및 측면 마진 감소를 방지하여 몰딩 부재 미 충진, 반도체 칩의 노출 및 보이드의 트랩(Void Trap)등과 같은 여러 가지 불량 발생을 방지할 수 있는 반도체 패키지 제조용 몰드 금형 및 이를 이용한 반도체 패키지의 몰드 방법을 제공한다.
본 발명에 따른 반도체 패키지 제조용 몰드 금형은, 하부 금형; 및 상기 하부 금형 상부에 배치되며, 상기 하부 금형의 가장자리들을 따라 배치된 측벽 및 상기 측벽을 따라 상하로 이동되는 덮개 유닛을 포함하는 상부 금형;을 포함한다.
상기 덮개 유닛은 상기 측벽에 의하여 형성된 공간을 덮는 덮개 및 상기 덮개를 상하로 이동시키는 덮개 덮개 이송 유닛을 포함한다.
또한, 본 발명에 따른 반도체 패키지 제조용 몰드 금형을 이용한 반도체 패키지의 몰드 방법은, 하부 금형에 반도체 패키지를 배치시키는 단계; 상기 하부 금형의 가장자리들을 따라 배치된 측벽 및 상기 측벽을 따라 상하로 이동되는 덮개 유닛을 포함하는 상부 금형을 상기 하부 금형 상부에 배치시키는 단계; 상기 반도체 패키지 상면에 몰딩 부재를 코팅하는 단계; 상기 덮개 유닛으로 상기 몰딩 부재를 1차 가압하여 1차 몰딩하는 단계; 및 상기 1차 몰딩이 수행된 상기 몰딩 부재 내에 발생된 보이드를 제거하기 위해 상기 몰딩 부재를 상기 덮개 유닛으로 2차 가압하여 2차 몰딩하는 단계;를 포함한다.
상기 몰딩 부재는 파우더(Powder) 형태인 것을 특징으로 한다.
상기 반도체 패키지는 내부에 반도체 칩이 다수 스택된 스택 패키지인 것을 특징으로 한다.
상기 2차 몰딩하는 단계 후, 상기 몰딩 부재를 경화시키는 단계;를 더 포함한다.
본 발명은, 반도체 패키지 몰딩시 상부가 상하로 동작 가능한 몰드 금형이 이용되어 몰딩됨으로써, 종래의 몰딩 부재의 상부 및 측면 마진의 감소에 따른 몰딩 부재의 원활하지 못한 흐름을 개선할 수 있다.
따라서, 본 발명은 상부 및 하부의 몰딩 부재 양의 불균형 발생을 방지할 수 있으므로, 몰딩 부재 미 충진, 반도체 칩의 노출 및 보이드의 트랩(Void Trap)등과 같은 여러 가지 불량 발생을 방지할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지 제조용 몰드 금형 및 이를 이용한 반도체 패키지의 몰드 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
자세하게, 도 1은 본 발명의 실시예에 따른 반도체 패키지 제조용 몰드 금형을 설명하기 위해 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이 본 발명의 실시예에 따른 반도체 패키지 제조용 몰드 금형(100)은 하부 금형(102)과 상부 금형(112)을 포함한다.
하부 금형(102)은 상면에 몰딩 공정이 수행될 반도체 패키지가 안착될 수 있는 반도체 패키지 안착부(103)를 포함한다.
상부 금형(112)은 하부 금형(102) 상부에 배치되며, 하부 금형(102)의 가장자리들을 따라 배치된 측벽(104)을 포함한다.
또한, 상부 금형(112)은 측벽(104)을 따라 상하로 이동되며 하부 금형(102) 상면의 반도체 패키지 안착부(103) 상에 안착되는 반도체 패키지를 덮는 덮개 유닛(112)을 포함한다.
여기서, 덮개 유닛(112)은 덮개(106) 및 덮개 이송 유닛(108)을 포함한다.
덮개(106)는 측벽(104)에 의하여 하부 금형(102)과 측벽(104) 사이에 형성된 공간을 덮는다.
덮개 이송 유닛(108)은 덮개(106)가 상하로 동작될 수 있도록 설치된다.
이러한 덮개 이송 유닛(108)은 예를 들면 덮개(106)가 상하로 동작시킬 수 있는 모든 형상을 포함할 수 있다.
또한, 덮개 이송 유닛(108)은 덮개(106)에 설치되는 방식 이외에 예를 들면 측벽(104)에 후크(Hook) 또는 핀(Pin)과 같은 형태로 설치될 수 있다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 패키지의 몰드 방법을 설명하기 위해 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 상면에 몰딩 공정이 수행될 반도체 패키지가 안착될 수 있는 반도체 패키지 안착부(203)를 포함하는 하부 금형(202)의 반도체 패키지 안착부(203) 내에 반도체 패키지(214)가 배치된다.
이때, 반도체 패키지(214)는 예를 들면 내부에 다수의 반도체 칩이 수직으로 스택된 스택 구조의 반도체 패키지로 형성될 수 있으며, 스택 구조의 반도체 패키지로 형성시, 보다 효과적으로 본 발명의 효과를 얻을 수 있다.
도 2b를 참조하면, 반도체 패키지(214)가 안착된 하부 금형(202) 상부에, 상부 금형(212)이 배치된다.
여기서, 상부 금형(212)은 하부 금형(202)의 가장자리들을 따라 배치된 측벽(204) 및 측벽(204)을 따라 상하로 이동되는 덮개 유닛(210)이 형성된다,
덮개 유닛(210)은 측벽(204)에 의하여 하부 금형(202)과 측벽(204) 사이에 형성된 공간, 즉, 반도체 패키지(214)가 안착된 공간을 덮는 덮개(206)와, 이러한 덮개(206)가 상하로 동작될 수 있도록 구비된 덮개 이송 유닛(208)이 포함되도록 형성된다.
덮개 이송 유닛(208)은 예를 들면 덮개(206)가 상하로 동작시킬 수 있는 모든 형상으로 형성될 수 있다.
이때, 상부 금형(212)이 하부 금형(202) 상에 배치시 상부 금형(212)의 측벽(204)과 하부 금형(202)의 가장자리 부분이 대응되도록 부착되는 것이 바람직하다.
도 2c를 참조하면, 하부 금형(202)의 반도체 패키지 안착부(203)에 안착된 반도체 패키지(214)의 상면에 파우더(Powder) 형태의 몰딩 부재(216)가 코팅된다.
도 2d를 참조하면, 반도체 패키지(214) 상면에 코팅된 몰딩 부재(216)가 상부 금형(212)의 덮개 유닛(210)으로 1차 가압되어 몰딩 부재(216)가 1차 몰딩된다.
덮개 유닛(210)의 1차 가압은 덮개 이송 유닛(208)의 동작에 의해 측벽(204)의 하부 방향으로 동작된다.
여기서, 덮개 유닛(210)의 1차 가압에 의한 1차 몰딩에 의해 몰딩 부재(216)는 액체 상태로 용융되며, 이때, 몰딩 부재(216) 내에는 도 2e에 도시된 바와 같이 다수의 보이드가 생성된다.
도 2f를 참조하면, 1차 몰딩에 의해 생성된 몰딩 부재(216) 내의 보이드가 제거된 다음, 다시, 몰딩 부재(218)가 덮개 유닛(210)으로 2차 가압되어 2차 몰딩된다.
이후, 도시하지는 않았지만, 2차 몰딩된 몰딩 부재(220)가 경화되어 본 발명의 실시예에 따른 반도체 패키지의 몰딩이 완성된다.
전술한 바와 같이 본 발명은, 반도체 패키지가 몰딩될 때 상부의 일부분이 상하로 동작 가능한 몰드 금형이 이용되어 몰딩됨으로써, 종래의 스택되는 반도체 칩들의 갯수가 점차 증가함에 따라 몰딩 부재의 상부 및 측면 마진의 감소에 따른 몰딩 부재의 원활하지 못한 흐름을 개선할 수 있다.
따라서, 상기와 같이 몰딩 부재의 원활하지 못한 흐름을 개선할 수 있으므로 상부 및 하부의 몰딩 부재 양의 불균형 발생을 방지할 수 있어, 몰딩 부재 미 충진, 반도체 칩의 노출 및 보이드의 트랩(Void Trap)등과 같은 여러 가지 불량 발생을 방지할 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 반도체 패키지 제조용 몰드 금형을 설명하기 위해 도시한 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 패키지 제조용 몰드 금형을 이용한 반도체 패키지의 몰드 방법을 설명하기 위해 도시한 공정별 단면도.

Claims (6)

  1. 하부 금형; 및
    상기 하부 금형 상부에 배치되며, 상기 하부 금형의 가장자리들을 따라 배치된 측벽 및 상기 측벽을 따라 상하로 이동되는 덮개 유닛을 포함하는 상부 금형;
    을 포함하는 것을 특징으로 하는 반도체 패키지 제조용 몰드 금형.
  2. 제 1 항에 있어서,
    상기 덮개 유닛은 상기 측벽에 의하여 형성된 공간을 덮는 덮개 및 상기 덮개를 상하로 이동시키는 덮개 덮개 이송 유닛을 포함하는 것을 특징으로 하는 반도체 패키지 제조용 몰드 금형.
  3. 하부 금형에 반도체 패키지를 배치시키는 단계;
    상기 하부 금형의 가장자리들을 따라 배치된 측벽 및 상기 측벽을 따라 상하로 이동되는 덮개 유닛을 포함하는 상부 금형을 상기 하부 금형 상부에 배치시키는 단계;
    상기 반도체 패키지 상면에 몰딩 부재를 코팅하는 단계;
    상기 덮개 유닛으로 상기 몰딩 부재를 1차 가압하여 1차 몰딩하는 단계; 및
    상기 1차 몰딩이 수행된 상기 몰딩 부재 내에 발생된 보이드를 제거하기 위해 상기 몰딩 부재를 상기 덮개 유닛으로 2차 가압하여 2차 몰딩하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지의 몰드 방법.
  4. 제 3 항에 있어서,
    상기 몰딩 부재는 파우더(Powder) 형태인 것을 특징으로 하는 반도체 패키의 몰드 방법.
  5. 제 3 항에 있어서,
    상기 반도체 패키지는 내부에 반도체 칩이 다수 스택된 스택 패키지인 것을 특징으로 하는 반도체 패키지의 몰드 방법.
  6. 제 3 항에 있어서,
    상기 2차 몰딩하는 단계 후,
    상기 몰딩 부재를 경화시키는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지의 몰드 방법.
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