KR20100026406A - 반도체 소자의 금속배선 및 그 형성방법 - Google Patents

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Abstract

본 발명은 확산방지막 특성을 개선하여 반도체 소자 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 금속배선 및 그 형성방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 금속배선은, 반도체 기판 상부에 형성되며 배선 형성 영역을 갖는 절연막, 상기 절연막의 배선 형성 영역 표면 상에 형성되며 MoxSiy막과 Mo막의 적층 구조를 포함하는 확산방지막 및 상기 확산방지막 상에 상기 절연막의 배선 형성 영역을 매립하도록 형성된 금속막을 포함한다.

Description

반도체 소자의 금속배선 및 그 형성방법{METAL WIRING OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
본 발명은 반도체 소자의 금속배선 및 그 형성방법에 관한 것으로, 보다 상세하게, 확산방지막 특성을 개선하여 반도체 소자 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 금속배선 및 그 형성방법에 관한 것이다.
일반적으로, 반도체 소자에는 소자와 소자 간, 또는, 배선과 배선 간을 전기적으로 연결하기 위해 금속배선이 형성되며, 상부 금속배선과 하부 금속배선 간의 연결을 위해 콘택 플러그가 형성된다. 한편, 반도체 소자의 고집적화 추세에 따라 디자인 룰이 감소되고, 상기 콘택 플러그가 형성되는 콘택홀의 종횡비가 점차 증가하고 있다. 이에, 금속배선 및 콘택 플러그를 형성하는 공정의 난이도와 중요성이 증가되고 있는 실정이다.
상기 금속배선의 재료로는 전기 전도도가 우수한 알루미늄 및 텅스텐이 주로 이용되어 왔으며, 최근에는 상기 알루미늄 및 텅스텐보다 전기 전도도가 월등히 우수하고 저항이 낮아 고집적 고속동작 소자에서 RC 신호 지연 문제를 해결할 수 있는 구리(Cu)를 차세대 금속배선 물질로 사용하고자 하는 연구가 진행되고 있다.
그런데, 상기 금속배선 물질로 구리를 적용하는 경우에는 알루미늄을 적용하는 경우와 달리 절연막을 통해 반도체 기판으로 구리 성분이 확산된다. 확산된 구리 성분은 실리콘으로 이루어진 반도체 기판 내에서 딥 레벨(Deep Level) 불순물로서 작용하여 누설 전류를 유발하므로, 배선용 구리막과 절연막의 접촉 계면에 확산방지막을 형성해주어야 한다.
이하에서는, 종래 기술에 따른 반도체 소자의 금속배선 형성방법을 간략하게 설명하도록 한다.
반도체 기판 상에 절연막을 형성한 후, 상기 절연막을 식각하여 배선 형성 영역을 형성한다. 다음으로, 상기 배선 형성 영역의 표면을 포함한 절연막 상에 확산방지막을 형성하고, 상기 확산방지막 상에 구리 씨드막을 형성한다. 이어서, 상기 구리 씨드막 상에 구리막을 형성한 다음, CMP하여 구리막을 사용한 금속배선을 형성한다.
그러나, 전술한 종래기술의 경우에는 반도체 소자의 고집적화 추세에 부합하여 셀 사이즈가 감소됨에 따라 확산방지막의 두께도 감소되었으며, 이로 인해, 상기 확산방지막으로는 구리 성분의 확산을 제대로 방지할 수 없다. 또한, 전술한 종래 기술의 경우에는 상기 확산방지막의 특성을 개선하기 위해 확산방지막의 두께를 증가시키는 것이 어려운 실정이며, 이 때문에, 확산방지막의 특성이 저하된다.
게다가, 전술한 종래 기술의 경우에는 상기 확산방지막 상에 형성된 구리 씨드막의 응집으로 인해 오버 행 현상이 유발되어, 상기 배선 형성 영역의 입구가 막히게 된다. 이 때문에, 상기 구리막 내에 보이드가 발생되고, 그래서, 배선 특성이 저하된다.
그 결과, 전술한 종래 기술의 경우에는 반도체 소자 특성 및 신뢰성이 저하된다.
본 발명은 확산방지막의 특성을 개선할 수 있는 반도체 소자의 금속배선 및 그 형성방법을 제공한다.
또한, 본 발명은 반도체 소자 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 금속배선 및 그 형성방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 금속배선은, 반도체 기판 상부에 형성되며 배선 형성 영역을 갖는 절연막, 상기 절연막의 배선 형성 영역 표면 상에 형성되며 MoxSiy막과 Mo막의 적층 구조를 포함하는 확산방지막 및 상기 확산방지막 상에 상기 절연막의 배선 형성 영역을 매립하도록 형성된 금속막을 포함한다.
상기 MoxSiy막의 x는 1∼10의 범위를 갖는 실수이고, y는 1∼10의 범위를 갖는 실수이다.
상기 MoxSiy막은 5∼100Å의 두께를 갖는다.
상기 Mo막은 5∼400Å의 두께를 갖는다.
상기 금속막은 구리막을 포함한다.
또한, 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법은, 반도체 기판 상에 배선 형성 영역을 갖는 절연막을 형성하는 단계, 상기 배선 형성 영역의 표면을 포함한 절연막 상에 MoxSiy막과 Mo막의 적층 구조를 포함하는 확산방지막을 형성하는 단계 및 상기 확산방지막 상에 상기 배선 형성 영역을 매립하도록 금속막을 형성하는 단계를 포함한다.
상기 확산방지막을 형성하는 단계는, 상기 배선 형성 영역의 표면을 포함한 절연막 상에 제1 Mo막을 형성하는 단계, 상기 제1 Mo막을 실리사이드화하여 MoxSiy막으로 변환하는 단계 및 상기 MoxSiy막 상에 제2 Mo막을 형성하는 단계를 포함한다.
상기 제1 Mo막의 실리사이드화는 1∼30분 동안 수행한다.
상기 제1 Mo막의 실리사이드화는 1∼760mTorr의 압력 조건으로 수행한다.
상기 제1 Mo막의 실리사이드화는 25∼400℃의 온도 조건으로 수행한다.
상기 제1 Mo막의 실리사이드화는, 상기 제1 Mo막을 플라즈마 처리하는 단계 및 상기 플라즈마 처리된 제1 Mo막을 SiH4 분위기에서 쏘킹(soaking) 처리하는 단계를 포함한다.
상기 제1 Mo막을 형성하는 단계와, 상기 제1 Mo막을 실리사이드화하여 MoxSiy막으로 변환하는 단계는, 1∼50회 반복 수행한다.
상기 제2 Mo막을 형성하는 단계는 -25∼100℃의 온도 조건으로 수행한다.
상기 MoxSiy막의 x는 1∼10의 범위를 갖는 실수이고, y는 1∼10의 범위를 갖는 실수이다.
상기 MoxSiy막은 5∼100Å의 두께를 갖도록 형성한다.
상기 Mo막은 5∼400Å의 두께를 갖도록 형성한다.
상기 금속막은 구리막을 포함한다.
본 발명은 구리막을 적용하는 금속배선의 형성시 MoxSiy막과 Mo막의 적층 구조를 포함하는 확산방지막을 형성함으로써, 확산방지막의 특성을 효과적으로 개선할 수 있다.
따라서, 본 발명은 상기 확산방지막의 두께를 증가시키지 않고도 그 자체의 특성을 개선할 수 있는 바, 고집적 소자의 제조시 적용 가능할 뿐 아니라 반도체 소자 특성 및 신뢰성을 향상시킬 수 있다.
또한, 본 발명은 상기 MoxSiy막과 Mo막의 적층 구조를 포함하는 확산방지막 상에 추가로 씨드막을 형성할 필요가 없으므로, 구리막의 오버 행 현상을 감소시켜 상기 구리막 내의 보이드 발생을 최소화할 수 있으며, 이를 통해, 배선 특성을 개선할 수 있다.
본 발명은 구리막을 사용하는 금속배선의 형성시 절연막과 구리막 사이에 MoxSiy막과 Mo막의 적층 구조를 포함하는 확산방지막을 형성한다.
이렇게 하면, 상기 Mo 성분이 구리에 전혀 고용되지 않는 물질이므로, 상기 MoxSiy막과 Mo막의 적층 구조를 포함하는 확산방지막의 특성이 개선된다. 또한, 상기 Mo 성분은 전기저항이 2.4μΩ/cm 정도로 매우 낮은 물질로서 우수한 전기전도 특성을 가지므로, 상기 확산방지막은 구리 성분의 확산을 방지할 뿐 아니라 씨드막의 역할을 수행할 수 있다.
따라서, 본 발명은 상기 확산방지막 상에 추가로 씨드막을 형성할 필요가 없으므로, 구리막의 오버 행 현상을 감소시켜 구리막 내에서의 보이드 발생을 최소화할 수 있으며, 이를 통해, 종래보다 향상된 배선 특성을 얻을 수 있으며 반도체 ㅅ소자 특성 및 신뢰성을 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 금속배선을 도시한 단면도이다.
도시된 바와 같이, 소정의 하부 구조물(도시안됨)이 구비된 반도체 기판(100) 상에 배선 형성 영역(D)을 갖는 제1 절연막(110), 식각정지막(112) 및 제2 절연막(114)이 형성되어 있다. 상기 배선 형성 영역(D)은 싱글 다마신 공정 또는 듀얼 다마신 공정에 따라 트렌치 구조, 또는, 트렌치 및 상기 트렌치와 연결되는 적어도 하나 이상의 비아홀을 포함하는 구조를 갖는다. 상기 제1 및 제2 절연 막(110, 114)은, 예컨대, 실리콘 산화막을 포함하고, 상기 식각정지막(112)은, 예컨대, 실리콘 질화막을 포함한다.
상기 배선 형성 영역(D)의 표면을 포함한 제1 및 제2 절연막(110, 114) 상에 MoxSiy막(120)과 Mo막(122)의 적층 구조를 포함하는 확산방지막(130)이 형성되어 있다. 상기 MoxSiy막(120)의 x는 1∼10의 범위를 갖는 실수이고, y는 1∼10의 범위를 갖는 실수이다. 그리고, 상기 MoxSiy막(120)은 5∼100Å의 두께를 가지며, 상기 Mo막(122)은 5∼400Å의 두께를 갖는다.
상기 확산방지막(130) 상에 상기 배선 형성 영역(D)을 매립하도록 금속배선(150)이 형성되어 있다. 상기 금속배선(150)은 구리막을 포함한다.
여기서, 상기 확산방지막(130)은 구리에 전혀 고용되지 않는 Mo 성분을 포함하는 MoxSiy막(120)과 Mo막(122)의 적층 구조를 포함하는 바, 종래보다 개선된 특성을 갖는다. 따라서, 본 발명의 실시예에 따른 확산방지막(130)은 얇은 두께로도 충분히 구리 성분의 확산을 방지할 수 있으므로, 본 발명은 그 두께를 증가시키지 않고도 확산방지막(130) 자체의 특성을 효과적으로 개선할 수 있으며, 이를 통해, 반도체 소자 특성 및 신뢰성을 향상시킬 수 있다.
또한, 상기 Mo 성분은 우수한 확산방지 특성 뿐 아니라 전기전도 특성을 가지므로, 본 발명은 상기 확산방지막(130) 상에 형성되는 추가적인 씨드막 없이도 구리막을 용이하게 증착할 수 있다. 그러므로, 본 발명은 상기 씨드막의 응집으로 인한 오버 행 현상을 감소시켜 구리막 내에서의 보이드 발생을 최소화할 수 있으 며, 이에 따라, 배선 특성을 향상시킬 수 있다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 소정의 하부 구조물(도시안됨)이 형성된 반도체 기판(100) 상에 상기 하부 구조물을 덮도록 제1 절연막(110)과 식각정지막(112) 및 제2 절연막(114)을 차례로 형성한다. 예컨대, 상기 제1 및 제2 절연막(110, 114)은 실리콘 산화막으로, 그리고, 상기 식각정지막(112)은 실리콘 질화막으로 형성한다.
상기 제2 절연막(114)과 식각정지막(112) 및 제1 절연막(110)을 식각하여 배선 형성 영역(D)을 형성한다. 상기 배선 형성 영역(D)은 싱글 다마신 공정 또는 듀얼 다마신 공정에 따라 트렌치 구조, 또는, 트렌치 및 상기 트렌치와 연결되는 적어도 하나 이상의 비아홀을 포함하는 구조로 형성한다.
도 2b를 참조하면, 상기 배선 형성 영역(D)의 표면을 포함한 제2 절연막(114) 상에 제1 Mo막(120a)을 형성한다. 상기 제1 Mo막(120a)은, 예컨대, CVD 또는 PVD 방식으로 형성한다.
도 2c를 참조하면, 상기 제1 Mo막을 실리사이드화하여 MoxSiy막(120)으로 변환시킨다. 상기 제1 Mo막의 실리사이드화는 1∼760mTorr 정도의 압력 조건 및 400℃ 이하, 예컨대, 25∼400℃의 온도 조건으로 30분 이내, 바람직하게, 1∼30분 동안 수행한다.
구체적으로, 상기 제1 Mo막의 실리사이드화는, 먼저, 상기 제1 Mo막을 플라 즈마 처리하여 그 표면의 반응성을 향상시킨 후에, 케미컬 쏘킹(soaking) 처리하는 방식으로 수행한다. 여기서, 상기 케미컬 쏘킹 처리는, 예컨대, SiH4 분위기에서 수행한다.
또한, 도시하지는 않았으나 소망하는 두께, 바람직하게, 5∼100Å 정도의 MoxSiy막(120)이 얻어질 때까지, 상기 제1 Mo막의 형성 공정과 제1 Mo막의 실리사이드화 공정을 1∼50회 반복 수행하는 것도 가능하다.
도 2d를 참조하면, 상기 MoxSiy막(120) 상에 제2 Mo막(122)을 형성한다. 상기 제2 Mo막은, 예컨대, CVD 또는 PVD 방식을 통해, 바람직하게. -25∼100℃의 온도 조건으로 형성한다. 또한, 상기 제2 Mo막(122)은 5∼400Å의 두께를 갖도록 형성한다.
그 결과, 상기 배선 형성 영역(D)의 표면을 포함한 제2 절연막(114) 상에 MoxSiy막(120)과 제2 Mo막(122)의 적층 구조를 포함하는 확산방지막(130)이 형성된다.
도 2e를 참조하면, 상기 확산방지막(130) 상에 상기 배선 형성 영역(D)을 매립하도록 금속막(140)을 형성한다. 상기 금속막(140)은, 예컨대, 구리막으로 형성하며, 상기 구리막은, 바람직하게, 전기도금 방식으로 형성한다. 여기서, 본 발명의 실시예에서는 상기 확산방지막(130)이 전기전도 특성이 우수한 Mo 성분을 포함하고 있으므로, 확산방지막(130) 상에 추가적인 씨드막의 형성 없이 금속막(140)을 형성할 수 있다.
도 2f를 참조하면, 상기 금속막 및 확산방지막(130)을 상기 제2 절연막(114)이 노출되도록 CMP하여 상기 배선 형성 영역(D)을 매립하는 금속배선(150)을 형성한다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 금속배선을 완성한다.
전술한 바와 같이, 본 발명의 실시예에서는 구리막을 이용한 금속배선의 형성시, MoxSiy막과 Mo막의 적층 구조를 포함하는 확산방지막을 형성한다.
상기 Mo 성분은 구리에 전혀 고용되지 않으므로 구리 성분의 확산방지 특성이 우수하므로, 상기 MoxSiy막과 Mo막의 적층 구조를 포함하는 본 발명의 확산방지막 특성이 개선된다. 그러므로, 본 발명에서는 종래보다 얇은 두께의 확산방지막으로도 구리막의 확산을 효과적으로 방지할 수 있다.
또한, 상기 Mo 성분은 확산방지 특성뿐 아니라 전기전도 특성도 우수하므로, 본 발명의 실시예에서는 상기 확산방지막 상에 추가로 씨드막을 형성할 필요가 없다. 이에 따라, 본 발명에서는 확산방지막 상에 씨드막을 형성하는 종래 기술 대비 확산방지막의 두께를 1/2 정도로 감소시킬 수 있는 바, 고집적 소자에 적용 가능하다는 장점을 갖는다.
게다가, 본 발명의 실시예에서는 종래 기술의 경우에 씨드막의 응집으로 인해 유발되는 오버 행 현상을 감소시킬 수 있으므로, 배선 형성 영역의 입구가 막혀 구리막 내에서 발생되는 보이드를 최소화할 수 있으며, 이를 통해, 배선 특성을 향 상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 금속배선을 도시한 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 110 : 제1 절연막
112 : 식각정지막 114 : 제2 절연막
D : 배선 형성 영역 120a : 제1 Mox막
120 : MoxSiy막 122 : 제2 Mo막
130 : 확산방지막 140 : 금속막
150 : 금속배선

Claims (17)

  1. 반도체 기판 상부에 형성되며, 배선 형성 영역을 갖는 절연막;
    상기 절연막의 배선 형성 영역 표면 상에 형성되며, MoxSiy막과 Mo막의 적층 구조를 포함하는 확산방지막; 및
    상기 확산방지막 상에 상기 절연막의 배선 형성 영역을 매립하도록 형성된 금속막;
    을 포함하는 반도체 소자의 금속배선.
  2. 제 1 항에 있어서,
    상기 MoxSiy막의 x는 1∼10의 범위를 갖는 실수이고, y는 1∼10의 범위를 갖는 실수인 것을 특징으로 하는 반도체 소자의 금속배선.
  3. 제 1 항에 있어서,
    상기 MoxSiy막은 5∼100Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 금속배선.
  4. 제 1 항에 있어서,
    상기 Mo막은 5∼400Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 금 속배선.
  5. 제 1 항에 있어서,
    상기 금속막은 구리막을 포함하는 것을 특징으로 하는 반도체 소자의 금속배선.
  6. 반도체 기판 상에 배선 형성 영역을 갖는 절연막을 형성하는 단계;
    상기 배선 형성 영역의 표면을 포함한 절연막 상에 MoxSiy막과 Mo막의 적층 구조를 포함하는 확산방지막을 형성하는 단계; 및
    상기 확산방지막 상에 상기 배선 형성 영역을 매립하도록 금속막을 형성하는 단계;
    를 포함하는 반도체 소자의 금속배선 형성방법.
  7. 제 6 항에 있어서,
    상기 확산방지막을 형성하는 단계는,
    상기 배선 형성 영역의 표면을 포함한 절연막 상에 제1 Mo막을 형성하는 단계;
    상기 제1 Mo막을 실리사이드화하여 MoxSiy막으로 변환하는 단계; 및
    상기 MoxSiy막 상에 제2 Mo막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  8. 제 7 항에 있어서,
    상기 제1 Mo막의 실리사이드화는 1∼30분 동안 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  9. 제 7 항에 있어서,
    상기 제1 Mo막의 실리사이드화는 1∼760mTorr의 압력 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  10. 제 7 항에 있어서,
    상기 제1 Mo막의 실리사이드화는 25∼400℃의 온도 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  11. 제 7 항에 있어서,
    상기 제1 Mo막의 실리사이드화는,
    상기 제1 Mo막을 플라즈마 처리하는 단계; 및
    상기 플라즈마 처리된 제1 Mo막을 SiH4 분위기에서 쏘킹(soaking) 처리하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  12. 제 7 항에 있어서,
    상기 제1 Mo막을 형성하는 단계와, 상기 제1 Mo막을 실리사이드화하여 MoxSiy막으로 변환하는 단계는, 1∼50회 반복 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  13. 제 7 항에 있어서,
    상기 제2 Mo막을 형성하는 단계는 -25∼100℃의 온도 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  14. 제 6 항에 있어서,
    상기 MoxSiy막의 x는 1∼10의 범위를 갖는 실수이고, y는 1∼10의 범위를 갖는 실수인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  15. 제 6 항에 있어서,
    상기 MoxSiy막은 5∼100Å의 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  16. 제 6 항에 있어서,
    상기 Mo막은 5∼400Å의 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  17. 제 6 항에 있어서,
    상기 금속막은 구리막을 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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