KR20100023469A - Pn 코드 발생 장치 및 방법 - Google Patents
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Abstract
Description
본 발명은 PN 코드를 발생하는 장치 및 방법에 관한 것으로서, 더욱 상세하게는 BER(Bit Error Rate) 성능이 개선된 PN 코드를 생성하기 위한 PN 코드 발생 장치에 관한 것이다.
본 발명은 지식경제부 및 정보통신연구진흥원의
IT
성장동력기술개발의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호 : 2008-S-040-01, 과제명 : 실시간 위치 추적 기술 개발].
직접 시퀀스 확산 스펙트럼(Direct Sequence Spread Spectrum, 이하 DSSS)은 하나의 신호 심볼을 일정한 시퀀스로 확산시켜 통신하는 방식으로서 무선 주파수(radio system, RF) 통신에서 널리 사용되고 있다.
도 1은 종래 기술에 따른 DSSS 복조기의 구조를 도시한 블록도이다.
DSSS 복조기(100)는 A/D 변환기(110), 데시메터(Decimator)(120), 상관기(correlator)(130), 프레임 복조기(Deframer)(140), PN 코드 발생기(150), 및 CRC 검사기(160)을 포함하여 구성된다.
A/D 변환기(110)는 외부로부터 아날로그 신호를 수신하고 이를 디지털 신호로 변환한다. 데시메터(120)는 변환된 디지털 신호를 수신하고, 8배 과표본한 동위상 신호 성분(I)과 직교 위상 신호 성분(Q)를 이용하여 코드 획득 및 상관 해석을 위한 선택 위치를 결정한다. 상관기(130)는 상기 결정된 신호와 PN 코드 발생기(150)로부터 수신한 PN 코드를 상관하여 상관 특성을 비교한다. 상관 특성이 특정 임계치보다 크면 프레임 복조기(140)는 수신 신호에 삽입되어 있던 PN 코드를 제거하여 원 신호를 복조하게 된다. CRC 검사기(160)는 복조된 원신호의 정상 여부를 판단하기 위해 CRC(cyclic redundancy check) 체크를 수행한다.
DSSS 변복조 과정에 있어서 원 신호를 정확하게 복조하기 위해서는 상관 특성이 좋은 PN 코드를 사용하여야 한다. 따라서 상관 특성이 좋은 PN 코드를 생성할 수 있는 장치가 필요하다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 변별력이 우수하고, 런 특성과 천이 및 가산 특성을 만족하는 PN 코드를 생성하는 것을 목적으로 한다.
상기와 같은 본 발명의 목적을 달성하기 위하여, 본 발명은 복수 개의 기억 소자를 포함하는 기억 소자부, 상기 복수 개의 기억 소자의 출력값 중에서 적어도 2개 이상의 기억 소자의 출력값들을 입력 받고, 상기 입력 받은 기억 소자의 출력 값들에 대한 배타적 논리합(exclusive-or) 연산값을 출력하는 XOR 연산부, 및 상기 XOR 연산부의 출력값을 기초로 하여 PN 코드를 생성하는 PN 코드 생성부를 포함하는 PN 코드 발생 장치를 제공한다.
본 발명의 일측에 따르면 클록 신호를 입력 받는 단계, 상기 클록 신호에 상응하여 복수 개의 기억 소자로부터 출력된 비트값 중에서 적어도 2개 이상의 비트값들을 추출하는 단계, 상기 추출된 2개 이상의 비트값들에 대한 배타적 논리합 연산값을 도출하는 단계, 및 상기 도출된 배타적 논리합 연산값을 기초로 하여 PN 코드를 생성하는 단계를 포함하는 PN 코드 발생 방법이 제공된다.
본 발명에 따르면, 변별력이 우수하고, 런 특성과 천이 및 가산 특성을 만족하는 PN 코드를 생성할 수 있다.
이하, 첨부된 도면을 참조하여, 본 발명에 따른 PN 코드 발생 장치 및 방법에 대해 상세히 설명한다.
도 2는 본 발명의 일실시예에 따른 PN 코드 발생 장치의 상세한 구성을 도시한 블록도이다.
본 발명의 일실시예에 따른 PN 코드 발생 장치(200)는 기억 소자부(210), XOR 연산부(220), 및 PN 코드 생성부(230)을 포함한다. 여기서, 본 발명의 일실시예에 따르면, PN 코드 발생 장치(200)는 초기값 저장부(240) 및 AND 연산부(250)를 더 포함할 수 있고, 클록 신호 생성부(미도시)를 더 포함할 수 있다. 이하, 각 구 성 요소 별로 그 기능을 상술하기로 한다.
기억 소자부(210)은 복수 개의 기억 소자를 포함한다.
기억 소자부(210)에 포함된 복수 개의 기억 소자는 특정 비트값을 입력 받아, 이를 일정 시간 이후 출력할 수 있다.
PN 코드는 귀환 천이 레지스터(feedback shift register)를 사용하여 생성될 수 있는데, 기억 소자부(210)에 포함된 복수 개의 기억 소자들은 귀환 천이 레지스터에 포함되어 있는 기억 소자에 대응될 수 있다. 본 발명의 일례에 따르면, 복수 개의 기억 소자들은 직렬 연결(cascade)될 수 있다.
본 발명의 일실시예에 따르면, 기억 소자는 플립플롭(flip-flop)에 대응될 수 있다.
플립플롭은 1 비트의 정보를 보관, 유지할 수 있는 회로로서 순차 회로의 기본 구성요소이다. 컴퓨터의 주기억장치나 CPU 캐시, 레지스터를 구성하는 기본 회로 중 하나이다. 본 발명의 일례에 따르면, 기억 소자는 D-플립플롭에 대응될 수 있다.
XOR 연산부(220)는 복수 개의 기억 소자의 출력값 중에서 적어도 2개 이상의 기억 소자의 출력값들을 입력 받고, 상기 입력 받은 기억 소자의 출력값들에 대한 배타적 논리합(exclusive-or) 연산값을 출력한다.
종래의 PN 코드 발생 장치의 경우, 복수 개의 기억 소자의 출력값 중에서 특정 출력값들을 선택하고, 선택된 특정 출력값들 중 일부 출력값들에 대해서는 우선적으로 논리곱 연산값을 도출하고, 그 이후에 상기 논리곱 연산값과 선택된 특정 출력값들 중 상기 일부 출력값들을 제외한 나머지 출력값들에 대해 배타적 논리합 연산을 수행하여 PN 코드를 생성하였다. 이 경우, PN 코드 발생 장치의 비선형적 특성으로 인해, 생성되는 PN 코드는 PN 코드의 고유 특성인 런 특성(run property)과 천이 및 가산 특성(shift and add property)을 가지지 못하는 문제점이 발생되었다.
이에 따라, 변별력이 우수하고, 런 특성과 천이 및 가산 특성을 만족하는 PN 코드를 발생시키기 위해, 본 발명에 따른 PN 코드 발생 장치(200)는 복수 개의 기억 소자의 출력값 중에서 특정 출력값들을 선택하고, 선택된 특정 출력값들 전체에 대해 단계적으로 배타적 논리합 연산을 수행한다.
PN 코드 생성부(230)는 XOR 연산부(220)의 출력값을 기초로 하여 PN 코드를 생성한다.
본 발명의 일실시예에 따르면, PN 코드 발생 장치(200)는 클록 신호 생성부(미도시)를 더 포함할 수 있다.
클록 신호 생성부(미도시)는 주기적인 클록 신호를 생성한다. 이 경우, XOR 연산부(220)는 생성된 클록 신호에 기초하여 각 클록 주기마다 상기 배타적 논리합 연산값을 출력하고, PN 코드 생성부(230)는 상기 각 클록 주기 마다 출력된 상기 배타적 논리합 연산값을 순차적으로 배열하여 PN 코드를 생성한다. 즉, 각 클록 주기마다 출력되는 배타적 논리합 연산 값을 차례대로 배치시킴으로써, PN 코드를 생성한다.
또한, 본 발명의 일실시예에 따르면, PN 코드 발생 장치(200)는 초기값 저 장부(240) 및 AND 연산부(250)을 더 포함할 수 있다. 이 경우, 복수 개의 기억 소자들은 직렬 연결되어 있다.
초기값 저장부(240)는 복수 개의 기억 소자 각각에 대한 초기값을 저장한다.
AND 연산부(250)는 직렬 연결된 복수 개의 기억 소자들 중에서 최후단의 기억 소자의 출력값과 상기 초기값에 대한 각각의 논리곱 연산값을 출력한다.
즉, AND 연산부(250)는 복수 개의 기억 소자 각각에 대한 초기값과 최후단의 기억 소자로부터의 궤환(feedback)값의 논리곱 연산값을 출력한다.
이 경우, 본 발명의 일례에 따르면, 직렬 연결된 복수 개의 기억 소자 중에서 최전단의 기억 소자는 상기 최전단의 기억 소자의 초기값에 대한 상기 AND 연산부의 출력값을 입력 받을 수 있고, 최전단의 기억 소자 이외의 기억 소자는 각각의 기억 소자의 초기값에 대한 상기 AND 연산부의 출력값과 각각의 기억 소자의 전단에 설치된 기억 소자의 출력값에 대한 배타적 논리합 연산값을 입력 받을 수 있다.
즉, 복수 개의 기억 소자들은 직렬 연결되어 귀환 천이 레지스터(feedback shift register)의 구조를 형성할 수 있다. 이 경우, 최전단의 기억 소자를 제외한 기억 소자들은 전단의 기억 소자의 출력값과 AND 연산부(250)의 출력값의 배타적 논리합 연산값을 입력 받는데, 이는 기억 소자의 초기값을 반영하기 위함이다.
본 발명의 일실시예에 따르면, 기억 소자부(210)는 9개의 기억 소자를 포함하고, AND 연산부(250)는 9개의 AND 게이트(AND gate)를 포함할 수 있다. 이는 ISO/IEC 24730-2 또는 18185-5 type B에 따른 RFID 송수신기에 포함되는 PN 코드 발생 장치의 구조에 대응되는 것이다.
이 때, XOR 연산부(220)는 소정의 PN 코드 생성 다항식에 기초하여 2개 이상의 기억 소자의 출력값들을 입력 받을 수 있는데, 본 발명의 일실시예에 따르면, PN 코드 생성 다항식은 하기 수학식 1과 같이 표현될 수 있다.
여기서, G(x)는 PN 코드 생성 다항식, x의 지수승으로 표현된 PN 코드 생성 다항식에서의 각 항은 직렬 연결된 기억 소자의 위치를 각각 의미한다. 이는 ISO/IEC 24730-2 또는 18185-5 type B에 따른 RFID 송수신기에 포함되는 PN 코드 발생 장치의 구조에 따른 것이다.
도 3은 종래의 PN 코드 발생 장치의 구조를 도시한 도면이다.
도 3에 도시된 PN 코드 발생 장치(300)는 ISO/IEC 24730-2 또는 18185-5 type B에 따른 RFID 송수신기에 포함되는 PN 코드 발생 장치이다.
PN 코드 발생 장치(300)는 초기값 저장부(310), 9개의 AND 게이트(321 내지 329)를 포함하는 에더(adder)부(320), 9개의 D-플립플롭(331 내지 339)과 8개의 XOR 게이트(341 내지 348)를 포함하는 비트 천이부(330), 2개의 AND 게이트(351, 352)를 포함하는 AND 연산부(350), 및 2개의 XOR 게이트(361, 362)를 포함하는 XOR 연산부(360)을 포함하여 구성된다.
초기값 저장부(310)는 각각의 D-플립플롭(331 내지 339)에 대한 초기값을 저장한다. 도 3에 도시된 B, C, 1은 16진수의 값을 의미한다.
AND 게이트(351)는 D-플립플롭(331)과 D-플립플롭(337)의 출력값을 AND 연산하고, AND 게이트(352)는 D-플립플롭(333)과 D-플립플롭(338)의 출력값을 AND 연산한다. 각각의 AND 게이트(351, 352)의 출력값들은 XOR 게이트(361)에서 XOR 연산되고, XOR 게이트(361)의 출력값은 D-플립플롭(336)의 출력값과 XOR 연산되어 PN 코드를 구성하는 하나의 비트가 생성된다.
AND 연산부(350)에서의 AND 연산에 의해 PN 코드 발생 장치(300)는 비선형적 특성을 가지게 되는데, 이에 의해 PN 코드 발생 장치(300)는 런 특성과 천이 및 가산 특성을 만족시키지 못하는 PN 코드를 생성하게 된다.
도 4는 본 발명의 일실시예에 따른 PN 코드 발생 장치의 구조를 도시한 도면이다.
PN 코드 발생 장치(400)는 초기값 저장부(410), 9개의 AND 게이트(421 내지 429)를 포함하는 에더(adder)부(320), 9개의 D-플립플롭(431 내지 439)과 8개의 XOR 게이트(441 내지 448)를 포함하는 비트 천이부(430), 2개의 XOR 게이트(451, 452)를 포함하는 제1 XOR 연산부(450), 및 2개의 XOR 게이트(461, 462)를 포함하는 제2 XOR 연산부(460)을 포함하여 구성된다.
XOR 게이트(451)는 D-플립플롭(441)과 D-플립플롭(447)의 출력값을 XOR 연산하고, XOR 게이트(452)는 D-플립플롭(444)과 D-플립플롭(448)의 출력값을 XOR 연 산한다. 각각의 XOR 게이트(451, 452)의 출력값들은 XOR 게이트(461)에서 XOR 연산되고, XOR 게이트(461)의 출력값은 D-플립플롭(446)의 출력값과 XOR 연산되어 PN 코드를 구성하는 하나의 비트가 생성된다.
도 3에 도시된 종래의 PN 코드 발생 장치(300)와 달리, 본 발명의 일실시예에 따른 PN 코드 발생 장치(400)는 선택된 모든 D-플립플롭의 출력값들에 대해 제1 XOR 연산부(450)와 제2 XOR 연산부에서 XOR 연산을 수행한다. 이에 따라 PN 코드 발생 장치(400)는 선형적 특성을 가지게 되고, 이에 의해 PN 코드 발생 장치(400)는 런 특성과 천이 및 가산 특성을 만족시키는 PN 코드를 생성하게 된다.
도 5는 종래의 PN 코드 발생 장치에 의해 생성된 PN 코드의 자기 상관 특성을 도시한 도면이다.
여기서, 종래의 PN 코드 발생 장치는 도 3에 도시된 PN 코드 발생 장치(300)에 대응된다. 종래의 PN 코드 발생 장치에 의해 생성된 PN 코드 길이는 511이며, 코드 길이만큼 상관 특성을 모의 실험하였다.
PN 코드는 코드가 조금이라도 일치한다면, 상관 특성 값이 존재하게 되는데, 변별력이 우수한 PN 코드는 코드가 정확하게 일치하는 경우 코드의 길이에 해당하는 최대값을 가지고, 그 이외의 경우에는 -1의 값을 가져야 한다. 즉, 코드가 정확하게 일치하는 경우가 아니면 나쁜 상관 특성 값을 가져야 한다.
종래의 PN 코드 발생 장치에 의해 생성된 PN 코드를 사용하는 경우, 코드가 일치되는 시점에서 최대값인 511 크기의 상관 특성을 얻을 수 있지만, 그 이외의 경우에도 특정 상관 특성 값(대략 -31 ∼ +31)을 갖는 구간이 존재하는데, 이는 코 드가 정확히 일치되지 않는 경우에도 31개의 코드 값이 일치하는 구간이 존재한다는 것을 의미한다. 이러한 PN 코드를 사용하는 경우, 다른 신호에 대하여 간섭이 일어날 확률이 커지게 되어 수신하고자 하는 신호를 찾아 복조하는데 어려움이 발생하게 된다.
도 6은 본 발명의 일실시예에 따른 PN 코드 발생 장치에 의해 생성된 PN 코드의 자기 상관 특성을 도시한 도면이다.
여기서, 본 발명의 일실시예에 따른 PN 코드 발생 장치는 도 4에 도시된 PN 코드 발생 장치(400)에 대응된다. 도 5의 경우와 마찬가지로, PN 코드 발생 장치에 의해 생성된 PN 코드 길이는 511이며, 코드 길이만큼 상관 특성을 모의 실험하였다.
도 6을 통해 알 수 있듯이, 511개 코드가 정확히 일치하는 경우, 최대값인 511 크기의 상관 특성을 얻을 수 있고, 1개의 코드만이 벗어나는 경우에는 코드가 일치하는 경우가 없어 -1의 값을 가진다. 즉, 종래의 PN 코드 발생 장치에 의해 생성된 PN 코드보다 코드 변별력이 더욱 우수함을 확인할 수 있다.
도 7은 본 발명의 일실시예에 따른 PN 코드 발생 방법에 대한 흐름도를 도시한 도면이다. 이하, 도 7을 참고하여, 각 단계별로 수행되는 과정을 상술하기로 한다.
먼저, 단계(S610)에서는 클록 신호를 입력 받는다.
클록 신호는 PN 코드의 생성에 이용되는 것으로서, 본 발명의 일례에 따르면 클록 신호는 주기적인 클록 신호일 수 있다.
단계(S620)에서는 단계(S610)에서 입력 받은 클록 신호에 상응하여 복수 개의 기억 소자로부터 출력된 비트값 중에서 적어도 2개 이상의 비트값들을 추출한다.
복수 개의 기억 소자는 특정 비트값을 입력 받아, 이를 일정 시간 이후 출력할 수 있다. 본 발명의 일례에 따르면 복수 개의 기억 소자는 직렬 연결될 수 있고, 이 경우 복수 개의 기억 소자는 귀환 천이 레지스터를 구성하는 기억 소자에 각각 대응될 수 있다. 또한, 본 발명의 일례에 따르면, 기억 소자는 플립플롭에 대응될 수 있다.
단계(S630)에서는 추출된 적어도 2개 이상의 비트값들에 대한 배타적 논리합 연산값을 도출한다.
단계(S640)에서는 도출된 배타적 논리합 연산값을 기초로 하여 PN 코드를 생성한다.
본 발명의 일실시예에 따르면, 단계(S610)에서 입력 받는 클록 신호는 주기적인 클록 신호이고, 단계(S630)에서는 주기적인 클록 신호에 기초하여 각 클록 주기마다 배타적 논리합 연산값을 도출하고, 단계(S640)에서는 각 클록 주기마다 생성된 배타적 논리합 연산값을 순차적으로 배열하여 PN 코드를 생성할 수 있다. 즉, 단계(S640)에서는 각 클록 주기마다 출력되는 배타적 논리합 연산 값을 차례대로 배치시킴으로써, PN 코드를 생성할 수 있다.
본 발명의 일실시예에 따르면, 복수 개의 기억 소자들은 직렬 연결되어 있고, 직렬 연결된 복수 개의 기억 소자 중에서 최후단의 기억 소자의 출력값과 상기 복수 개의 기억 소자의 기 저장된 초기값에 대한 각각의 논리곱 연산값을 도출하는 단계를 더 포함할 수 있다. 이 경우, 직렬 연결된 복수 개의 기억 소자 중에서 최전단의 기억 소자는 상기 최전단의 기억 소자의 초기값에 대한 논리곱 연산값을 입력 받고, 상기 최전단의 기억 소자 이외의 기억 소자는 각각의 기억 소자의 초기값에 대한 논리곱 연산값과 각각의 기억 소자의 전단에 설치된 기억 소자의 출력값에 대한 베타적 논리합 연산값을 입력 받을 수 있다.
지금까지 본 발명에 따른 PN 코드 발생 방법의 실시예들에 대하여 설명하였고, 앞서 도 2에서 설명한 PN 코드 발생 장치에 관한 구성이 본 실시예에도 그대로 적용 가능하다. 이에, 보다 상세한 설명은 생략하기로 한다.
또한, 본 발명에 따른 PN 코드 발생 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행 될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 종래 기술에 따른 DSSS 복조기의 구조를 도시한 블록도이다.
도 2는 본 발명의 일실시예에 따른 PN 코드 발생 장치의 상세한 구성을 도시한 블록도이다.
도 3은 종래의 PN 코드 발생 장치의 구조를 도시한 도면이다.
도 4는 본 발명의 일실시예에 따른 PN 코드 발생 장치의 구조를 도시한 도면이다.
도 5는 종래의 PN 코드 발생 장치에 의해 생성된 PN 코드의 자기 상관 특성을 도시한 도면이다.
도 6은 본 발명의 일실시예에 따른 PN 코드 발생 장치에 의해 생성된 PN 코드의 자기 상관 특성을 도시한 도면이다.
도 7은 본 발명의 일실시예에 따른 PN 코드 발생 방법에 대한 흐름도를 도시한 도면이다.
Claims (9)
- 복수 개의 기억 소자를 포함하는 기억 소자부;상기 복수 개의 기억 소자의 출력값 중에서 적어도 2개 이상의 기억 소자의 출력값들을 입력 받고, 상기 입력 받은 기억 소자의 출력값들에 대한 배타적 논리합(exclusive-or) 연산값을 출력하는 XOR 연산부; 및상기 XOR 연산부의 출력값을 기초로 하여 PN 코드를 생성하는 PN 코드 생성부를 포함하는 것을 특징으로 하는 PN 코드 발생 장치.
- 제1항에 있어서,주기적인 클록 신호를 생성하는 클록 신호 생성부를 더 포함하고,상기 XOR 연산부는 상기 클록 신호에 기초하여 각 클록 주기마다 상기 배타적 논리합 연산값을 출력하고,상기 PN 코드 생성부는 상기 각 클록 주기 마다 출력된 상기 배타적 논리합 연산값을 순차적으로 배열하여 PN 코드를 생성하는 것을 특징으로 하는 PN 코드 발생 장치.
- 제1항에 있어서,상기 복수 개의 기억 소자들은 직렬 연결(cascade)되어 있고,상기 복수 개의 기억 소자 각각의 초기값을 저장하는 초기값 저장부; 및상기 직렬 연결된 복수 개의 기억 소자들 중에서 최후단의 기억 소자의 출력값과 상기 초기값에 대한 각각의 논리곱 연산값을 출력하는 AND 연산부를 더 포함하고,상기 직렬 연결된 복수 개의 기억 소자 중에서 최전단의 기억 소자는 상기 최전단의 기억 소자의 초기값에 대한 상기 AND 연산부의 출력값을 입력 받는 것을 특징으로 하는 PN 코드 발생 장치.
- 제3항에 있어서,상기 최전단의 기억 소자 이외의 기억 소자는 각각의 기억 소자의 초기값에 대한 상기 AND 연산부의 출력값과 각각의 기억 소자의 전단에 설치된 기억 소자의 출력값에 대한 배타적 논리합 연산값을 입력 받는 것을 특징으로 하는 PN 코드 발생 장치.
- 제1항에 있어서,상기 기억 소자는 플립플롭(flip-flop)에 대응되는 것을 특징으로 하는 PN 코드 발생 장치.
- 클록 신호를 입력 받는 단계;상기 클록 신호에 상응하여 복수 개의 기억 소자로부터 출력된 비트값 중에서 적어도 2개 이상의 비트값들을 추출하는 단계;상기 추출된 적어도 2개 이상의 비트값들에 대한 배타적 논리합 연산값을 도출하는 단계; 및상기 도출된 배타적 논리합 연산값을 기초로 하여 PN 코드를 생성하는 단계를 포함하는 것을 특징으로 하는 PN 코드 발생 방법.
- 제7항에 있어서,상기 클록 신호는 주기적인 클록 신호이고,상기 배타적 논리합 연산값을 도출하는 단계는 상기 주기적인 클록 신호에 기초하여 각 클록 주기마다 상기 배타적 논리합 연산값을 도출하고,상기 PN 코드를 생성하는 단계는 상기 각 클록 주기마다 생성된 배타적 논리합 연산값을 순차적으로 배열하여 PN 코드를 생성하는 것을 특징으로 하는 PN 코드 발생 방법.
- 제7항에 있어서,상기 복수 개의 기억 소자들은 직렬 연결되어 있고,상기 직렬 연결된 복수 개의 기억 소자 중에서 최후단의 기억 소자의 출력값과 상기 복수 개의 기억 소자의 기 저장된 초기값에 대한 각각의 논리곱 연산값을 도출하는 단계를 더 포함하고,상기 직렬 연결된 복수 개의 기억 소자 중에서 최전단의 기억 소자는 상기 최전단의 기억 소자의 초기값에 대한 논리곱 연산값을 입력 받고,상기 최전단의 기억 소자 이외의 기억 소자는 각각의 기억 소자의 초기값에 대한 논리곱 연산값과 각각의 기억 소자의 전단에 설치된 기억 소자의 출력값에 대 한 베타적 논리합 연산값을 입력 받는 것을 특징으로 하는 PN 코드 발생 방법.
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