KR20100020769A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20100020769A
KR20100020769A KR1020080079515A KR20080079515A KR20100020769A KR 20100020769 A KR20100020769 A KR 20100020769A KR 1020080079515 A KR1020080079515 A KR 1020080079515A KR 20080079515 A KR20080079515 A KR 20080079515A KR 20100020769 A KR20100020769 A KR 20100020769A
Authority
KR
South Korea
Prior art keywords
substrate
semiconductor chips
electrode
semiconductor package
semiconductor
Prior art date
Application number
KR1020080079515A
Other languages
English (en)
Inventor
정종서
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080079515A priority Critical patent/KR20100020769A/ko
Publication of KR20100020769A publication Critical patent/KR20100020769A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/055—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads having a passage through the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명에 따른 반도체 패키지는, 기판; 상기 기판 상에 스택된 다수의 반도체 칩들; 및 상기 반도체 칩들 및 기판을 순차적으로 관통하는 관통전극들을 포함한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는, 전기적 특성이 우수하고, 전체 크기를 줄일 수 있으며, 생산성을 향상시킬 수 있는 반도체 패키지에 관한 것이다.
반도체 집적 소자에 대한 패키징 기술은 소형화 및 고용량화에 대한 요구에 따라 지속적으로 발전하고 있으며, 최근에는 소형화 및 고용량화와 실장 효율성을 만족시킬 수 있는 스택된 형태의 반도체 패키지, 즉, 스택 패키지(Stack package)에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 기술로서, 메모리 소자의 경우, 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고, 실장 면적 사용의 효율성을 높일 수 있다.
스택 패키지는 제조 기술에 따라 개별 반도체 칩을 스택한 후, 한번에 스택된 반도체 칩들을 패키징해주는 방법과, 패키징된 개별 반도체 칩들을 스택하여 형성하는 방법으로 분류할 수 있으며, 상기 스택 패키지들은 스택된 다수의 반도체 칩들 또는 패키지들 간에 형성된 금속와이어, 범프 또는 관통전극 등을 통하여 전기적으로 연결된다.
한편, 관통전극 이용한 스택된 형태의 반도체 패키지는 기판 상에 관통전극이 구비된 반도체 칩들을 스택하거나 반도체 칩들을 스택하고 관통전극을 형성한 후, 칩 선택(selecting) 등의 목적으로 금속와이어의 형성이 필요하다.
따라서, 관통전극 이용한 스택된 형태의 반도체 패키지는 관통전극의 형성 공정과 패키징 공정이 별도로 분리되어 있음에 따라 공정이 복잡하여 작업성이 떨어진다.
또한, 금속와이어의 사용에 따라 전체 크기가 커져 작은 크기의 반도체 패키지를 형성하기 어렵다.
본 발명은 전기적 특성이 우수하고, 전체 크기를 줄일 수 있으며, 생산성을 향상시킬 수 있는 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지는, 기판; 상기 기판 상에 스택된 다수의 반도체 칩들; 및 상기 반도체 칩들 및 기판을 순차적으로 관통하는 관통전극들을 포함한다.
상기 기판의 상면에 상기 스택된 반도체 칩들을 덮도록 구비된 봉지부를 더 포함한다.
상기 기판의 하면에 부착으로 노출된 상기 관통전극의 일측 단부와 전기적으로 접속된 외부접속단자를 더 포함한다.
상기 외부접속단자는 상기 관통전극과 직접적으로 연결된다.
상기 기판의 하면에 배치되며, 일측 단부는 상기 관통전극과 전기적으로 접속되고, 상기 일측 단부와 대향하는 타측 단부로 상기 외부접속단자와 접속된 재배선을 더 포함한다.
본 발명은 반도체 패키지의 연결을 관통전극을 이용함과 아울러, 관통전극을 외부접속단자와 직접적으로 연결되도록 형성함으로써 전기적 특성이 우수하고, 전체 크기를 줄일 수 있으며, 공정을 단순화시켜 생산성을 향상시킬 수 있고 제조 비용을 줄일 수 있는 반도체 패키지를 구현할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명에 따른 반도체 패키지를 다양한 다른 형태로 구현할 수 있을 것이다.
본 발명에 따른 반도체 패키지는, 기판; 상기 기판 상에 스택된 다수의 반도체 칩들; 및 상기 반도체 칩들 및 기판을 순차적으로 관통하는 관통전극들을 포함한다.
이하에서는, 본 발명의 다양한 실시예들에 따른 반도체 패키지 및 그의 제조 방법을 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도시된 바와 같이, 본 발명에 대한 반도체 패키지(100)는 기판(110), 다수의 반도체 칩들(120) 및 관통전극(130)들을 포함한다.
기판(110)은 상면에 다수의 접속 패드(112)들이 구비되고, 다수의 관통전극 형성 영역을 가지며, 관통전극 형성 영역은, 바람직하게, 접속 패드(112)들의 부분 내에 배치된다. 관통전극 형성 영역은 접속 패드(112) 부분이 아닌 접속 패드(112)들과 전기적으로 연결되도록 형성된 재배선(미도시) 부분에 배치될 수 있다.
반도체 칩(120)들은 기판의 상면에 스택되고, 각각 다수의 관통전극 형성 영역을 가지며, 상면에 다수의 본딩 패드(122)를 갖는다. 관통전극 형성 영역은, 바람직하게, 본딩 패드(122) 부분 내에 배치된다.
기판(110)과 반도체 칩(120)들의 관통전극 형성 영역은 수직적인 위치가 동일하며, 기판(110)과 반도체 칩(120)들의 관통전극 형성 영역에는 기판(110)과 반도체 칩(120)들을 순차적으로 관통하는 다수의 비아홀(V)들이 구비된다.
관통전극(130)은 기판(110)과 반도체 칩(120)들을 순차적으로 관통하는 비아홀(V)의 내부에 배치되며, 관통전극(130)은 구리(Cu) 또는 전도성 페이스트(Paste)와 같은 도전성 물질들로 이루어진다.
관통전극(130)은 대응하는 반도체 칩(120)들의 본딩 패드(122)들 및 기판의 접속 패드(112)와 접속되어 반도체 칩(120)들과 기판(110)들은 전기적으로 연결된 다.
기판(110)의 내부에는 기판(110)을 관통하는 비아홀(V)에 의해 노출되도록 회로배선(미도시)이 구비되며, 노출된 회로배선 부분은 관통전극(130)과의 안정적인 전기적 연결을 위하여 구비된다.
기판(110)의 하면에는 기판(110) 및 반도체 칩(120)들을 관통하여 기판의 하면으로 노출된 각 관통전극(130)들의 일측 단부와 직접적으로 연결되어 관통전극(130)들과 전기적으로 접속되는 솔더볼과 같은 다수의 외부접속단자(150)들이 구비된다.
기판(110)의 상면에는 기판(110) 상에 스택된 반도체 칩(120)들 및 관통전극의 노출된 타측 단부 부분을 덮도록 봉지부(140)가 구비된다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2는 앞서 도 1에 도시 및 설명된 반도체 패키지와 실질적으로 동일한 구성 요소를 포함한다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 2를 참조하면, 기판(110)의 하면에는 각 관통전극(130)들과 연결되는 외부접속단자(150)의 부착 위치를 변경하기 위하여 일측 단부는 각 관통전극(130)와 전기적으로 접속되고, 상기 일측 단부와 대향하는 타측 단부로 외부접속단자(150)와 접속된 재배선(160)이 구비된다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이 다.
도 3은 앞서 도 1에 도시 및 설명된 반도체 패키지와 실질적으로 동일한 구성 요소를 포함한다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 3을 참조하면, 반도체 칩(120)들을 순차적으로 관통하는 관통전극 형성 영역은, 본딩 패드(112) 부분이 아닌 본딩 패드(112)와 전기적으로 연결되도록 형성된 배선(170) 부분에 배치될 수 있다. 이에 따라, 반도체 칩(120)들의 본딩 패드(112)들은 다른 위치에 배치될 수 있으며, 다른 종류의 반도체 칩(120)들이 사용될 수 있다.
한편, 도 4a 내지 도 4c는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 도시한 공정별 단면도이다.
도 4a를 참조하면, 상면에 다수의 접속 패드(112)들이 구비되고, 접속 패드(112)들 부분 내에, 바람직하게, 관통전극 형성 영역을 갖는 기판(110) 상에 상면에 다수의 본딩 패드(122)들이 구비되며, 기판(110)의 관통전극 형성 영역과 동일한 위치의 본딩 패드(122)들 부분 내에 관통전극 형성 영역을 갖는 다수의 반도체 칩(120)들을 스택한다.
도 4b를 참조하면, 기판(110)과 반도체 칩(120)들의 관통전극 형성 영역에 순차적인 드릴링(Driliing) 공정을 수행하여 기판(110)과 반도체 칩(120)들에 다수의 비아홀(V)들을 형성한다.
그런 다음, 스텐실 마스크를 이용한 스크린 프린팅 공정 또는 도금 공정을 이용하여 전도성 페이스트 또는 구리와 같은 도전성 물질로 비아홀(V) 내부를 매립하여 기판(110)과 반도체 칩(120)들을 전기적으로 연결하는 다수의 관통전극(130)들을 형성한다.
도 4c를 참조하면, 기판(110)의 하면으로 기판(110) 및 반도체 칩(120)들을 관통하여 노출된 각 관통전극(130)의 일측 단부와 직접적으로 연결되어 관통전극(130)들과 전기적으로 접속되는 솔더볼과 같은 다수의 외부접속단자(150)를 부착한다.
그런 다음, 기판(110)의 상부로 기판(110) 상에 스택된 다수의 반도체 칩(120)을 덮는 봉지부를 형성하여 본 발명에 따른 반도체 패키지의 제조를 완료한다.
아울러, 본 발명의 실시예에 따른 반도체 패키지는 다수의 반도체 칩들을 포함하는 웨이퍼들과 상기 반도체 칩들과 대응하는 부분에 유니트 레벨 기판을 갖는 스트립 레벨 기판을 스택하여 관통전극을 형성하는 방법과 같이 웨이퍼 레벨로 형성할 수 있다.
이상에서와 같이, 본 발명은 반도체 패키지의 연결을 관통전극을 이용함과 아울러, 관통전극을 외부접속단자와 직접적으로 연결되도록 형성함으로써 전기적 특성이 우수하고, 전체 크기를 줄일 수 있으며, 공정을 단순화시켜 생산성을 향상 시킬 수 있고 제조 비용을 줄일 수 있는 반도체 패키지를 구현할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지 만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 도시한 공정별 단면도.

Claims (5)

  1. 기판;
    상기 기판 상에 스택된 다수의 반도체 칩들; 및
    상기 반도체 칩들 및 기판을 순차적으로 관통하는 관통전극들;
    을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 기판의 상면에 상기 스택된 반도체 칩들을 덮도록 구비된 봉지부를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 기판의 하면에 부착으로 노출된 상기 관통전극의 일측 단부와 전기적으로 접속된 외부접속단자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 외부접속단자는 상기 관통전극과 직접적으로 연결된 것을 특징으로 하는 반도체 패키지.
  5. 제 3 항에 있어서,
    상기 기판의 하면에 배치되며, 일측 단부는 상기 관통전극과 전기적으로 접속되고, 상기 일측 단부와 대향하는 타측 단부로 상기 외부접속단자와 접속된 재배선을 더 포함하는 것을 특징으로 하는 반도체 패키지.
KR1020080079515A 2008-08-13 2008-08-13 반도체 패키지 KR20100020769A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080079515A KR20100020769A (ko) 2008-08-13 2008-08-13 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080079515A KR20100020769A (ko) 2008-08-13 2008-08-13 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20100020769A true KR20100020769A (ko) 2010-02-23

Family

ID=42090716

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080079515A KR20100020769A (ko) 2008-08-13 2008-08-13 반도체 패키지

Country Status (1)

Country Link
KR (1) KR20100020769A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140085875A (ko) * 2012-12-28 2014-07-08 에스케이하이닉스 주식회사 반도체 패키지용 기판, 이를 이용한 반도체 패키지 및 그 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140085875A (ko) * 2012-12-28 2014-07-08 에스케이하이닉스 주식회사 반도체 패키지용 기판, 이를 이용한 반도체 패키지 및 그 제조방법

Similar Documents

Publication Publication Date Title
US7652362B2 (en) Semiconductor package stack with through-via connection
US7834469B2 (en) Stacked type chip package structure including a chip package and a chip that are stacked on a lead frame
KR20060120365A (ko) 반도체 칩 적층 패키지
KR100813626B1 (ko) 적층형 반도체 소자 패키지
US8008765B2 (en) Semiconductor package having adhesive layer and method of manufacturing the same
KR101207882B1 (ko) 패키지 모듈
KR101219484B1 (ko) 반도체 칩 모듈 및 이를 갖는 반도체 패키지 및 패키지 모듈
KR101219086B1 (ko) 패키지 모듈
KR20110055985A (ko) 스택 패키지
KR20100020769A (ko) 반도체 패키지
KR100900239B1 (ko) 스택 패키지 및 그의 제조방법
KR20100050976A (ko) 반도체 패키지 및 그의 제조 방법
CN112397497A (zh) 半导体封装件
KR20090096181A (ko) 스택 패키지
KR20050027384A (ko) 재배선 패드를 갖는 칩 사이즈 패키지 및 그 적층체
KR20100050981A (ko) 반도체 패키지 및 이를 이용한 스택 패키지
KR20060128376A (ko) 칩 스택 패키지
KR20090077580A (ko) 멀티 칩 패키지
KR101207883B1 (ko) 패키지 모듈
KR20060074091A (ko) 칩 스택 패키지
KR20090074493A (ko) 스택 패키지
KR20090052524A (ko) 스택 패키지
KR101096457B1 (ko) 멀티 패키지
KR20110012670A (ko) 반도체 패키지 및 그 제조 방법
KR20090097725A (ko) 반도체 패키지용 기판 및 이를 이용한 반도체 패키지

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid