KR20100018757A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, ARC 표면을 산소 이온 임플란트를 통해 산화시켜 PR 패턴의 푸팅 현상을 최소화함으로써, 반사도 조절을 가능하게 한다. 또한, 본 발명은 ARC 표면을 산소 이온 임플란트를 통해 산화시킴으로써, 웨이퍼 전체에 균일한 표면 산화막을 얻을 수 있어 반도체 수율을 향상시킬 수 있다.
ARC, 산소 이온 임플란트, 산화, 금속

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게 설명하면, 반사 방지막(Anti-Reflective Coating, 이하 ARC라 함) 표면을 산소(oxygen) 이온 임플란트를 통해 산화시켜 감광막(Photo Resist, PR) 패턴의 푸팅 현상을 방지할 수 있도록 하는 방법에 관한 것이다.
주지된 바와 같이, 원자외선(Deep Ultraviolet, 이하 DUV라 함)을 사용하는 반도체 소자를 제조할 경우, 하부 박막으로부터의 노광 광원의 반사도를 최소화하여 PR 패턴의 프로파일(profile)과 균일도를 향상시킬 수 있다.
즉, 노광 광원의 반사도를 최소화하기 위해 금속 위에 TiN ARC을 증착함으로 원하는 PR 패턴의 프로파일을 얻을 수 있다.
하지만, DUV 노광에서는 TiN만으로는 반사도를 최소화할 수 없어 TiN 위에 무기 ARC SiON을 대략 200∼500Å 범위 이내로 증착하여 반사도를 줄일 수는 있으나 무기 ARC SiON과 PR과의 계면에서 PR 패턴의 푸팅(footing) 현상이 발생하게 된다.
상기한 바와 같이 PR 패턴의 푸팅 현상을 막기 위해 기존 공정에서는 무기 ARC SiON을 증착한 다음에 얇은 SiO2막을 대략 30∼80Å 범위 이내로 올리거나 N2O 플라즈마 가공 처리를 하여 PR과 무기 ARC SiON과의 직접적인 접촉을 막아 푸팅 현상을 방지할 수는 있지만 역시 얇은 SiO2의 두께와 막 균일도를 제어하기가 어렵고 N2O 플라즈마 가공 처리시 물리적 데미지로 인하여 무기 ARC SiON 막의 거칠어짐이 증가하게 되어 반사도 조절이 불가능하다는 문제점이 있다.
이에, 본 발명의 기술적 과제는 상술한 바와 같은 문제점을 해결하기 위해 안출한 것으로, ARC 표면을 산소 이온 임플란트를 통해 산화시켜 PR 패턴의 푸팅 현상을 최소화시켜 반사도 조절을 가능하게 할 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 금속층을 형성하는 단계와, 상기 금속층의 상부에 반사를 방지하기 위한 ARC 막을 형성하는 단계와, 상기 ARC 막 상부에 산소 이온 임플란트를 진행하여 상기 ARC 막을 산화시키는 단계와, 상기 산화된 ARC 막 상부에 PR 패턴을 형성하고, 상기 PR 패턴을 마스크로 식각 공정을 실시하여 금속 배선을 형성하는 단계를 포함한다.
상기 금속층은, 알루미늄(Al), 구리(Cu), 폴리 실리콘 중 어느 하나의 단층박막이거나, 상기 단층박막 상부에 티타뉴(Ti), 티타늄 질화막(TiN), Ti/TiN 중 어느 하나를 더 형성시킨 다층박막인 것을 특징으로 한다.
상기 ARC 막은, 무기 ARC SiON인 것을 특징으로 한다.
상기 ARC 막은, 500Å∼1500Å의 두께이 것을 특징으로 한다.
상기 산소 이온 임플란트를 진행한 후 산화막 형성을 위해 350℃∼450℃ 온도 범위의 어닐 공정을 진행하는 것을 특징으로 한다.
본 발명은 ARC 표면을 산소 이온 임플란트를 통해 산화시켜 PR 패턴의 푸팅 현상을 최소화함으로써 반사도 조절을 가능하게 한다.
또한, 본 발명은 ARC 표면을 산소 이온 임플란트를 통해 산화시킴으로써, 웨이퍼 전체에 균일한 표면 산화막을 얻을 수 있어 반도체 수율을 향상시킬 수 있는 효과가 있다.
이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용 어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1a 내지 도 1g는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 각 공정별 수직 단면도이다.
즉, 반도체 기판(200)에 형성된 금속(201) 상부에 하부 박막(203)을 일 예로 도 1a에 도시된 바와 같이 형성한다. 여기서, 금속(201)은 알루미늄(Al), 구리(Cu), 폴리 실리콘 중 어느 하나의 단층박막이거나, 단층박막 상부에 티타뉴(Ti), 티타늄 질화막(TiN), Ti/TiN 중 어느 하나를 더 형성시킨 다층박막을 사용하는 것이 바람직하다.
다음으로, 하부 박막(203) 상부에 반사를 방지하기 위한 ARC 막(205)을 일 예로, 도 1b에 도시된 바와 같이 전면 형성한다. 여기서, ARC 막(205)은 무기 ARC SiON을 사용하고, 500Å∼1500Å의 두께인 것이 바람직하다.
다음에, ARC 막(205) 상부에 산소 이온 임플란트(207)를 일 예로 도 1c에 도시된 바와 같이 진행하고, 원할한 산화막 형성을 위해 350℃∼450℃ 온도 범위의 어닐(anneal) 공정을 진행한다. 그러면, 도 1d에 도시된 바와 같이, 산소 이온 임플란트(207)에 의해 ARC 막(205) 표면이 산화된다.
다음으로, 표면이 산화된 ARC 막(205) 상부에 대하여 일 예로, 도 1e에 도시된 바와 같이 PR(209)을 전면 도포한다.
다음에, 목표로 하는 임의의 패턴으로 설계된 레티클을 이용하는 노광 공정과 현상 공정을 실시하여 전면 도포된 PR(209)의 일부를 선택적으로 제거함으로써, 일 예로서 도 1f에 도시된 바와 같이, 표면이 산화된 ARC 막(205) 상부에 금속 배선을 형성하기 위한 PR 패턴(209a)을 형성한다.
마지막으로, PR 패턴(209a)을 마스크로 식각 공정을 실시하여 금속(201)과 하부 박막(203) 그리고 ARC 막(205)을 선택적으로 제거하여 일 예로 도 1g에 도시된 바와 같이 반도체 기판(200) 상부에 금속 패턴(201a)과 하부 박막 패턴(203a) 그리고 ARC 막 패턴(205a)으로 이루어진 금속 배선을 형성할 수 있다. 이후 스트리핑 공정을 실시하여 잔류하는 PR 패턴(209a)을 제거한다.
이상 설명한 바와 같이, 본 발명은 ARC 표면을 산소 이온 임플란트를 통해 산화시켜 PR 패턴의 푸팅 현상을 최소화함으로써, 반사도 조절을 가능하게 할 수 있다. 또한, 본 발명은 ARC 표면을 산소 이온 임플란트를 통해 산화시킴으로써, 웨이퍼 전체에 균일한 표면 산화막을 얻을 수 있어 반도체 수율을 향상시킬 수 있다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
도 1a 내지 도 1g는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 각 공정별 수직 단면도.
<도면의 주요부분에 대한 부호의 설명>
200 : 반도체 기판 201 : 금속
203 : 하부 박막 205 : ARC 막
207 : 산소 이온 임플란트 209 : PR
201a : 금속 패턴 203a : 하부 박막 패턴
205a : ARC 막 패턴 209a : PR 패턴

Claims (5)

  1. 반도체 기판 상에 금속층을 형성하는 단계와,
    상기 금속층의 상부에 반사를 방지하기 위한 ARC 막을 형성하는 단계와,
    상기 ARC 막 상부에 산소 이온 임플란트를 진행하여 상기 ARC 막을 산화시키는 단계와,
    상기 산화된 ARC 막 상부에 PR 패턴을 형성하고, 상기 PR 패턴을 마스크로 식각 공정을 실시하여 금속 배선을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 금속층은, 알루미늄(Al), 구리(Cu), 폴리 실리콘 중 어느 하나의 단층박막이거나, 상기 단층박막 상부에 티타뉴(Ti), 티타늄 질화막(TiN), Ti/TiN 중 어느 하나를 더 형성시킨 다층박막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 ARC 막은, 무기 ARC SiON인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 ARC 막은, 500Å∼1500Å의 두께인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 산소 이온 임플란트를 진행한 후 산화막 형성을 위해 350℃∼450℃ 온도 범위의 어닐(anneal) 공정을 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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CN102237266A (zh) * 2010-04-29 2011-11-09 中芯国际集成电路制造(上海)有限公司 半导体制造工艺中减少柱状缺陷的方法
CN105785639A (zh) * 2016-03-30 2016-07-20 友达光电股份有限公司 低反射金属结构、显示面板及其制作方法

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