KR20100012649A

KR20100012649A - 고속 ｆｓｋ 복조 장치

Info

Publication number: KR20100012649A
Application number: KR1020080074160A
Authority: KR
Inventors: 유회준; 조남준
Original assignee: 한국과학기술원
Priority date: 2008-07-29
Filing date: 2008-07-29
Publication date: 2010-02-08
Also published as: KR100961429B1

Abstract

본 발명은 FSK(frequency shift keying) 복조 장치에 관한 것이다. 보다 구체적으로는 위상 잡음에 강인하고 속도가 빠른 FSK 복조 장치에 관한 것이다.

전술한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 FSK 복조 장치는, FSK 변조된 신호의 I 채널 신호와 Q 채널 신호의 위상을 각각 π/2만큼 지연시키는 위상 변환부; 상기 I 채널 신호와 상기 위상이 지연된 Q 채널 신호를 XOR 연산하는 XOR 회로; 상기 Q 채널 신호와 상기 위상이 지연된 I 채널 신호를 XNOR 연산하는 XNOR 회로; 및 상기 XOR 회로의 출력과 상기 XNOR 회로의 출력이 동일한 경우에만 상기 동일한 출력을 인버팅하여 출력하는 인버터 회로부를 포함한다.

FSK, 복조, 시간 지연, 위상 변환

Description

고속 ＦＳＫ 복조 장치{FAST FSK DEMODULATOR}

FSK 변조기법은 무선 호출, 블루투스, GSM등 대다수의 무선 디지털 통신 장치에서 널리 사용되고 있다. FSK 변조는 ASK 변조 대비, 무선 채널을 통한 신호 크기의 감쇄나 외부 잡음 신호의 영향을 덜 받는다는 장점이 있으며, PSK 변조와 비교했을 때에는 데이터 전송률은 다소 떨어지지만 비동기식 수신이 가능하기 때문에 수신기의 구조를 간단하게 할 수 있다는 장점이 있다.

전통적으로 무선 통신용 수신기로는 반송파를 2번의 중간 주파수를 거쳐 기저대역으로 떨어뜨리는 수퍼 헤테로다인 방식이 널리 이용되었다. 그러나 반도체 공정 기술이 발달함에 따라, 무선 통신 장치의 사이즈와 가격을 낮추기 위해 반송파에 실린 송신 신호를 중간주파수 없이 바로 기저대역으로 떨어뜨리는 직접 변환(direct conversion) 방식이 최근에는 더 널리 이용되고 있다.

도 1은 종래의 직접 변환 수신기용 FSK 복조기를 나타낸다. 직접 변환에 의해 기저 대역으로 내려온 FSK 신호는 도 2에 나타낸 바와 같이 수신 데이터의 값이 0일 때에는 -f의 주파수를 가지고, 수신 데이터 값이 1일 경우 f의 주파수를 가진다. 기저대역에서 음의 주파수와 양의 주파수를 구분해 내기 위해서는 위상차이가 90도 나는 I 채널 및 Q 채널 신호를 이용할 필요가 있다. 도 2의 페이저 다이어그램에 도시된 바와 같이, 기저대역의 신호가 데이터 1을 표시할 때에는 I와 Q 페이저가 반시계 방향으로 회전하고 I 페이저가 Q 페이저보다 앞서가게 된다. 반면, 기저대역 신호가 데이터 0을 표시할 때에는 I와 Q 페이저가 시계 방향으로 회전하며 이 때에는 Q 페이저가 I 페이저를 앞서게 된다. 도 1의 FSK 복조기는 I, Q 신호 위상의 선행 관계를 판단함으로써 수신된 데이터의 종류를 판단한다. 우선, 기저대역으로 들어오는 작은 진폭의 아날로그 I, Q 채널 신호를 제한기에 통과시켜 디지털화 시킨다. 디지털화 된 I 신호가 1에서 0으로 떨어지는 순간 Q 신호가 여전히 1로 남아 있다면 I 신호가 Q 신호를 시간적으로 앞서는 것이므로 데이터 1이 수신되었다고 판단한다. 만약 Q 값이 0이라면 Q가 I보다 앞서 0으로 떨어진 것이므로 Q의 신호가 시간적으로 앞선다. 따라서 수신된 데이터는 0으로 결정된다. 그러나 기존의 복조 방식은 수신 데이터가 1에서 0으로 바뀌더라도 그 순간 데이터의 변화를 바로 감지할 수 없고 I나 Q 신호의 극성이 변환되기까지의 위상 지연을 거친 후에야 복조기의 출력이 변화하게 된다. 이 위상 지연양은 데이터의 변화 시점에 따라 다른데, 그 변화 시점이 복조기에서 불확실하므로 위상 지연양도 불확실해진다. 이 불확실성은 복조기 출력 신호에서의 위상 잡음으로 나타나게 된다. 다행히 위상 지연양이 불확실하기는 하지만 그 크기는 π/2 를 넘지 않는다. 그러므로 데이터 변환의 속도가 충분히 느리다면 위상 잡음의 영향은 무시할 수 있는 수준이 된다. 그 러나 최근 사용되고 있는 대부분의 FSK 송수신 장치들에 고속 데이터 통신이 요구됨에 따라 기존 복조 기술은 한계에 이르렀다.

본 발명은 위상 불확실성이 작고, 고속으로 동작할 수 있는 FSK 복조 장치를 제공하는 것을 목적으로 한다.

또한, FSK 복조 장치에 포함된 위상 변환기가 FSK 복조 장치의 주변 환경에 영향을 받지 않는 FSK 복조 장치를 제공하는 것을 목적으로 한다.

여기서, 상기 위상 변환부는, 상기 I 채널 신호의 위상을 π/2만큼 지연시키는 I 채널 시간 지연 회로; 상기 Q 채널 신호의 위상을 π/2만큼 지연시키는 Q 채널 시간 지연 회로; 및 상기 I 채널 시간 지연 회로 및 상기 Q 채널 시간 지연 회로와 동일한 시간 지연 회로와 인버터를 포함하는 VCO, 위상차 검출기, 전하펌프, 저대역 통과 필터를 포함하는 PLL을 포함하고, 상기 I 채널 시간 지연 회로 및 상기 Q 채널 시간 지연 회로의 위상 지연양이 상기 VCO에 포함된 상기 시간 지연 회로의 위상 지연양과 동일하도록, 상기 VCO에 포함된 상기 시간 지연 회로에 입력되는 시간 지연 조정 전압을 상기 I 채널 시간 지연 회로 및 상기 Q 채널 시간 지연 회로에 입력하여 상기 I 채널 시간 지연 회로 및 상기 Q 채널 시간 지연 회로의 위상 지연양을 제어하는 것이 바람직하다.

본 발명의 다른 일 실시예에 따른 FSK 복조 장치는 FSK 변조된 신호의 I 채널 신호를 각각 nπ/4N 만큼 지연시키는 I 채널 위상 지연부 (N은 임의의 자연수이고, n은 0에서 N 사이의 모든 자연수); 상기 FSK 변조된 신호의 Q 채널 신호를 각각 nπ/4N 만큼 지연시키는 Q 채널 위상 지연부; 상기 kπ/4N 만큼 위상 지연된 I 채널 신호와 상기 (N-k)π/4N 만큼 위상 지연된 Q 채널 신호를 각각 XOR 연산하는 복수의 XOR 회로 (k는 0에서 N/2 사이의 모든 자연수); 상기 kπ/4N 만큼 위상 지연된 Q 채널 신호와 상기 (N-k)π/4N 만큼 위상 지연된 I 채널 신호를 각각 XNOR 연산하는 복수의 XNOR 회로; 및 상기 복수의 XOR 회로의 출력과 상기 복수의 XNOR 회로의 출력이 모두 동일한 경우에만 상기 동일한 출력을 인버팅하여 출력하는 인버터 회로부를 포함한다.

본 발명은 기존 직접 변환식 무선 수신 장치에 사용되었던 FSK 복조기의 높은 위상 잡음 문제를 해결함으로써 고속 FSK 데이터 수신을 가능하게 한다. 따라서 블루투스나 GSM과 같이 FSK 변조 기법을 사용하면서, 동시에 신호 대역 대비 고속 데이터 전송을 필요로 하는 서비스를 지원하기 위해, 높은 집적도와 낮은 전력 소모를 가지는 직접 변환 방식을 수신 장치에 적용할 수 있게 한다. FSK 변조 기법은 미래 무선 통신 분야에서 큰 시장으로 성장할 것으로 예상되는 무선 센서 네트워크나 무선 건강관리 시스템에서도 널리 사용될 것으로 예상되므로, 이들 시스템의 무선 수신 장치에 본 발명이 사용될 경우 성능, 가격 경쟁력 면에서 많은 이점을 가져다 줄 것이다.

기존의 직접 변환형 FSK 수신기 구조에서 널리 채택되어 온 FSK 복조기는 구조적인 위상 불확정성으로 인해 안정적으로 동작할 수 있는 데이터 수신율이 이론치에 비해 매우 낮다는 단점이 있다. 본 발명은 신호 지연 합성기를 이용해 복조기의 입력으로 들어오는 기저 대역 신호의 위상 불확정성을 1/2 이하로 줄임으로써, 고속의 데이터로 변조된 FSK 신호의 복조를 가능하게 한다.

기존의 FSK 복조 장치가 고속 데이터를 복원하는 데에 안정하지 못했던 이유는 구조적으로 존재할 수밖에 없는 위상 불확정성 때문이다.

본 발명의 일 실시예에 따른 FSK 복조 장치는 이 위상 불확정성을 줄이기 위해 I와 Q 신호를 π/2만큼 지연시킨 ID와 QD신호를 새롭게 만들어낸다.

도 3은 I, Q, ID 및 QD 신호에 대한 페이저 다이어그램을 보여준다. 도시된 바와 같이, 수신된 데이터가 1일 때에는 ID와 Q신호는 동 위상에 놓이게 되는 반면 I와 QD 신호는 정 반대의 위상 관계에 있다. 반대로, 수신된 데이터가 0일 때에는 ID와 Q신호가 반대 위상, I와 QD 신호가 동 위상에 있게 된다. 이 관계로부터 데이터 복조를 위한 논리식을 세워보면

수신 데이터 =

=

와 같이 된다. 이 경우 데이터가 1에서 0, 혹은 0에서 1로 변환되면 위상 지연이 어떻게 나타나는지 살펴본다. 기존 기술과 마찬가지로 데이터 변화의 감지는 I, Q, ID, QD 신호들이 1에서 0, 혹은 0에서 1로 변화될 때까지 위상 지연을 겪게 된다. 단 도 3의 경우는 사용된 신호의 개수가 4개로 이전 구조와 비교해 2배 증가했기 때문에 최대 위상 지연이 반으로 줄게 된다. 따라서 위상 불확정의 정도도 반으로 줄어 기존 발명 대비 복조 가능한 데이터의 속도를 2배 증가시킬 수 있다.

이 원리를 더 발전시켜 I와 Q신호로부터 더 많은 지연 신호들을 만들어 내면 위상 지연의 불확정성을 더 줄여나갈 수 있다. 예를 들어, I, Q를 π/8, π/4만큼 지연 시켜 ID1, ID2, QD1, QD2를 만들어내면 위상 잡음을 3배 감소시킬 수 있다.

도 4는 본 발명의 일 실시예에 따른 FSK 복조기(100)의 블록도이다. 도 4의 FSK 수신기(100)는 기저 대역 I, Q 신호로부터 π/2만큼 지연된 신호(ID, QD)를 만들어내고, 기존 기저 대역 신호 I, Q와 새롭게 만들어진 2개의 기저대역 신호 ID와 QD를 이용하여 FSK 신호를 복조한다.

제안된 복조기(100)는 기저대역 I, Q 신호의 π/2 위상에 해당하는 만큼의 시간 지연양을 만들어내기 위한 위상 변환부(110)와 위상 변환부(110)를 통과해 나온 ID, QD 신호와 I, Q 신호를 조합해 수신된 데이터의 값을 결정하는 논리 연산부(120)로 구성되어 있다. 논리 연산부(120)는 I 채널 신호와 위상이 지연된 Q 채널 신호를 XOR 연산하는 XOR 회로와 Q 채널 신호와 위상이 지연된 I 채널 신호를 XNOR 연산하는 XNOR 회로를 포함한다.

도 3의 페이저 다이어그램에 관한 전술한 설명에 따르면, I와 QD를 XOR 연산한 결과와 Q와 ID를 XNOR 연산한 결과가 동일하게 수신 데이터 값을 출력한다. 그러나 각 연산이 수신 데이터 값의 변화를 감지하기까지 시간 지연은 서로 상보적인 관계에 있다. 예를 들어,

연산이 수신 데이터 값이 변화를 감지하기까지 π/2의 최대 위상 지연을 가진다면, 이 때

의 위상 지연은 0이 된다. 반면,

의 위상 지연이 π/2의 위상 지연을 가지면,

는 0의 위상 지연을 가진다. 따라서 두 계산 결과를 이용해 위상 지연을 보상하면 최대 위상 지연은 π/4로 종래의 복조기에 비해 1/2 줄어든 위상 불확정성을 가지게 된다.

따라서, 인버터회로부(130)는 XOR회로(121)와 XNOR(122) 회로의 출력이 동일할 때에만 그 출력이 수신 데이터로서 출력되도록 하는 역할을 한다. 인버터 회로부(130)는 XOR 회로(121)의 출력이 입력부에 접속된 제1 인버터 회로와, XNOR(122)회로의 출력이 입력부에 접속된 제2 인버터 회로를 포함한다. 제1 인버터 회로는 pmos 트랜지스터(PM1)와 nmos 트랜지스터(NM1)로 구성되고, 제2 인버터 회로는 pmos 트랜지스터(PM2)와 nmos 트랜지스터(NM2)로 구성된다. 제1 및 제2 인버터회로부를 이루는 pmos 트랜지스터(PM1, PM2)가 서로 직렬연결되고, 제1 및 제2 인버터 회로부를 이루는 nmos 트랜지스터(NM1, NM2)가 서로 직렬연결된다. 따라서, pmos 트랜지스터(PM1, PM2)의 게이트에 모두 low 값이 입력될 때 수신 데이터 출력이 high가 되고, nmos 트랜지스터(PM3, PM4)의 게이트에 모두 high값이 입력될 때 수신 데이터 출력이 low가 된다. 그 외의 경우에는 수신 데이터 출력이 변하지 않고 이전의 출력이 그대로 유지된다. 따라서, 인버터 회로부(130)는 XOR 회로(121)와 XNOR 회로(122)의 위상 조건을 조합해 위상 불확정성을 감소시키는 역할을 수행한다.

도 5는 도 4의 본 발명에 사용된 위상 변환부(110)의 일례의 블록도이다. 참고로 본 명세서에서 π/2 위상에 해당하는 시간 지연과 π/2 위상만큼의 위상 지연은 동일한 개념을 의미한다. 또한 본 명세서에서 위상 지연과 시간 지연은 동일한 개념을 의미한다.

도 2에 도시된 바와 같이, 기저대역 FSK 신호가 데이터 1에 대해 f의 주파수를 가지고, 데이터 0에 대해 -f의 주파수를 가진다면 이때 π/2 위상에 해당하는 시간 지연양은 1/4f가 된다. 이 지연양을 만들어내기 위해 위상 고정 루프(113)를 사용한다. 위상 고정 루프(113)의 입력으로 주파수가 2f인 사각 펄스를 넣어주면 위상 고정 루프(113)의 동작에 의해 주파수가 2f인 발진기를 만들 수 있다. 이 때, 전압 조절 발진기(voltage controlled oscillator(VCO); 117) 내부의 시간 지연 회로(118)의 지연양은 1/4f가 된다. 시간 지연 회로(118)와 동일한 회로를 I 와 Q 신호에 대한 시간 지연 회로(111, 112)로 이용한다. 기저 대역의 I와 Q 신호를 시간 지연 회로(111, 112) 에 입력하고 위상 고정 루프(113)에서 시간 지연 회로(118)에 입력되는 시간 지연 조정 전압을 그대로 복사된 시간 지연 회로(111, 112)에 가해주면 1/4f만큼 지연된 ID, QD 신호를 만들 수 있다.

시간 지연 회로(111, 112)를 위상 고정 루프(113)의 전압 조절 발진기(117)에 포함된 시간 지연 회로(118)와 동일하게 함으로써, 반도체 공정, 온도, 전원 전압의 변화에 따른 시간 지연의 변화를 자동으로 보상할 수 있다.

도 6의 FSK 복조기(200)는 도 4의 FSK 복조기(100)를 일반화한 것이다. FSK 복조기(200)는 I 채널 위상 지연부(610), Q 채널 위상 지연부(620), XOR 회로부(630), XNOR 회로부(640) 및 인버터 회로부(650)를 포함한다.

I 채널 위상 지연부(610)는 FSK 변조된 신호의 I 채널 신호를 신호를 각각 nπ/4N 만큼 지연시킨다. 여기서, N은 임의의 자연수이고, n은 0에서 N 사이의 모든 자연수이다. 따라서, I 채널 위상 지연부(610)는 N-1개의 시간 지연 회로(111, 112)를 포함한다. 마찬가지로 Q 채널 위상 지연부(620)는 FSK 변조된 신호의 Q 채널 신호를 각각 nπ/4N 만큼 지연시킨다. 따라서, Q 채널 위상 지연부(620)는 N-1개의 시간 지연 회로(111, 112)를 포함한다.

XOR 회로부(630)는 kπ/4N 만큼 위상 지연된 I 채널 신호와 (N-k)π/4N 만큼 위상 지연된 Q 채널 신호를 XOR 연산하는 XOR 회로들을 포함한다. 여기서, k는 0에서 N/2 사이의 모든 자연수이다.

또한, XNOR 회로부(640)는 kπ/4N 만큼 위상 지연된 Q 채널 신호와 (N-k)π/4N 만큼 위상 지연된 I 채널 신호를 XNOR 연산하는 XNOR 회로들을 포함한다.

인버터 회로부(650)는 XOR 회로부(630)의 복수의 XOR 회로의 출력과 XNOR 회 로부(640)의 복수의 XNOR 회로의 출력이 모두 동일한 경우에만 그 동일한 출력을 인버팅하여 출력한다. 이를 위해, 직렬연결된 pmos 트랜지스터와 직렬 연결된 nmos 트랜지스터로 이루어진 인버터 회로의 pmos 트랜지스터 게이트 각각에 XOR 회로 출력 각각을 접속하고, nmos 트랜지스터 게이트 각각에 XNOR 회로 출력 각각을 접속한다.

이렇게 함으로써 위상 잡음을 더욱 감소시킬 수 있고, 더욱 고속의 데이터 복조가 가능하다.

이상 본 발명을 실시예를 예로 들어 설명하였으나, 이러한 실시예들은 예시적인 것에 불과하고 본 발명이 이러한 실시예로 한정되는 것은 아니다. 본 발명의 권리 범위는 이하의 청구범위에 의해 정해져야 하며, 전술한 실시예들뿐만 아니라 당업자가 예상할 수 있는 전술한 실시예들의 변형 및 수정된 발명들도 본 발명의 권리범위에 속하는 것으로 의도된다.

도 1은 직접 변환용 수신 장치에 사용되는 기존 FSK 복조 회로를 나타낸 도면이다.

도 2는 직접 변환용 수신 장치에서 기저대역으로 주파수 변환된 후의 FSK 신호 스펙트럼과 I 채널 및 Q 채널 신호의 페이저 다이어그램을 나타낸 도면이다.

도 3은 본 발명의 일 실시예에 따른 FSK 복조기(100)에서 이용하는 I 채널 Q 채널 신호의 페이저 다이어그램을 나타낸 도면이다.

도 4는 본 발명의 일 실시예에 따른 FSK 복조기의 블록도이다.

도 5는 본 발명의 일 실시예에 따른 FSK 복조기의 위상 변환부의 블록도이다.

도 6은 본 발명의 다른 일 실시예에 따른 FSK 복조기의 블록도이다.

Claims

FSK(frequency shift keying) 변조된 신호의 I 채널 신호와 Q 채널 신호의 위상을 각각 π/2만큼 지연시키는 위상 변환부;

상기 I 채널 신호와 상기 위상이 지연된 Q 채널 신호를 XOR 연산하는 XOR 회로;

상기 Q 채널 신호와 상기 위상이 지연된 I 채널 신호를 XNOR 연산하는 XNOR 회로; 및

상기 XOR 회로의 출력과 상기 XNOR 회로의 출력이 동일한 경우에만 상기 동일한 출력을 인버팅하여 출력하는 인버터 회로부를 포함하는, FSK 복조 장치.
제1항에 있어서,

상기 위상 변환부는,

상기 I 채널 신호의 위상을 π/2만큼 지연시키는 I 채널 시간 지연 회로;

상기 Q 채널 신호의 위상을 π/2만큼 지연시키는 Q 채널 시간 지연 회로; 및

상기 I 채널 시간 지연 회로 및 상기 Q 채널 시간 지연 회로와 동일한 시간 지연 회로와 인버터를 포함하는 VCO, 위상차 검출기, 전하펌프, 저대역 통과 필터를 포함하는 PLL을 포함하고,

상기 I 채널 시간 지연 회로 및 상기 Q 채널 시간 지연 회로의 위상 지연양이 상기 VCO에 포함된 상기 시간 지연 회로의 위상 지연양과 동일하도록, 상기 VCO 에 포함된 상기 시간 지연 회로에 입력되는 시간 지연 조정 전압을 상기 I 채널 시간 지연 회로 및 상기 Q 채널 시간 지연 회로에 입력하여 상기 I 채널 시간 지연 회로 및 상기 Q 채널 시간 지연 회로의 위상 지연양을 제어하는, FSK 복조 장치.
FSK 변조된 신호의 I 채널 신호를 각각 nπ/4N 만큼 지연시키는 I 채널 위상 지연부 (N은 임의의 자연수이고, n은 0에서 N 사이의 모든 자연수);

상기 FSK 변조된 신호의 Q 채널 신호를 각각 nπ/4N 만큼 지연시키는 Q 채널 위상 지연부;

상기 kπ/4N 만큼 위상 지연된 I 채널 신호와 상기 (N-k)π/4N 만큼 위상 지연된 Q 채널 신호를 각각 XOR 연산하는 복수의 XOR 회로 (k는 0에서 N/2 사이의 모든 자연수);

상기 kπ/4N 만큼 위상 지연된 Q 채널 신호와 상기 (N-k)π/4N 만큼 위상 지연된 I 채널 신호를 각각 XNOR 연산하는 복수의 XNOR 회로; 및

상기 복수의 XOR 회로의 출력과 상기 복수의 XNOR 회로의 출력이 모두 동일한 경우에만 상기 동일한 출력을 인버팅하여 출력하는 인버터 회로부를 포함하는, FSK 복조 장치.