KR20100012486A - 박막 트랜지스터 기판 및 이의 제조 방법 - Google Patents

Abstract

절연판, 상기 절연판 상에 배치되며, 적어도 일부가 서로 중첩하는 서로 인접한 적어도 한 쌍의 팬아웃 라인을 포함하고, 상기 한 쌍의 팬아웃 라인이 서로 중첩하는 영역이 일정한 복수의 팬아웃 라인, 상기 복수의 팬아웃 라인에 연결된 복수의 신호선, 및 상기 복수의 신호선에 연결된 복수의 박막 트랜지스터를 포함하는 박막 트랜지스터 기판을 개시한다. 2개의 인접한 한 쌍의 팬아웃 라인의 적어도 일부가 서로 중첩하고, 각각 중첩하는 면적이 일정하게 유지된다. 따라서 2개의 인접한 팬아웃 라인 사이의 캐패시턴스가 일정하게 유지될 수 있다. 그 결과 표시 장치의 표시 품질이 향상된다.

팬아웃, 중첩

Description

박막 트랜지스터 기판 및 이의 제조 방법{THIN FILM TRANSISTOR SUBSTRATE, AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다. 더욱 상세하게는 본 발명은 표시 품질이 향상된 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.

일반적으로, 액정표시장치는 박막 트랜지스터 기판, 박막 트랜지스터 기판과 마주하는 대향 기판, 및 박막 트랜지스터 기판과 대향 기판과의 사이에 개재된 액정층으로 이루어진 표시패널을 구비한다.

박막 트랜지스터 기판의 표시영역에는 복수의 게이트 라인 및 복수의 게이트 라인과 절연되는 복수의 데이터 라인이 구비된다. 어레이 기판의 주변영역에는 게이트 신호를 출력하는 게이트 구동 칩 및 데이터 신호를 출력하는 데이터 구동 칩이 실장된다.

게이트 구동 칩과 복수의 게이트 라인과의 사이에는 복수의 게이트 팬아웃 라인이 더 구비된다. 복수의 게이트 팬아웃 라인은 게이트 구동 칩으로부터 출력된 게이트 신호를 복수의 게이트 라인에 제공한다.

한편, 데이터 구동 칩과 복수의 데이터 라인과의 사이에는 복수의 데이터 팬아웃 라인이 더 구비된다. 복수의 데이터 팬아웃 라인은 데이터 구동 칩으로부터 출력된 데이터 신호를 복수의 데이터 라인에 제공한다.

일반적으로, 게이트 구동 칩에 인접한 영역에서 2개의 인접한 게이트 팬아웃 라인 사이의 거리는 2개의 인접한 게이트 라인 사이의 거리 보다 좁다. 또한 데이터 구동 칩에 인접한 영역에서 2개의 인접한 데이터 팬아웃 라인 사이의 거리는 2개의 인접한 데이터 라인 사이의 거리 보다 좁다. 복수의 게이트 팬아웃 라인은 게이트 라인으로부터 게이트 구동 칩에 인접한 영역으로 연장될 때 부분적으로 절곡된다. 따라서 모든 게이트 팬아웃 라인이 모두 동일한 길이와 저항을 갖게 되지는 않는다. 이것은 데이터 팬아웃 라인에서도 동일하게 적용된다.

최근, 화소수 및 구동 칩의 채널수가 증가하는 반면, 주변영역의 크기가 축소되는 제품들이 개발되고 있다. 이로 인해, 팬아웃 라인들간의 길이 편차 및 저항 편차를 감소시키는 데 한계가 있다.

따라서 본 발명이 해결하고자 하는 과제는 표시 품질이 향상된 박막 트랜지스터 기판을 제공하는 것이다.

본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 절연판, 복수의 팬아웃 라인, 복수의 신호선 및 복수의 박막 트랜지스터를 포함한다. 상기 복수의 팬아웃 라인은 상기 절연판 상에 배치되며, 적어도 일부가 서로 중첩하는 서로 인접한 적어도 한 쌍의 팬아웃 라인을 포함하고, 상기 한 쌍의 팬아웃 라인이 서로 중첩하는 영역이 일정한 크기를 갖는다. 상기 복수의 신호선은 상기 복수의 팬아웃 라인에 연결된다. 상기 복수의 박막 트랜지스터는 상기 복수의 신호선에 연결된다.

상기 한 쌍의 팬아웃 라인의 적어도 일부가 지그재그(zigzag) 형상을 가질 수 있다. 상기 한 쌍의 팬아웃 라인의 각각은 상기 중첩 영역에서 지그재그 형상을 가질 수 있다.

상기 복수의 박막 트랜지스터는 게이트 전극, 반도체 패턴, 상기 게이트 전극과 상기 반도체 패턴 사이에 개재된 게이트 절연막, 및 상기 반도체 패턴에 연결된 소스 전극 및 드레인 전극을 포함하고, 상기 한 쌍의 팬아웃 라인 중 제1 팬아웃 라인은 상기 게이트 전극과 동일한 층으로부터 형성되고, 상기 한 쌍의 팬아웃 라인 중 제2 팬아웃 라인은 상기 소스 전극 및 상기 드레인 전극과 동일한 층으로부터 형성될 수 있다. 상기 제2 팬아웃 라인의 적어도 일부의 하부에 위치한 버퍼층(buffer layer)을 더 포함할 수 있다. 상기 버퍼층은 상기 한 쌍의 팬아웃 라인이 서로 중첩하는 영역에 형성될 수 있다. 상기 버퍼층은 상기 제2 팬아웃 라인의 전면 하부에 형성될 수 있다. 상기 버퍼층은 상기 반도체 패턴과 동일한 층에 형성될 수 있다.

상기 한 쌍의 팬아웃 라인은 서로 다른 층으로부터 형성되고, 상기 한 쌍의 팬아웃 라인들의 사이에 절연층이 개재될 수 있다. 상기 복수의 신호선은 동일한 층으로부터 형성될 수 있다. 상기 한 쌍의 팬아웃 라인 중 제1 팬아웃 라인은 상 기 복수의 신호선 중 제1 신호선으로 연장되고, 상기 한 쌍의 팬아웃 라인 중 제2 팬아웃 라인은 상기 절연층에 형성되는 컨택홀(contact hole)을 통하여 상기 제1 신호선에 인접한 제2 신호선에 연결될 수 있다.

본 발명의 다른 실시예에 따른 박막 트랜지스터 기판은 절연판, 상기 절연판 상에 배치되는 복수의 게이트 팬아웃 라인, 상기 절연판 상에 배치되는 복수의 데이터 팬아웃 라인, 상기 게이트 팬아웃 라인에 연결되는 복수의 게이트 라인, 상기 데이터 팬아웃 라인에 연결되는 복수의 데이터 라인, 및 상기 복수의 게이트 라인 및 상기 복수의 데이터 라인에 연결되는 복수의 박막 트랜지스터를 포함한다. 상기 게이트 팬아웃 라인 및 상기 데이터 팬아웃 라인 중 적어도 하나 씩이 서로 인접한 한 쌍 이상의 팬아웃 라인을 포함하고, 상기 한 쌍의 팬아웃 라인의 적어도 일부는 지그재그(zigzag) 형상을 갖는다.

본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 제조방법에 있어서, 먼저 복수의 게이트 전극, 상기 게이트 전극에 연결된 복수의 게이트 라인, 상기 게이트 신호선 중 하나에 연장된 제1 게이트 팬아웃 라인 및 제1 데이터 팬아웃 라인을 형성한다. 이어서, 상기 게이트 전극, 상기 게이트 라인, 상기 제1 게이트 팬아웃 라인 및 상기 제1 데이터 팬아웃 라인 상에 게이트 절연막을 형성한다. 이후에, 상기 게이트 절연막 상에 복수의 반도체 패턴을 형성한다. 계속해서, 복수의 소스 전극, 복수의 드레인 전극, 상기 소스 전극에 연결되고 상기 제1 데이터 팬아웃 라인이 데이터 라인 중 하나와 연결되는 복수의 데이터 라인, 상기 제1 게이트 팬아웃 라인에 인접하고 상기 게이트 라인 중 하나에 연결되는 제2 게이트 팬 아웃 라인, 및 상기 제1 데이터 팬아웃 라인에 인접하고 상기 제1 게이트 팬아웃 라인의 적어도 일부와 중첩하며 상기 데이터 라인 중 하나에 연장되는 제2 데이터 팬아웃 라인을 형성한다. 이어서, 상기 소스 전극, 상기 드레인 전극, 상기 데이터 라인, 상기 제2 게이트 팬아 라인 및 상기 제2 데이터 팬아웃 라인 상에 보호막을 형성한다.

상기 박막 트랜지스터 기판의 제조방법은 연결 부재 및 상기 드레인 전극에 연결되는 화소 전극을 상기 보호막 상에 더 형성하는 단계를 더 포함할 수 있다.

상기 연결 부재는 상기 제2 데이터 팬아웃 라인 및 상기 복수의 데이터 라인 중 하나를 연결할 수 있다.

본 발명에 따른 박막 트랜지스터 기판에서는 2개의 인접한 한 쌍의 팬아웃 라인의 적어도 일부가 서로 중첩하고, 각각 중첩하는 면적이 일정하게 유지된다. 따라서 2개의 인접한 팬아웃 라인 사이의 캐패시턴스가 일정하게 유지될 수 있다. 그 결과 표시 장치의 표시 품질이 향상된다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 고안의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

또한, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

도 1은 본 발명에 따른 박막 트랜지스터 기판의 제1 실시예를 도시한 평면도이다.

도 1을 참조하면, 박막 트랜지스터 기판(100)은 제1 절연판(110), 상기 제1 절연막(110) 상에 형성된 복수의 데이터 라인(DL1~DLm) 및 복수의 게이트 라인(GL1~GLn)을 포함하는 복수의 신호선, 상기 복수의 게이트 라인(GL1~GLn) 및 복수의 데이터 라인(DL1~DLm)에 연결된 복수의 박막 트랜지스터(120), 상기 복수의 박막 트랜지스터(120)에 연결된 복수의 화소 전극(130), 및 복수의 데이터 팬아웃부(DF1~DF5) 및/또는 복수의 게이트 팬아웃부(GF1~GF3)을 포함하는 복수의 팬아웃부를 포함한다. 본 실시예에서 'm' 및 'n'은 각각 1 이상인 자연수이다.

본 실시예에서 상기 게이트 팬아웃부(GF1~GF3)는 제1 게이트 팬아웃부(GF1), 제2 게이트 팬아웃부(GF2) 및 제3 게이트 팬아웃부(GF3)를 포함한다. 그러나 다른 실시예에서 게이트 팬아웃부의 수효는 게이트 라인(GL1~GLn)의 수효 및 게이트 신호를 출력하는 게이트 구동 칩(미도시)의 수효에 따라 증가하거나 감소할 수 있다.

또한 상기 실시예에서 데이터 팬아웃부(DF1~DF5)는 제1 데이터 팬아웃부(DF1), 제2 데이터 팬아웃부(DF2), 제3 데이터 팬아웃부(DF3), 제4 데이터 팬아웃부(DF4) 및 제5 데이터 팬아웃부(DF5)를 포함한다. 그러나 다른 실시예에서 데이터 팬아웃부의 수효는 데이터 라인(DL1~DLm)의 수효 및 데이터 신호를 출력하는 데이터 구동 칩(미도시)의 수효에 따라 증가하거나 감소할 수 있다.

상기 절연판(110)은 이미지가 표시되는 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)을 포함한다. 상기 표시 영역(DA)은 복수의 화소 영역으로 나누어진다.

상기 데이터 라인(DL1~DLm) 및 상기 게이트 라인(GL1~GLn)은 상기 표시 영역(DA)에 놓여진다. 상기 데이터 라인(DL1~DLm)은 데이터 신호를 전달하는데 기판의 제1 방향(D1)으로 실질적으로 연장되고, 제2 방향(D2)을 따라 배열된다. 본 실시예에서, 상기 제2 방향(D2)은 상기 제1 방향(D1)과 실질적으로 수직이다. 상기 게이트 라인(GL1~GLn)은 상기 데이터 라인(DL1~DLm)과 절연된다.

상기 게이트 라인(GL1~GLn) 및 상기 데이터 라인(DL1~DLm)에 연결된 상기 복수의 박막 트랜지스터(120), 및 상기 박막 트랜지스터(120)에 연결된 상기 복수의 화소 전극(130)은 상기 표시 영역(DA) 상에 매트릭스(matrix) 형상으로 배열된다.

전술한 바와 같이, 상기 박막 트랜지스터 기판(100)은 상기 게이트 신호를 받아서 상기 게이트 신호를 상기 복수의 게이트 라인(GL1~GLn)에 전달하는 복수의 게이트 팬아웃부(GF1~GF3)를 포함한다.

상기 제1 내지 제3 게이트 팬아웃부(GF1~GF3)는 복수의 게이트 팬아웃 라인(GFL1~GFLj, j는 1 이상의 자연수)을 포함한다. 상기 복수의 게이트 팬아웃 라인(GFL1~GFLj)은 상기 제2 방향으로 실질적으로 연장되고 상기 제1 방향을 따라 배열된다. 상기 복수의 게이트 팬아웃 라인(GFL1~GFLj) 각각은 복수의 게이트 라인(GL1~GLn) 중 대응되는 게이트 라인에 각각 전기적으로 연결되어 게이트 신호를 해당 게이트 라인에 전달한다. 본 발명에 따른 일 실시예에서, 상기 제1 게이트 팬아웃부(GF1)의 제1 게이트 팬아웃 라인(GFL1)은 제1 게이트 라인(GL1)에 연결되어 있고, 제2 게이트 팬아웃 라인(GFL2)은 제2 게이트 라인(GL2)에 연결되어 있다.

상기 제1 내지 제5 게이트 팬아웃부(DF1~DF5)는 복수의 데이터 팬아웃 라인(DFL1~DFLi, i는 1 이상의 자연수)을 포함한다. 상기 복수의 데이터 팬아웃 라인(DFL1~DFLi)는 상기 제1 방향(D1)으로 실질적으로 연장되고 상기 제2 방향(D2)을 따라 배열된다. 상기 복수의 데이터 팬아웃 라인(DFL1~DFLi) 각각은 복수의 데이터 라인(DL1~DLm) 중 대응되는 데이터 라인에 각각 전기적으로 연결되어 데이터 신호를 해당 데이터 라인에 전달한다. 본 발명에 따른 일 실시예에서, 상기 제1 데이터 팬아웃부(DF1)의 제1 데이터 팬아웃 라인(DFL1)은 제1 데이터 라인 DL1에 연결되어 있고, 제2 데이터 팬아웃 라인(DFL2)은 제2 데이터 라인(DL2)에 연결되어 있다. 즉 제1 데이터 팬아웃부(DF1)의 k번째 데이터 팬아웃 라인(DFLk)은 k번째 데이터 라인 DL1에 연결되어 있다 (k는 1≤ k ≤ i을 만족하는 자연수).

도 2는 도 1의 박막 트랜지스터 기판을 선 II-II'에 따라 절단한 단면도이다.

도 2를 참조하면, 상기 박막 트랜지스터(120)는 각각 상기 절연판(110) 상에 배치된 게이트 전극(121), 상기 게이트 전극(121) 상에 차례로 형성된 반도체 패턴(122) 및 오믹 컨택 패턴(ohmic contact pattern) (123), 및 상기 오믹 컨택 패턴(123) 상에 형성된 소스 전극(124) 및 드레인 전극(125)을 포함한다. 상기 화소 영역들 중 제1 화소 영역에서, 상기 게이트 전극(121)은 상기 게이트 라인들(GL1~GLn) 중 제1 게이트 라인(GL1)에 연결되고, 상기 소스 전극(124)은 상기 데이터 라인들(DL1~DLm) 중 제1 데이터 라인(DL1)에 연결된다. 상기 드레인 전극(125)은 상기 화소 전극(130)에 연결된다. 일 실시예에서, 상기 화소 전극(130) 은 인듐 틴 옥사이드(indium tin oxide, ITO) 또는 인듐 징크 옥사이드 (indium zinc oxide, IZO)와 같은 투명 도전 물질을 포함하고, 상기 박막 트랜지스터(120)를 통하여 화소 전압을 전달받는다.

상기 박막 트랜지스터 기판(100)은 게이트 절연막(141) 및 보호막(142)을 더 포함한다. 상기 게이트 절연막(141)은 상기 절연판(110)에 배열되어 상기 게이트 라인(GL1~GLn) 및 상기 박막 트랜지스터의 게이트 전극(121)을 덮는다. 상기 데이터 라인(DL1~DLm), 상기 소스 전극(124) 및 상기 드레인 전극(125)은 상기 게이트 절연막(141) 상에 형성된다. 상기 보호막(142)은 상기 데이터 라인(DL1~DLm), 상기 소스 전극(124) 및 상기 드레인 전극(125)을 덮도록 절연판(110) 상에 형성된다. 제1 컨택홀(CH1)이 형성되도록 상기 보호막(142)의 일부가 제거되어, 상기 박막 트랜지스터(120)의 상기 드레인 전극(125)이 상기 제1 컨택홀(CH1)을 통하여 상기 화소 전극(130)과 전기적으로 연결된다.

도 3은 도 1의 'A' 부분을 확대한 평면도이다. 도 3에는 제1 데이터 팬아웃부(DF1)의 일부가 도시되어 있다.

이하 제1 데이터 팬아웃부(DF1)을 대표적인 실시예로 상세하게 설명하는데, 이는 제1 내지 제5 데이터 팬아웃부(DF1~DF5, 도1 참조)가 동일한 구조 및 기능을 갖기 때문이다.

전술한 바와 같이 복수의 데이터 팬아웃 라인(DFL1~DFLi)이 상기 절연 기판(110)의 데이터 팬아웃 영역에 배치된다. 상기 데이터 팬아웃 영역은 제1 내지 제5 서브 영역(A1~A5)으로 나누어진다. 데이터 구동 칩은 상기 제1 서브 영역(A1) 에 배치된다. 제1 서브 영역(A1)은 직사각형 형상을 갖는다. 제2 서브 영역(A2), 제3 서브 영역(A3) 및 제4 서브 영역(A4)은 각각 제1 서브 영역(A1) 하부에 위치한다. 제2 서브 영역(A2) 및 제4 서브 영역(A4)은 각각 삼각형 형상을 가지고 삼각형의 꼭지점에서 서로 인접한다. 제3 서브 영역(A3)은 제1 서브 영역(A1), 제2 서브 영역(A2) 및 제4 서브 영역(A4)에 의해 둘러싸인다. 제3 서브 영역(A3)은 역삼각형의 형상을 갖는다. 제5 서브 영역(A5)은 상기 제2 서브 영역(A2), 제3 서브 영역(A3) 및 제4 서브 영역(A4)의 하부에 위치한다. 제5 서브 영역(A5)은 직사각형 형상을 갖는다. 상기 제5 서브 영역(A5)은 상기 표시 영역(DA)과 인접한다. 그러나 본 발명의 제1 내지 제5 서브 영역(A1~A5)의 형상은 도3 에 기재된 형상에 한정되지 않는다.

복수의 데이터 팬아웃 라인(DFL1~DFLi)의 말단에는 복수의 입력 패드(IP)가 각각 배치되어 있고, 상기 입력 패드(IP)는 제1 서브 영역(A1)에 배치되어 데이터 신호를 받는다. 상기 제1 서브 영역(A1)에서 복수의 데이터 팬아웃 라인(DFL1~DFLi)은 서로 이격되어 있다. 제1 서브 영역(A1)에서 복수의 데이터 팬아웃 라인(DFL1~DFLi)은 실질적으로 선형 모양을 갖는다. 그러나 본 발명이 여기에 한정되는 것은 아니다.

복수의 데이터 팬아웃 라인(DFL1~DFLi)은 제1 서브 영역(A1)으로부터 제3 서브 영역(A3)으로 연장되고, 상기 복수의 데이터 팬아웃 라인(DFL1~DFLi)은 제3 서브 영역(A3)에서 절곡된 후 제2 서브 영역(A2) 또는 제4 서브 영역(A4)으로 연장된다.

상기 데이터 팬아웃 라인(DFL1~DFLi)은 적어도 한쌍의 데이터 팬아웃 라인을 포함한다. 상기 한 쌍의 데이터 팬아웃 라인은 서로 인접하게 위치하고 있다. i가 짝수일 경우, i/2 쌍의 데이터 팬아웃 라인이 형성된다. i가 홀수일 경우, (i-1)/2 쌍의 데이터 팬아웃 라인이 형성된다. 본 실시예에서, 상기 한 쌍의 데이터 팬아웃 라인은 서로 다른 층으로부터 형성되고, 상기 한 쌍의 데이터 팬아웃 라인의 사이에는 상기 게이트 절연막(도 2의 141)이 개재된다.

본 발명에 따르면, 한 쌍의 데이터 팬아웃 라인의 적어도 일부는 서로 중첩한다. 상기 한 쌍의 데이터 팬아웃 라인이 서로 중첩하여 형성되는 각각의 면적은 일정하다. 다른 실시예에서, 하나의 데이터 팬아웃 라인과 인접하는 하나의 게이트 팬아웃 라인의 적어도 일부가 서로 중접되어 한 쌍의 게이트-데이터 팬아웃 라인을 형성할 수도 있다.

일 실시예에서 적어도 한 쌍의 데이터 팬아웃 라인의 적어도 일부는 지그재그(zigzag) 형상을 갖는다. 본 실시예에서 한 쌍의 데이터 팬아웃 라인은 각각 상기 중첩하는 영역에서 지그재그 형상을 가진다. 일 실시예에서 상기 한 쌍의 데이터 팬아웃 라인은 상기 제3 서브 영역(A3)에서 서로 중첩한다. 따라서 지그재그 형상을 갖는 데이터 팬아웃 라인들에 의해 정의되는 영역의 전체 면적은 상기 절연판(110) 상에서 실질적으로 역삼각형 형상(A3)에 해당한다.

일반적으로 복수의 데이터 팬아웃 라인의 형상이 일직선일 경우, 모든 데이터 팬아웃 라인의 길이와 저항이 동일하지 않게 된다. 즉 데이터 팬아웃부 양 말단에서는 데이터 팬아웃 라인의 길이가 길어지므로 저항이 커지고 데이터 팬아웃부 중간에서는 데이터 팬아웃 라인의 길이가 짧아지므로 저항이 작아진다. 이러한 저항 차이는 데이터 신호의 전송 속도에 영향을 미치므로 표시 품질을 악화시킬 수 있다. 따라서 데이터 팬아웃 라인 사이의 저항 차이를 줄이기 위해 데이터 팬아웃 라인의 일부 영역을 일직선 형상이 아닌 형상으로 만들어 데이터 팬아웃 라인들 사이의 길이 차이를 줄일 수 있다. 본 발명에서는 복수의 데이터 팬아웃 라인들(DFL1~DFLi)이 제3 서브 영역(A3)에서 지그재그형상을 가짐으로써 데이터 팬아웃 라인들(DFL1~DFLi) 사이의 길이를 실질적으로 동일하게 유지할 수 있다.

본 실시예에서, 복수의 데이터 팬아웃 라인들(DFL1~DFLi)의 지그재그 형상은 모서리가 각진 계단 형상을 갖는다. 이때, 상기 지그재그 형상의 모서리가 라운드진(rounded) 물결 무늬 형상을 가질 수도 있다. 즉, 복수의 데이터 팬아웃 라인들(DFL1~DFLi)이 사행형상(serpentine)을 가질 수도 있다.

제1 데이터 팬아웃부(DF1)에서 상기 한 쌍의 데이터 팬아웃 라인 간에 중첩하는 영역의 합은 각 쌍의 데이터 팬아웃 라인에 대해 모두 동일하지는 않다. 일 실시예에서, 데이터 팬아웃 라인 쌍이 중첩하는 영역의 합은 제1 데이터 팬아웃부(DF1)의 중간 영역에서 최대가 된다. 상기 중첩하는 영역의 합은 상기 데이터 팬아웃 라인 쌍이 각 측면으로 이동할수록 감소한다. 그러나 본 발명이 상술한 실시예에 한정되는 것은 아니고, 데이터 팬아웃 라인 쌍 간의 중첩 영역의 합은 일부 또는 모든 데이터 팬아웃 라인에 대해 모두 일정할 수도 있다.

일 실시예에서, 2개의 인접한 데이터 팬아웃 라인은 약 90도의 각도로 서로 중첩한다. 이 각도는 90도로 한정되지 않고, 2개의 인접한 데이터 팬아웃 라인이 서로 중첩할 수 있다면 약 40도 내지 90도의 범위에서 변화할 수 있다.

상술한 바와 같이, 적어도 한 쌍의 데이터 팬아웃 라인의 적어도 일부가 서로 중첩하고, 각 쌍의 데이터 팬아웃 라인이 서로 중첩하는 영역은 각각 일정하게 유지된다. 따라서 서로 중첩하는 한 쌍의 데이터 팬아웃 라인 사이의 캐패시턴스(capacitance)가 각 중첩 영역에 대해 일정하게 유지된다.

만약 한 쌍의 데이터 팬아웃 라인을 서로 다른 층에 형성하지만 중첩하지 않도록 형성할 경우 노광시에 노광 마스크와 기판 사이의 오정렬에 의해 한 쌍의 데이터 팬아웃 라인이 서로 중첩하는 부분이 발생할 수 있다. 이로 인하여 한 쌍의 데이터 팬아웃 라인 사이에 캐패시턴스가 발생할 수 있다. 그러나 오정렬이 일어나지 않은 부분에는 한 쌍의 데이터 팬아웃 라인 사이에 캐패시턴스가 존재하지 않으므로 표시 기판 상에서 한 쌍의 데이터 팬아웃 라인 사이의 캐패시턴스가 균일하지 않아 표시 품질에 악영향을 미칠 수 있다. 본 발명에 따라 한 쌍의 데이터 팬아웃 라인의 일부가 각각 의도적으로 중첩되면 노광 과정에서 오정렬이 발생한 부분과 발생하지 않은 부분에서 모두 한 쌍의 데이터 팬아웃 라인이 중첩하는 영역이 일정하게 유지된다. 따라서 표시 기판 내에서 캐패시턴스의 차이에 따른 표시 품질 저하를 막을 수 있다.

일 실시예에서, 한 쌍의 데이터 팬아웃 라인은 제1 데이터 팬아웃 라인(DFLk) 및 상기 제1 데이터 팬아웃 라인(DFLk)에 인접한 제2 데이터 팬아웃 라인(DFLk+1)을 포함한다. 상기 제1 데이터 팬아웃 라인(DFLk)은 복수의 데이터 라인 중 하나의 데이터 라인(DLk)과 연결된다. 제2 데이터 팬아웃 라인(DFLk+1)은 제2 컨택홀(CH2) 및 제3 컨택홀(CH3)를 통하여 상기 데이터 라인(DLk)과 인접한 다른 데이터 라인(DLk+1)과 연결된다.

일 실시예에서, 제1 데이터 팬아웃 라인(DFLk)은 소스 전극 및 드레인 전극과 동일한 층에 형성되고, 제2 데이터 팬아웃 라인(DFLk+1)은 게이트 전극과 동일한 층에 형성된다.

도 4는 도 3의 'B' 부분을 도시한 확대 평면도이다.

도 4를 참조하면, 본 발명에 따른 박막 트랜지스터 기판은 버퍼층(buffer layer) (126)을 더 포함한다. 일 실시예에서, 상기 버퍼층(126)은 제1 데이터 팬아웃 라인(DFLk)의 적어도 일부의 아래에 형성된다. 일 실시예에서, 상기 버퍼층(126)은 상기 제1 데이터 팬아웃 라인(DFLk)이 제2 데이터 팬아웃 라인(DFLk+1)과 중첩하는 영역에서 형성된다.

도 5는 도 4의 박막 트랜지스터 기판을 선 V-V'을 따라 절단한 단면도이다.

도 5를 참조하면, 제1 데이터 팬아웃 라인(DFLk)은 게이트 절연막(141)에 의하여 상기 제2 데이터 팬아웃 라인(DFLk+1)과 절연된다. 상기 버퍼층(126)은 상기 제1 데이터 팬아웃 라인(DFLk)의 하부에 배치된다. 상기 버퍼층(126)은 도 2의 반도체 패턴(122)과 동일한 층에 형성된다.

상기 버퍼층(126)은 제1 데이터 팬아웃 라인(DFLk)과 제2 데이터 팬아웃 라인(DFLk+1) 사이의 전기적 오픈 회로의 발생을 감소시켜 준다. 제2 데이터 팬아웃 라인(DFLk+1)은 게이트 절연막(141)에 의하여 상기 제2 데이터 팬아웃 라인(DFLk+1)과 절연된다. 제1 데이터 팬아웃 라인(DFLk)이 제2 데이터 팬아웃 라 인(DFLk+1)과 중첩하는 영역 부근에서는 제1 데이터 팬아웃 라인(DFLk) 하부에 제2 데이터 팬아웃 라인(DFLk+1)이 존재하지 않는 다른 부분 보다 제1 데이터 팬아웃 라인(DFLk)이 더 얇아진다. 이것은 제1 데이터 팬아웃 라인(DFLk) 하부에 존재하는 제2 데이터 팬아웃 라인(DFLk+1)의 테이퍼(taper) 각도에 기인한다. 상기 버퍼층(126)은 상기 중첩 영역 근처에서 제2 데이터 팬아웃 라인(DFLk+1)의 엣지(edge)를 감싼다. 따라서 상기 버퍼층(126)은 제1 데이터 팬아웃 라인(DFLk)의 전기적 오픈 가능성을 줄여준다.

일 실시예에서, 상기 버퍼층(126)은 상기 제1 데이터 팬아웃 라인(DFLk)용 마스크와 다른 마스크를 이용하여 형성된다. 도 2에서 설명한 박막 트랜지스터를 형성할 때, 상기 반도체 패턴(122)이 상기 버퍼층(126)과 동시에 형성된다. 상기 버퍼층(126)은 상기 반도체 패턴(122)과 동일한 층에 형성된다.

도 6은 본 발명에 따른 데이터 팬아웃 라인의 다른 실시예를 도시한 확대 평면도이다.

도 6을 참조하면, 버퍼층(127)이 제1 데이터 팬아웃 라인(DFLk)의 아래 전면에 형성된다. 본 실시예에서, 상기 버퍼층(127)은 상기 제1 데이터 팬아웃 라인(DFLk)과 동일한 마스크를 이용하여 형성된다.

도 7은 도 3의 박막 트랜지스터 기판을 선 VII-VII'을 따라 절단한 단면도이다.

도 7을 참조하면, 제1 데이터 팬아웃 라인(DFLk)은 제5 영역(SA5, 도3 참조)에서 데이터 라인(DL1~DLm) 중 하나의 데이터 라인(DLk)으로 연장된다. 따라서 상 기 게이트 절연막(141) 상에 배치된 상기 데이터 라인(DLk)은 상기 제1 데이터 팬아웃부(DF1)에서 상기 제1 데이터 팬아웃 라인(DFLk)으로부터 연장된다.

일 실시예에서, 제1 데이터 팬아웃 라인(DFLk)은 상기 데이터 라인들(DL1~DLm)과 동일한 층으로부터 형성되고, 제2 데이터 팬아웃 라인(DFLk+1)은 상기 게이트 라인들(GL1~GLn)과 동일한 층으로부터 형성된다. 다른 실시예에서, 제1 데이터 팬아웃 라인(DFLk)은 게이트 라인들(GL1~GLn)과 동일한 층으로부터 형성되고, 제2 데이터 팬아웃 라인(DFLk+1)은 데이터 라인들(DL1~DLm)과 동일한 층으로부터 형성된다.

제2 데이터 팬아웃 라인(DFLk+1)은 제5 서브 영역(A5, 도3 참조)에서 데이터 라인(DL1~DLm) 중 다른 하나의 데이터 라인(DLk+1)과 연결된다. 상기 제2 데이터 팬아웃 라인(DFLk+1)은 제2 컨택홀(CH2) 및 제3 컨택홀(CH3)을 통해 연결 부재(150)에 의하여 상기 데이터 라인(DLk+1)과 연결된다. 다른 실시예에서, 상기 제3 컨택홀(CH3)이 생략되고, 상기 데이터 라인(DLk+1)이 상기 제2 데이터 팬아웃 라인(DFLk+1)쪽으로 연장되어 제2 컨택홀(CH2)을 통하여 상기 제2 데이터 팬아웃 라인(DFLk+1)과 직접 접촉될 수도 있다.

상기 연결 부재(150)는 상기 보호막(142) 상에 형성된다. 상기 연결 부재(150)는 도 2의 화소 전극(130)을 형성할 때와 동일한 공정으로 형성되며, 상기 연결 부재(150)는 상기 화소 전극(130)과 동일하거나 실질적으로 유사한 물질로 형성된다.

상술한 바와 같이, 2개의 인접한 한 쌍의 팬아웃 라인의 적어도 일부가 서로 교대로 중첩하여, 상기 한 쌍의 팬아웃 라인들 사이에 미스얼라인(misalign)이 발생하더라도 각각 중첩하는 면적이 일정하게 유지된다. 따라서 2개의 인접한 팬아웃 라인 사이의 캐패시턴스가 일정하게 유지될 수 있다. 그 결과 표시 장치의 표시 품질이 향상된다.

본 발명에서는 데이터 팬아웃부를 기준으로 설명하였으나, 게이트 팬아웃 부에서도 동일한 유사한 개념으로 적용될 수 있다. 이 때 게이트 배선과 데이터 배선의 위치에 따라 한쌍의 팬아웃부 배선의 위치 관계 및 상기 게이트 배선 및/또는 데이터 배선의 연결 관계가 당업자의 현재 기술 수준 내에서 변형될 수 있다.

이상에서 본 발명의 바람직한 실시예들에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 배치도이고,

도 2는 도 1의 박막 트랜지스터 기판을 선 II-II'에 따라 절단한 단면도이고,

도 3은 도 1의 'A' 부분을 확대한 평면도이고,

도 4는 도 3의 'B' 부분을 도시한 확대 평면도이고,

도 5는 도 4의 박막 트랜지스터 기판을 선 V-V'을 따라 절단한 단면도이고,

도 6은 본 발명에 따른 데이터 팬아웃 라인의 다른 실시예를 도시한 확대 평면도이고,

도 7은 도 3의 박막 트랜지스터 기판을 선 VII-VII'을 따라 절단한 단면도이다.

Claims (24)

1. 절연판;

   상기 절연판 상에 배치되며, 적어도 일부가 서로 중첩하는 서로 인접한 적어도 한 쌍의 팬아웃 라인을 포함하고, 상기 한 쌍의 팬아웃 라인이 서로 중첩하는 영역이 일정한 크기를 갖는 복수의 팬아웃 라인;

   상기 복수의 팬아웃 라인에 연결된 복수의 신호선; 및

   상기 복수의 신호선에 연결된 복수의 박막 트랜지스터를 포함하는 박막 트랜지스터 기판.
2. 제1항에 있어서, 상기 한 쌍의 팬아웃 라인의 적어도 일부가 지그재그(zigzag) 형상을 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
3. 제2항에 있어서, 상기 한 쌍의 팬아웃 라인의 각각은 상기 중첩 영역에서 지그재그 형상을 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
4. 제1항에 있어서, 상기 복수의 박막 트랜지스터는

   게이트 전극;

   반도체 패턴;

   상기 게이트 전극과 상기 반도체 패턴 사이에 개재된 게이트 절연막; 및

   상기 반도체 패턴에 연결된 소스 전극 및 드레인 전극을 포함하고,

   상기 한 쌍의 팬아웃 라인 중 제1 팬아웃 라인은 상기 게이트 전극과 동일한 층으로부터 형성되고, 상기 한 쌍의 팬아웃 라인 중 제2 팬아웃 라인은 상기 소스 전극 및 상기 드레인 전극과 동일한 층으로부터 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
5. 제4항에 있어서, 상기 제2 팬아웃 라인의 적어도 일부의 하부에 위치한 버퍼층(buffer layer)을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
6. 제5항에 있어서, 상기 버퍼층은 상기 한 쌍의 팬아웃 라인이 서로 중첩하는 영역에 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
7. 제5항에 있어서, 상기 버퍼층은 상기 제2 팬아웃 라인의 전면 하부에 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
8. 제5항에 있어서, 상기 버퍼층은 상기 반도체 패턴과 동일한 층에 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
9. 제1항에 있어서, 상기 한 쌍의 팬아웃 라인은 서로 다른 층으로부터 형성되고,

   상기 한 쌍의 팬아웃 라인들의 사이에 절연층이 개재되는 것을 특징으로 하는 박막 트랜지스터 기판.
10. 제9항에 있어서, 상기 복수의 신호선은 동일한 층으로부터 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
11. 제9항에 있어서, 상기 한 쌍의 팬아웃 라인 중 제1 팬아웃 라인은 상기 복수의 신호선 중 제1 신호선으로 연장되고, 상기 한 쌍의 팬아웃 라인 중 제2 팬아웃 라인은 상기 절연층에 형성되는 컨택홀(contact hole)을 통하여 상기 제1 신호선에 인접한 제2 신호선에 연결되는 것을 특징으로 하는 박막 트랜지스터 기판.
12. 절연판;

    상기 절연판 상에 배치되는 복수의 게이트 팬아웃 라인;

    상기 절연판 상에 배치되는 복수의 데이터 팬아웃 라인;

    상기 게이트 팬아웃 라인에 연결되는 복수의 게이트 라인;

    상기 데이터 팬아웃 라인에 연결되는 복수의 데이터 라인; 및

    상기 복수의 게이트 라인 및 상기 복수의 데이터 라인에 연결되는 복수의 박막 트랜지스터를 포함하며,

    상기 게이트 팬아웃 라인 및 상기 데이터 팬아웃 라인 중 적어도 하나 씩이 서로 인접한 한 쌍 이상의 팬아웃 라인을 포함하고, 상기 한 쌍의 팬아웃 라인의 적어도 일부는 지그재그(zigzag) 형상을 가지는 박막 트랜지스터 기판.
13. 제12항에 있어서, 상기 한 쌍의 팬아웃 라인의 적어도 일부는 서로 중첩하고, 상기 한 쌍의 팬아웃 라인이 서로 중첩하는 부분들의 면적이 동일한 박막 트랜지스터 기판.
14. 제13항에 있어서, 상기 한 쌍의 팬아웃 라인은 각각 상기 중첩 영역에서 지그재그 형상을 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
15. 제12항에 있어서, 상기 지그재그 형상을 갖는 상기 팬아웃 라인의 전체 형상은 상기 절연판 내에서 밑변이 상기 절연판의 상측을 마주보는 실질적으로 역삼각형 형상에 해당하는 것을 특징으로 하는 박막 트랜지스터 기판.
16. 제15항에 있어서, 상기 한 쌍의 팬아웃 라인 간에 중첩하는 면적의 합은 상기 역삼각형 형상의 중간 영역에서 최대가 되는 것을 특징으로 하는 박막 트랜지스터 기판.
17. 제12항에 있어서, 상기 한 쌍의 팬아웃 라인은 약 90도의 각도로 서로 중첩하는 것을 특징으로 하는 박막 트랜지스터 기판.
18. 제12항에 있어서, 상기 한 쌍의 팬아웃 라인 사이의 캐패시턴스(capacitance)가 각 중첩 영역에 대해 일정하게 유지되는 것을 특징으로 하는 박막 트랜지스터 기판.
19. 제12항에 있어서, 상기 복수의 박막 트랜지스터는

    게이트 전극;

    반도체 패턴;

    상기 게이트 전극과 상기 반도체 패턴 사이에 개재된 게이트 절연막; 및

    상기 반도체 패턴에 연결된 소스 전극 및 드레인 전극을 포함하고,

    상기 한 쌍의 팬아웃 라인 중 제1 팬아웃 라인은 상기 게이트 전극과 동일한 층으로부터 형성되고, 상기 한 쌍의 팬아웃 라인 중 제2 팬아웃 라인은 상기 소스 전극 및 상기 드레인 전극과 동일한 층으로부터 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
20. 제19항에 있어서, 상기 제2 팬아웃 라인의 적어도 일부의 하부에 위치한 버퍼층을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
21. 제12항에 있어서, 상기 한 쌍의 팬아웃 라인은 서로 다른 층으로부터 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
22. 복수의 게이트 전극, 상기 게이트 전극에 연결된 복수의 게이트 라인, 상기 게이트 신호선 중 하나에 연장된 제1 게이트 팬아웃 라인 및 제1 데이터 팬아웃 라인을 형성하는 단계;

    상기 게이트 전극, 상기 게이트 라인, 상기 제1 게이트 팬아웃 라인 및 상기 제1 데이터 팬아웃 라인 상에 게이트 절연막을 형성하는 단계;

    상기 게이트 절연막 상에 복수의 반도체 패턴을 형성하는 단계;

    복수의 소스 전극, 복수의 드레인 전극, 상기 소스 전극에 연결되고 상기 제1 데이터 팬아웃 라인이 데이터 라인 중 하나와 연결되는 복수의 데이터 라인, 상기 제1 게이트 팬아웃 라인에 인접하고 상기 게이트 라인 중 하나에 연결되는 제2 게이트 팬아웃 라인, 및 상기 제1 데이터 팬아웃 라인에 인접하고 상기 제1 게이트 팬아웃 라인의 적어도 일부와 중첩하며 상기 데이터 라인 중 하나에 연장되는 제2 데이터 팬아웃 라인을 형성하는 단계; 및

    상기 소스 전극, 상기 드레인 전극, 상기 데이터 라인, 상기 제2 게이트 팬아 라인 및 상기 제2 데이터 팬아웃 라인 상에 보호막을 형성하는 단계를 포함하는 박막 트랜지스터 기판을 제조 방법.
23. 제22항에 있어서, 연결 부재 및 상기 드레인 전극에 연결되는 화소 전극을 상기 보호막 상에 더 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
24. 제22항에 있어서, 상기 연결 부재는 상기 제2 데이터 팬아웃 라인 및 상기 복수의 데이터 라인 중 하나를 연결하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.

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