KR20100008061A

KR20100008061A - 반도체 디바이스 및 그 제조 방법

Info

Publication number: KR20100008061A
Application number: KR1020080068454A
Authority: KR
Inventors: 장상재; 박철우
Original assignee: 앰코 테크놀로지 코리아 주식회사
Priority date: 2008-07-15
Filing date: 2008-07-15
Publication date: 2010-01-25
Also published as: KR100979846B1

Abstract

본 발명은 도전성 비아와 도전성 패드를 연결하는 도전성 채널을 이용하여 반도체 디바이스의 상부에 형성되는 도전성 패드의 수를 증가시킴으로써, 다수의 입출력 핀을 갖는 다른 반도체 디바이스의 스택을 가능하게 할 수 있는 반도체 디바이스 및 그 제조 방법에 관한 것이다.

이를 위해, 본 발명에 따른 반도체 디바이스는 상부에 다수의 도전성 패턴을 가지며, 하부에 상기 도전성 패턴과 전기적으로 연결되는 다수의 랜드를 가지는 서브스트레이트; 상기 서브스트레이트의 상부에 형성되어, 상기 도전성 패턴과 전기적으로 연결되는 반도체 다이; 상기 반도체 다이를 감싸도록 상기 서브스트레이트의 상부에 형성되는 인캡슐런트; 및 상기 인캡슐런트를 관통하여 형성되어, 일단이 상기 도전성 패턴에 전긱적으로 연결되며, 타단이 외부로 노출되는 다수의 TMV(Through Mold Via)를 포함하여 형성되는 것을 특징으로 한다.

반도체 디바이스, 비아, 패드, 채널, 인캡슐런트

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND FABRICATING　METHOD THEREOF}

본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것이다.

최근 전자 제품들은 반도체 디바이스를 이용하여 제작되고 있다. 반도체 디바이스는 반도체 다이를 기계적으로 지지 및 고정하고 외부 환경으로부터 보호할 뿐만 아니라, 반도체 다이에 전기적 접속 경로를 제공한다.

이러한 반도체 디바이스는 상부 및 하부 각각에 반도체 다이와 외부 회로를 전기적으로 접속시키기 위한 접속 단자를 구비하고 있다.

그런데, 반도체 디바이스의 상부에 구비되는 접속 단자는 통상적으로 반도체 디바이스의 액티브 영역(반도체 다이 및 도전성 와이어의 형성 영역)을 제외한 외부 영역, 즉 가장자리 영역에 형성된다. 이에 따라, 상기 접속 단자를 다수개로 형성하는데 있어서 공간적인 제약이 따른다. 따라서, 반도체 디바이스의 상부로 다수의 입출력 핀을 갖는 다른 반도체를 스택하여 전기적으로 연결시키는데 제약이 따 르므로, 반도체 디바이스의 고기능화를 실현시키기 어려운 문제점이 있다.

또한, 반도체 디바이스의 상부에 구비되는 접속 단자는 주로 레이저 드릴링 방법에 의해 상기 반도체 디바이스의 상부로부터 내부로 깊고 큰 직경을 가지는 비아홀을 형성하고 비아홀에 도전성 물질을 채워 형성된다. 이와 같이, 깊고 큰 직경을 가지는 비아홀을 레이저 드릴링 방법을 이용하여 형성하는 경우 오랜 시간이 걸린다. 따라서, 반도체 디바이스의 전체적인 제조 시간이 길어지는 문제점이 있다.

또한, 반도체 디바이스의 상부에 구비되는 접속 단자는 주로 상기 반도체 디바이스의 상부로 돌출되게 형성되므로, 외력에 의해 발생하는 스크래치 등으로 손상될 수 있다. 이 경우, 접속 단자에 전기적인 오픈(open) 현상이 발생하여 반도체 다이와 외부 회로의 전기적인 연결 특성이 저하되는 문제점이 있다.

본 발명의 목적은 도전성 비아와 도전성 패드를 연결하는 도전성 채널을 이용하여 반도체 디바이스의 상부에 형성되는 도전성 패드의 수를 증가시킴으로써, 다수의 입출력 핀을 갖는 다른 반도체 디바이스의 스택을 가능하게 할 수 있는 반도체 디바이스 및 그 제조 방법을 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 반도체 디바이스는 상부에 다수의 도전성 패턴을 가지며, 하부에 상기 도전성 패턴과 전기적으로 연결되는 다수의 랜드를 가지는 서브스트레이트; 상기 서브스트레이트의 상부에 형성되어, 상기 도전성 패턴과 전기적으로 연결되는 반도체 다이; 상기 반도체 다이를 감싸도록 상기 서브스트레이트의 상부에 형성되는 인캡슐런트; 및 상기 인캡슐런트를 관통하여 형성되어, 일단이 상기 도전성 패턴에 전기적으로 연결되며, 타단이 외부로 노출되는 다수의 TMV(Through Mold Via)를 포함하여 형성되는 것을 특징으로 한다.

또한, 본 발명의 실시예에 따른 반도체 디바이스는 상기 반도체 다이와 상기 도전성 패턴을 전기적으로 연결하는 도전성 와이어를 더 포함할 수 있다.

상기 인캡슐런트는 상기 인캡슐런트의 상면에 형성된 패드 홈; 상기 서브스트레이트 중 상기 반도체 다이 및 상기 도전성 와이어를 포함하는 액티브 영역의 외부 영역에 위치하며, 상기 인캡슐런트의 상면과 상기 도전성 패턴 사이를 관통하는 비아홀; 및 상기 패드 홈과 상기 비아홀이 일직선으로 연결되도록 형성된 채널 홈을 포함할 수 있다.

상기 비아홀의 직경은 상기 패드 홈의 직경보다 작은 것일 수 있다.

상기 TMV는 상기 패드 홈에 형성된 도전성 패드; 상기 비아홀에 형성된 도전성 비아; 및 상기 채널 홈 중 상기 패드 홈과 상기 비아홀을 일 대 일로 연결하는 영역에 형성되는 도전성 채널을 포함할 수 있다.

또한, 상기 인캡슐런트는 상기 인캡슐런트의 상면에 형성된 패드 홈; 상기 서브스트레이트 중 상기 반도체 다이 및 상기 도전성 와이어를 포함하는 액티브 영역의 외부 영역에 위치하며, 상기 인캡슐런트의 상면과 상기 도전성 패턴 사이를 관통하는 비아홀; 및 상기 패드 홈과 상기 비아홀이 일 대 일로 연결되도록 형성된 채널 홈을 포함할 수 있다.

상기 비아홀의 직경이 상기 패드 홈의 직경보다 작은 것일 수 있다.

상기 채널 홈은 평면 형상이 직선 또는 곡선 형태일 수 있다.

상기 TMV는 상기 패드 홈에 형성된 도전성 패드; 상기 비아홀에 형성된 도전성 비아; 및 상기 채널 홈에 형성된 도전성 채널을 포함할 수 있다.

상기 TMV는 주석(Sb), 납(Pb), 금(Au), 은(Ag), 구리(Cu), 비스무트(bi) 또는 이들의 합금을 이용하여 형성될 수 있다.

또한, 본 발명의 실시예에 따른 반도체 디바이스는 상기 다수의 랜드에 형성되는 솔더볼을 더 포함할 수 있다.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법은 상부에 다수의 도전성 패턴을 가지며, 하부에 상기 도전성 패턴과 전기적으로 연결되는 다수의 랜드를 가지는 서브스트레이트를 준비하는 서브스트레이트 준비 단계; 상기 서브스트레이트의 상부에 반도체 다이를 부착시키고, 상기 반도체 다이와 상기 도전성 패턴을 전기적으로 연결하는 반도체 다이 연결 단계; 상기 반도체 다이를 감싸고 상면에 패드 홈을 형성하도록 상기 서브스트레이트의 상부를 인캡슐레이션하여 인캡슐런트를 형성하는 인캡슐런트 형성 단계; 상기 인캡슐런트의 상면으로부터 관통하여 상기 도전성 패턴에 이르는 비아홀을 형성하는 비아홀 형성 단계; 상기 패드 홈과 상기 비아홀을 연결하는 채널 홈을 형성하는 채널 홈 형성 단계; 및 상기 패드 홈과, 상기 비아홀과, 상기 채널 홈 중 상기 패드 홈과 상기 비아홀을 일 대 일로 연결하는 영역에 도전성 물질을 도포하여 TMV(Through Mold Via)를 형성하는 TMV 형성 단계를 포함하는 것을 특징으로 한다.

상기 반도체 다이 연결 단계는 상기 반도체 다이와 상기 도전성 패턴을 도전성 와이어에 의해 전기적으로 연결하는 것을 포함할 수 있다.

상기 비아홀 형성 단계는 상기 비아홀이 상기 서브스트레이트 중 상기 반도체 다이 및 상기 도전성 와이어를 포함하는 액티브 영역의 외부 영역에 위치하도록, 상기 비아홀을 레이저 드릴링 방법에 의해 형성하는 것일 수 있다.

상기 채널 홈 형성 단계는 상기 비아홀과 상기 패드 홈을 일직선으로 연결하는 소잉라인을 따라 상기 인캡슐런트의 상면을 소잉함으로써 상기 채널 홈을 형성하는 것일 수 있다.

상기 채널 홈 형성 단계는 상기 비아홀과 상기 패드 홈을 일 대 일로 연결하도록 레이저 드릴링 방법을 이용해 상기 채널 홈을 형성하는 것일 수 있다.

상기 채널 홈의 평면 형상은 직선 또는 곡선 형태일 수 있다.

상기 TMV 형성 단계는 상기 도전성 물질을 분사, 코팅, 프린팅 및 도금 방법 중 선택된 어느 하나의 방법을 이용하여 도포함으로써 이루어지는 것일 수 있다.

본 발명의 실시예에 따른 반도체 디바이스의 제조 방법은 상기 다수의 랜드에 솔더볼을 형성하는 솔더볼 형성 단계를 더 포함할 수 있다.

본 발명의 실시예에 따른 반도체 디바이스 및 그 제조 방법은 도전성 비아와 도전성 패드를 연결하는 도전성 채널을 이용하여 반도체 디바이의 상부에 형성되는 도전성 패드의 수를 증가시킬 수 있다. 이에 따라, 본 발명의 실시예에 따른 반도체 디바이스 및 그 제조 방법은 다수의 입출력 핀을 갖는 다른 반도체 디바이스의 스택을 가능하게 함으로써, 반도체 디바이스의 고기능화를 실현시킬 수 있다.

또한, 본 발명의 실시예에 따른 반도체 디바이스 및 그 제조 방법은 도전성 패드의 일부만 반도체 디바이스의 상부로 노출시키고 도전성 패드를 패드 홈 내부에 형성함으로써, 외력에 의해 발생하는 도전성 패드의 스크래치 등을 방지하여 반도체 다이와 외부 회로 사이의 전기적 연결이 오픈(open) 되는 현상 등을 방지할 수 있다. 다. 이에 따라, 본 발명의 실시예에 따른 반도체 디바이스 및 그 제조 방법은 반도체 디바이스와 외부 회로 사이의 전기적 연결 특성을 향상시킬 수 있 다.

또한, 본 발명의 실시예에 따른 반도체 디바이스 및 그 제조 방법은 다른 반도체 디바이스의 외부 회로와 직접 접촉하는 도전성 패드를 크게 형성함으로써, 반도체 디바이스와 다른 반도체 디바이스의 외부 회로와의 용이한 기계적 전기적 접촉을 이루게 할 수 있다.

이하에서 첨부된 도면과 실시예를 참조하여 본 발명에 따른 반도체 패키지 제조 방법에 대해 상세히 설명하기로 한다.

도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 평면도이고, 도 2는 도 1의 L-L 라인을 따라 절취된 반도체 디바이스의 단면도이다.

도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 서브스트레이트(10), 반도체 다이(20), 다수의 도전성 와이어(30), 인캡슐런트(40), 다수의 TMV(Through Mold Via; 50) 및 다수의 솔더볼(60)를 포함하여 형성된다.

상기 서브스트레이트(10)는 대략 플레이트 형상을 가진다. 상기 서브스트레이트(10)는 상기 서브스트레이트(10)를 관통하는 다수의 도전성 비아(11), 상부에 형성되어 상기 도전성 비아(11)와 전기적으로 연결된 다수의 도전성 패턴(12), 하부에 형성되어 상기 도전성 비아(11)와 전기적으로 연결된 다수의 랜드(113)를 포함한다. 또한, 상기 랜드(13)는 상기 서브스트레이트(10)의 하부로 노출될 영역을 제외하고는 솔더 마스크(미도시)로 덮여져 형성될 수 있다.

상기 반도체 다이(20)는 접착제(21)에 의해 상기 서브스트레이트(10)의 상부에 형성된다. 상기 반도체 다이(20)는 실리콘 기판상에 다수의 트랜지스터, 저항, 캐패시터 등이 집적되어 있는 회로를 말한다. 상기 반도체 다이(20)는 기계를 제어하거나 정보를 기억하는 일 등을 수행한다.

상기 반도체 다이(20)는 일면에 형성된 다수의 본드 패드(22)를 포함한다. 여기서, 상기 본드 패드(22)는 돌출된 것으로 도시되어 있으나, 설명의 편의를 위한 것이며, 실제로는 반도체 다이(20)의 내부에 형성될 수 있다.

상기 도전성 와이어(30)는 상기 서브스트레이트(10)의 도전성 패턴(12)과 상기 반도체 다이(20)를 전기적으로 연결한다. 이를 위해, 상기 도전성 와이어(30)는 상기 반도체 다이(20)의 본드 패드(22)에 볼 본딩을 형성하고, 상기 서브스트레이트(10)의 도전성 패턴(12)에 스티치 본딩 영역을 형성하는 와이어 본딩 방법을 이용하여 형성될 수 있다.

상기 인캡슐런트(40)는 상기 반도체 다이(20)를 감싸도록 상기 서브스트레이트(10)의 상부에 형성된다. 상기 인캡슐런트(40)는 반도체 디바이스(100)의 외형을 유지하며, 상기 반도체 다이(20) 등을 보호한다. 이를 위해, 상기 인캡슐런트(40)는 통상의 에폭시 수지, 실리콘 수지 또는 그 등가물 중 선택된 어느 하나를 이용한 몰딩 공정에 의해 형성될 수 있다.

이러한 인캡슐런트(40)는 패드 홈(42), 비아홀(44) 및 채널 홈(46)을 포함할 수 있다.

상기 패드 홈(42)은 상기 인캡슐런트(40)의 상면에 형성되며, 상기 인캡슐런트(40)를 형성하는 몰딩 공정시 함께 형성될 수 있다. 또한, 상기 패드 홈(42)은 레이저 드릴링 방법에 의해 상기 인캡슐런트(40)에 상면에 형성될 수 있다.

상기 비아홀(44)은 상기 인캡슐런트(40)의 상면과 상기 도전성 패턴(12) 사이를 관통하여 형성된다. 상기 비아홀(44)은 레이저 드릴링 방법에 의해 형성시 상기 반도체 다이(20) 및 상기 도전성 와이어(30)의 손상을 막기 위해, 상기 서브스트레이트(10) 중 상기 반도체 다이(20) 및 상기 도전성 와이어(30)를 포함하는 액티브 영역(AA)의 외부 영역(EA)에 위치하는 것이 바람직하다. 여기서, 상기 비아홀(44)의 직경은 상기 패드 홈(42)의 직경보다 작게 이루어질 수 있다. 이는, 외부 회로와 직접적으로 접촉되는 도전성 패드(52)가 형성되는 공간이 상기 비아홀(44)이 아닌 상기 패드 홈(42)이기 때문이다. 다시 말해서, 외부 회로와 도전성 패드(52)의 넓은 접촉 영역을 확보하기 위해서 상기 도전성 패드(52)가 형성되는 상기 패드 홈(42)의 직경은 크게 형성되어야 하지만, 외부 회로와 직접 접촉하지 않는 도전성 비아(54)가 형성되는 상기 비아홀(44)은 상기 패드 홈(42)의 직경보다 작게 형성됨이 가능하다.

상기 채널 홈(46)은 상기 인캡슐런트(40)의 상면에 상기 패드 홈(42)과 상기 비아홀(42)을 일직선으로 연결하도록 형성된다. 상기 채널 홈(46)은 소잉(sawing) 방법에 의해 형성될 수 있다. 이러한 채널 홈(46)은 패드 홈(42)들 간에 중첩이 일어나지 않도록 하면서 상기 패드 홈(42)과 상기 비아홀(42)을 연결하는데 사용되기 때문에, 상기 인캡슐런트(40)의 상면에 형성되는 상기 패드 홈(42)의 개수를 증가 시킬 수 있다. 이렇게, 패드 홈(42)의 개수가 증가하면, 상기 패드 홈(42)에 도전성 물질이 채워져 형성되는 도전성 패드의 수도 당연히 증가한다. 따라서, 반도체 디바이스(100)의 상부에 입출력 핀의 개수가 증가되어, 상기 반도체 디바이스(100) 상부에 다수개의 입출력 핀을 갖는 다른 반도체 디바이스의 스택이 가능하게 됨으로써, 반도체 디바이스(100)의 고기능화가 실현될 수 있다.

상기 다수의 TMV(50)는 상기 인캡슐런트(40)를 관통하면서, 일단이 상기 도전성 패턴(12)에 전기적으로 연결되며, 타단이 상기 인캡슐런트(40)의 상면으로 노출되도록 형성된다. 이러한 TMV(50)는 상기 인캡슐런트(40)의 상부에 스택되는 외부 회로와 상기 반도체 다이를 전기적으로 연결한다.

구체적으로, 상기 TMV(50)는 도전성 패드(52), 도전성 비아(54), 도전성 채널(56)을 포함하여 이루어질 수 있다.

상기 도전성 패드(52)는 상기 패드 홈(42)에 도전성 물질을 도포하여 형성되며, 상기 인캡슐런트(40)의 상부에 스택되는 다른 반도체 디바이스의 외부 회로와 전기적 및 기계적으로 접촉된다. 여기서, 상기 도전성 패드(52)는 상기 패드 홈(42)의 내부에 위치하고, 일부만 상기 인캡슐런트(40)의 상면으로 노출되기 때문에, 외력에 의해 발생되는 도전성 패드(52)의 스크래치 등이 줄어들 수 있다. 한편, 도 1에 도시된 상기 도전성 패드(52)의 배치는 일 예일 뿐, 규칙적인 배열로 배치될 수 있음은 물론이다.

상기 도전성 비아(54)는 상기 비아홀(44)에 도전성 물질을 도포하여 형성된다. 이때, 상기 도전성 비아(54)는 외부 회로와의 불필요한 전기적인 단락을 방지 하기 위해 상기 인캡슐런트(40)의 상면으로 노출되지 않는 것이 바람직하다.

상기 도전성 채널(56)은 상기 채널 홈(46) 중 상기 패드 홈(42)과 상기 비아홀(44)을 일 대 일로 연결하는 영역에만 도전성 물질이 도포되어 형성된다. 이는, 상기 채널 홈(46)이 하나의 비아홀(44)과 복수개의 패드 홈(42)을 일직선으로 연결하는 경우에 있어서, 상기 채널 홈(46) 전체에 도전성 물질이 채워지면 복수개의 패드 홈(42)에 형성된 복수개의 도전성 패드(52) 간에 전기적인 단락이 발생될 수 있기 때문이다. 여기서, 상기 도전성 채널(56)도 외부 회로와의 불필요한 전기적인 단락을 방지하기 위해 상기 인캡슐런트(40)의 상면으로 노출되지 않는 것이 바람직하다.

상기와 같은 구성을 가지는 TMV(50)는 도전성 물질을 분사, 코팅, 프린팅 및 도금 방법 중 선택된 어느 하나의 방법을 이용하여 도포함으로써 일체로 형성될 수 있으며, 상기 도전성 물질은 주석(Sb), 납(Pb), 금(Au), 은(Ag), 구리(Cu), 비스무트(bi) 또는 이들의 합금일 수 있다.

상기 솔더볼(60)은 상기 서브스트레이트(10)의 랜드(13)에 볼 형상으로 형성될 수 있다. 이러한 솔더볼(60)은 반도체 디바이스(100)를 다른 반도체 디바이스에 스택시킬 때 또는 외부 장치에 실장시킬 때, 반도체 디바이스 간 또는 외부 장치와의 전기적 및 기계적 접촉을 용이하게 한다. 상기 솔더볼(60)은 솔더 재질로 형성될 수 있다.

이와 같이, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 상기 도전성 비아(54)와 도전성 패드(52)를 연결하는 도전성 채널(56)을 이용하여 인캡슐런 트(40)의 상부에 형성되는 도전성 패드(52)의 수를 증가시킬 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 다수의 입출력 핀을 갖는 다른 반도체 디바이스의 스택을 가능하게 함으로써, 반도체 디바이스의 고기능화를 실현시킬 수 있다.

또한, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 상기 도전성 패드(52)의 일부만 상기 인캡슐런트(40)의 상면으로 노출시키고 상기 도전성 패드(50)를 상기 패드 홈(42) 내부에 형성함으로써, 외력에 의해 발생하는 상기 도전성 패드(52)의 스크래치 등을 방지하여 상기 TMV(50)의 전기적인 오픈(open) 현상 등을 줄일 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 상기 TMV(50)를 통한 상기 반도체 디바이스(100)와 외부 회로 사이의 전기적인 연결 특성을 향상시킬 수 있다.

또한, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 다른 반도체 디바이스의 외부 회로와 직접 접촉하는 도전성 패드(52)를 크게 형성함으로써, 다른 반도체 디바이스와의 용이한 기계적 전기적 접촉을 이루게 할 수 있다.

다음은 본 발명의 다른 실시예에 따른 반도체 디바이스(200)에 대해 살펴보기로 한다.

본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 도 1에 도시된 반도체 디바이스(100)와 비교할 때, 패드 홈(42)과 비아홀(44)을 일 대 일로 연결하는 채널 홈(146)을 구비하는 점만 제외하고, 동일한 구성을 가지며 동일한 작용을 한 다. 이에 따라, 동일한 구성에 대해 동일한 도면 부호를 붙이기로 하고 중복된 설명은 생략하기로 하며, 채널 홈(146)의 구성에 따라 달라진 인캡슐런트(140) 및 TMV(150)에 대해서만 설명하기로 한다.

도 3은 본 발명의 다른 실시예에 따른 반도체 디바이스의 평면도이다.

도 3을 참조하면, 상기 반도체 디바이스(200)의 인캡슐런트(140)는 패드 홈(42), 비아홀(44) 및 채널 홈(146)을 포함한다.

상기 채널 홈(146)은 상기 인캡슐런트(140)의 상면에 상기 패드 홈(42)과 상기 비아홀(44)을 일 대 일로 연결하도록 형성된다. 이를 위해, 상기 채널 홈(146)은 레이저 드릴링 방법에 의해 형성될 수 있다. 이때, 상기 채널 홈(46)은 직선 형태로 형성될 수 있으며, 이에 따라 상기 채널 홈(46)의 평면 형상은 직선일 수 있다.

상기 반도체 디바이스(200)의 TMV(150)는 도전성 패드(52), 도전성 비아(54) 및 도전성 채널(156)을 포함한다.

상기 도전성 채널(156)은 상기 채널 홈(146) 전체에 도전성 물질을 도포하여 형성된다. 상기 도전성 채널(156)은 외부 회로와의 불필요한 전기적인 단락을 방지하기 위해 상기 인캡슐런트(140)의 상면으로 노출되지 않는 것이 바람직하다.

이와 같이, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는, 상기 채널 홈(146) 전체를 상기 도전성 물질로 채워 상기 도전성 채널 홈(156)을 형성함으로써 상기 인캡슐런트(140)에 상기 채널 홈(146)으로 인한 빈 공간을 형성시키지 않는다. 이에 따라, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는, 본 발 명의 일 실시예에 따른 반도체 디바이스(100)에서 상기 채널 홈(46) 중 상기 패드 홈(42)과 상기 비아홀(44)을 일 대 일로 연결하는 일부 영역만을 도전성 물질로 채워 상기 도전성 채널(56)을 형성함으로써 상기 도전성 물질이 채워지지 않은 채널 홈(46)에 의해 빈 공간이 발생되는 경우보다, 전체적인 강도를 높일 수 있다. 따라서, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 본 발명의 일 실시예에 따른 반도체 디바이스(100)보다 외력에 의한 변형을 효과적으로 줄일 수 있다.

다음은 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)에 대해 살펴보기로 한다.

본 발명의 또다른 실시예에 따른 반도체 디바이스(300)는 도 3에 도시된 반도체 디바이스(200)와 비교할 때, 곡선 형태로 패드 홈(42)과 비아홀(44)을 일 대일로 연결하는 또다른 채널 홈(246)을 더 구비하는 점만 제외하고, 동일한 구성을 가지며 동일한 작용을 한다. 이에 따라, 동일한 구성에 대해 동일한 도면 부호를 붙이기로 하고 중복된 설명은 생략하기로 하며, 채널 홈(246)의 구성에 따라 달라진 인캡슐런트(240) 및 TMV(250)에 대해서만 설명하기로 한다.

도 4는 본 발명의 또다른 실시예에 따른 반도체 디바이스의 평면도이다.

도 4를 참조하면, 상기 반도체 디바이스(300)의 인캡슐런트(240)는 패드 홈(42), 비아홀(44) 및 채널 홈(146), 및 또다른 채널 홈(246)을 포함한다.

상기 또다른 채널 홈(246)은 상기 채널 홈(146)과 마찬가지로 상기 인캡슐런트(240)의 상면에 상기 패드 홈(42)과 상기 비아홀(44)을 일 대 일로 연결하도록 형성된다. 다만, 상기 또다른 채널 홈(246)은 상기 채널 홈(146)과 달리 레이저 드릴링 방법에 의해 곡선 형태로 형성된다. 이에 따라, 상기 또다른 채널 홈(246)의 평면 형상은 곡선일 수 있다. 이와 같이, 상기 또다른 채널 홈(246)은 곡선 형태로 형성되기 때문에, 상기 패드 홈(42)과 상기 비아홀(44)을 연결하는데 있어서 직선 형태로 형성되는 채널 홈(146)보다 공간적인 제약이 적다. 따라서, 상기 또다른 채널 홈(246)은 상기 인캡슐런트(240)의 상면에 형성되는 상기 패드 홈(42)의 개수를 더욱 증가시킬 수 있다.

상기 반도체 디바이스(300)의 TMV(250)는 도전성 패드(52), 도전성 비아(54), 도전성 채널(156) 및 또다른 도전성 채널(256)을 포함한다.

상기 또다른 도전성 채널(256)은 상기 또다른 채널 홈(246)에 도전성 물질을 도포하여 형성된다. 상기 또다른 도전성 채널(256)은 상기 도전성 채널(156)과 마찬가지로 외부 회로와의 불필요한 전기적인 단락을 방지하기 위해 상기 인캡슐런트(240)의 상면으로 노출되지 않는 것이 바람직하다.

이와 같이, 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)는 상기 패드 홈(42)과 상기 비아홀(44)을 일 대 일로 연결하는 상기 또다른 채널 홈(246)을 곡선 형태로 형성함으로써, 상기 비아홀(44)과 연결되는 상기 패드 홈(42)을 형성하는데 공간적인 제약을 크게 받지 않는다. 이에 따라, 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)는 도 1 및 도 3에 도시된 반도체 디바이스들(100,200)보다 패드 홈(42)의 개수를 더욱 증가시킬 수 있으며, 더불어 상기 패드 홈(42)을 도전성 물질로 채워 형성되는 도전성 패드(52)의 개수를 더욱 증가시 킬 수 있다. 따라서, 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)는 더욱 다양한 다수의 입출력 핀을 갖는 다른 반도체 디바이스의 스택을 가능하게 함으로써, 반도체 디바이스의 고기능화를 실현시킬 수 있다.

다음은 본 발명의 일 실시예에 따른 반도체 디바이스(200)의 제조 방법에 대해 설명하기로 한다.

도 5는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 반도체 디바이스의 플로우 챠트이고, 도 6은 도 5의 서브스트레이트 준비 단계를 설명하기 위한 단면도이고, 도 7은 도 5의 반도체 연결 단계를 설명하기 위한 단면도이고, 도 8a 및 도 8b는 도 5의 인캡슐레이션 형성 단계를 설명하기 위한 단면도들이고, 도 9a 및 도 9b는 도 5의 비아홀 형성 단계를 설명하기 위한 평면도 및 단면도이고, 도 10a 및 도 10b는 도 5의 채널 홈 형성 단계를 설명하기 위한 평면도 및 단면도이고, 도 11은 도 5의 TMV 형성 단계를 설명하기 위한 단면도이고, 도 12는 도 5의 솔더볼 형성 단계를 설명하기 위한 단면도이다.

도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스(200)의 제조 방법은 서브스트레이트 준비 단계(S1), 반도체 다이 연결 단계(S2), 인캡슐런트 형성 단계(S3), 비아홀 형성 단계(S4), 채널 홈 형성 단계(S5), TMV 형성 단계(S6), 및 솔더볼 형성 단계(S7)를 포함한다.

도 6을 참조하면, 상기 서브스트레이트 준비 단계(S1)는 상부에 다수의 도전성 패턴(12)을 가지며, 하부에 상기 도전성 패턴(12)과 전기적으로 연결되는 다수 의 랜드(13)를 가지는 서브스트레이트(10)를 준비하는 단계이다.

상기 서브스트레이트(10)의 도전성 패턴(12)과 랜드(13)는 도전성 비아(11)를 통해 상호 간에 연결되며, 솔더 마스크(미도시)를 통해 일부분 절연된다. 이러한 서브스트레이트(10)는 앞에서 충분히 설명하였으므로, 상세한 설명은 생략하기로 한다.

도 7을 참조하면, 상기 반도체 다이 연결 단계(S2)는 상기 서브스트레이트(10)의 상부에 반도체 다이(20)를 부착시키고, 상기 반도체 다이(20)와 상기 도전성 패턴(12)을 전기적으로 연결하는 단계이다.

상기 반도체 다이(20)는 상면에 다수의 본드 패드(22)를 구비하며, 접착제(21)에 의해 상기 서브스트레이트(10)의 상부에 부착된다. 이러한 반도체 다이(20)는 도전성 와이어(30)에 의해 상기 서브스트레이트(10)의 도전성 패턴(12)과 전기적으로 연결된다.

도 8a 및 도 8b를 참조하면, 상기 인캡슐런트 형성 단계(S3)는 상기 반도체 다이(20)를 감싸고 상면에 패드 홈(42)을 형성하도록 상기 서브스트레이트(10)의 상부를 인캡슐레이션하여 인캡슐런트(40)를 형성하는 단계이다.

상기 인캡슐런트(40)는 몰드 캐비티(1a,1b)를 이용한 몰딩 공정에 의해 형성된다. 상기 인캡슐런트(40)는 에폭시 수지, 실리콘 수지 또는 그 등가물로 형성될 수 있다. 여기서, 상기 패드 홈(42)은 외부 회로와 직접적으로 연결되는 도전성 패드를 형성하기 위해 도전성 물질이 채워지는 공간으로서, 이후 도전성 패드와 외부 회로의 넓은 접촉 면적을 확보하도록 하기 위해 큰 직경을 가지는 것이 유리하다. 이에 따라, 상기 패드 홈(42)은 상기 몰드 캐비티(1a,1b)를 이용한 몰딩 공정에 의해 인캡슐런트(40)를 형성할 때 함께 형성된다. 한편, 상기 패드 홈(42)은 상기 인캡슐런트(40)의 몰딩 공정 외에도 별도로 레이저 드릴링 방법에 의해 형성될 수도 있다.

도 9a 및 도 9b를 참조하면, 상기 비아홀 형성 단계(S4)는 상기 인캡슐런트(40)의 상면으로부터 관통하여 상기 도전성 패턴(12)에 이르는 비아홀(44)을 형성하는 단계이다.

상기 비아홀(44)은 상기 패드 홈(42)에 형성되는 도전성 패드와 반도체 다이(20)를 전기적으로 연결하는 중간 경로인 도전성 비아를 형성하기 위해 도전성 물질이 채워지는 공간으로서, 외부 회로와 직접적으로 연결되는 도전성 패드가 형성되는 상기 패드 홈(42)보다 작은 직경으로 형성됨이 가능하다. 이에 따라, 상기 비아홀(44)은 레이저 드릴링 방법으로 형성될 수 있다. 이렇게, 비아홀(44)이 작은 직경을 가지도록 형성되어, 레이저 드릴링 방법을 이용한 비아홀(44)의 형성시간이 줄어들게 됨으로써 반도체 디바이스의 전체 제조 시간이 줄어들 수 있다. 여기서, 상기 비아홀(44)은 상기 반도체 다이(20) 및 상기 도전성 와이어(30)에 손상을 주지 않도록 상기 서브스트레이트(10) 중 상기 반도체 다이(20) 및 상기 도전성 와이어(30)를 포함하는 액티브 영역(AA)의 외부 영역(EA)에 위치하도록 형성된다.

도 10a 및 도 10b를 참조하면, 상기 채널 홈 형성 단계(S5)는 상기 패드 홈(42)과 비아홀(44)을 일직선으로 연결하는 채널 홈(46)을 형성하는 단계이다.

상기 채널 홈(46)은 소잉장치(미도시)로 상기 패드 홈(42)과 비아홀(44)을 일직선으로 연결하는 소잉라인(SL)을 따라 상기 인캡슐런트(40)의 상면을 소잉하는 소잉(sawing) 방법에 의해 형성될 수 있다. 또한, 도시하진 않았지만, 상기 채널 홈(46)은 상기 인캡슐런트(40)를 몰딩 공정으로 형성시 함께 형성될 수도 있다.

도 11을 참조하면, 상기 TMV 형성 단계(S6)는 상기 패드 홈(42)과, 상기 비아홀(44)과, 상기 채널 홈(46) 중 상기 패드 홈(42)과 상기 비아홀(44)을 일 대 일로 연결하는 영역에 도전성 물질을 도포하여 TMV(50)를 형성하는 단계이다.

상기 도전성 물질의 도포는 분사, 코팅, 프린팅 및 도금 방법 중 선택된 어느 하나의 방법으로 이루어질 수 있다. 여기서, 상기 비아홀(44) 및 상기 채널 홈(46)에 대한 도전성 물질의 분포는, 반도체 디바이스(100)에 스택되는 다른 반도체 디바이스와 반도체 디바이스(100)의 불필요한 전기적인 단락을 방지하기 위해 상기 인캡슐런트(40)의 상면으로 노출되지 않도록 이루어진다. 또한, 상기 채널 홈(46) 중 상기 패드 홈(42)과 상기 비아홀(44)을 일 대 일로 연결하는 영역에만 도전성 물질이 도포하는 이유는 상기 채널 홈(46)이 하나의 비아홀(44)과 복수개의 패드 홈(42)을 일직선으로 연결하는 경우, 상기 채널 홈(46) 전체에 도전성 물질이 채워지면, 패드 홈(42)들에 형성되는 도전성 패드들 간에 전기적인 단락이 발생될 수 있기 때문이다.

상기와 같은 방법에 의해 형성된 TMV(50)는 상기 패드 홈(42)에 형성된 도전성 패드(52)와, 상기 비아홀(44)에 형성된 도전성 비아(54)와, 상기 채널 홈(46) 중 상기 패드 홈(42)과 상기 비아홀(44)을 일 대 일로 연결하는 영역에 형성된 도전성 채널(56)을 포함하게 된다.

도 12를 참조하면, 상기 솔더볼 형성 단계(S7)는 상기 랜드(13)에 솔더볼(60)을 형성하는 단계이다.

상기 솔더볼(60)은 이후 상기 반도체 다이(100)의 하부에 스택되는 다른 반도체 디바이스의 외부 회로와 연결되어, 상기 반도체 다이(20)로 전기적인 신호가 입출력되기 위한 경로를 제공한다.

다음은 본 발명의 다른 실시예에 따른 반도체 디바이스(200)의 제조 방법에 대해 설명하기로 한다.

본 발명의 다른 실시예에 따른 반도체 디바이스(200)의 제조 방법은 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법과 비교하여 채널 홈 형성 단계(S15)만 다를 뿐 동일한 단계를 가진다. 이에 따라, 동일한 단계에 대한 중복된 설명은 생략하기로 하고, 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법과 차이가 있는 채널 홈 형성 단계(S15)에 대해서만 설명하기로 한다.

도 13은 본 발명의 다른 실시예에 따른 반도체 디바이의 제조 방법을 설명하기 위한 반도체 디바이스의 플로우 챠트이고, 도 14는 도 13의 채널 홈 형성 단계를 설명하기 위한 평면도이다.

도 13을 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)의 제조 방법은 서브스트레이트 준비 단계(S1), 반도체 다이 연결 단계(S2), 인캡슐런트 형성 단계(S3), 비아홀 형성 단계(S4), 채널 홈 형성 단계(S15), TMV 형성 단계(S6), 및 솔더볼 형성 단계(S7)를 포함한다.

도 14를 참조하면, 상기 채널 홈 형성 단계(S15)는 상기 패드 홈(42)과 상기 비아홀(44)을 일 대 일로 연결하는 채널 홈(146)을 형성하는 단계이다.

상기 채널 홈(146)은 레이저 드릴링 방법을 이용해 형성될 수 있다. 상기 레이저 드릴링 방법은, 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법에서 소잉 방법을 이용해 패드 홈(42)과 비아홀(44)을 일직선으로 연결하는 경우보다, 원하는 대로 패드 홈(42)과 비아홀(44)을 일 대 일로 연결할 수 있다. 도 14에서는, 레이저 드릴링 방법을 이용해 평면 형상이 직선 형태인 채널 홈(146)이 형성된 구조가 도시되었다. 한편, 상기 채널 홈(146)은 레이저 드릴링 방법을 이용하여 형성되는 것으로 설명하였지만, 상기 인캡슐런트(140)를 몰딩 공정을 이용하여 형성시 함께 형성될 수도 있다.

다음은 본 발명의 다른 실시예에 따른 반도체 디바이스(300)의 제조 방법에 대해 설명하기로 한다.

본 발명의 다른 실시예에 따른 반도체 디바이스(300)의 제조 방법은 본 발명의 다른 실시예에 따른 반도체 디바이스(200)의 제조 방법과 비교하여 채널 홈 형성 단계(S25)만 다를 뿐 동일한 단계를 가진다. 이에 따라, 동일한 단계에 대한 중복된 설명은 생략하기로 하고, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)의 제조 방법과 차이가 있는 채널 홈 형성 단계(S25)에 대해서만 설명하기로 한다.

도 15는 본 발명의 또다른 실시예에 따른 반도체 디바이의 제조 방법을 설명 하기 위한 반도체 디바이스의 플로우 챠트이고, 도 16는 도 15의 채널 홈 형성 단계를 설명하기 위한 평면도이다.

도 15를 참조하면, 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)의 제조 방법은 서브스트레이트 준비 단계(S1), 반도체 다이 연결 단계(S2), 인캡슐런트 형성 단계(S3), 비아홀 형성 단계(S4), 채널 홈 형성 단계(S25), TMV 형성 단계(S6), 및 솔더볼 형성 단계(S7)를 포함한다.

도 15를 참조하면, 상기 채널 홈 형성 단계(S25)는 상기 패드 홈(42)과 상기 비아홀(44)을 일 대 일로 연결하는 채널 홈(146,246)을 형성하는 단계이다.

구체적으로, 상기 채널 홈 형성 단계(S25)는 레이저 드릴링 방법을 이용해 직선 형태의 채널 홈(146)을 형성하고, 곡선 형태의 또다른 채널 홈(246)을 형성한다. 이와 같이, 레이저 드릴링 방법을 이용해 직선 형태의 채널 홈(146)을 형성할 뿐 아니라 곡선 형태의 또다른 채널 홈(246)을 형성하는 경우, 직선 형태로만 채널 홈(146)을 형성하는 경우보다 원하는 대로 패드 홈(42)과 비아홀(44)을 더욱 자유롭게 일 대 일로 연결할 수 있다. 한편, 상기 채널 홈(146)과 또다른 채널 홈(246)은 레이저 드릴링 방법을 이용하여 형성되는 것으로 설명하였지만, 상기 인캡슐런트(240)을 몰딩 공정을 이용하여 형성시 함께 형성될 수도 있다.

본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형의 실시가 가능한 것은 물론이 고, 그와 같은 변경은 특허청구범위 기재의 범위 내에 있게 된다.

도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 평면도이다.

도 2는 도 1의 L-L 라인을 따라 절취된 반도체 디바이스의 단면도이다.

도 5는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 반도체 디바이스의 플로우 챠트이다.

도 6은 도 5의 서브스트레이트 준비 단계를 설명하기 위한 단면도이다.

도 7은 도 5의 반도체 연결 단계를 설명하기 위한 단면도이다.

도 8a 및 도 8b는 도 5의 인캡슐런트 형성 단계를 설명하기 위한 단면도들이다.

도 9a 및 도 9b는 도 5의 비아홀 형성 단계를 설명하기 위한 평면도 및 단면도이다.

도 10a 및 도 10b는 도 5의 채널 홈 형성 단계를 설명하기 위한 평면도 및 단면도이다.

도 11은 도 5의 TMV 형성 단계를 설명하기 위한 단면도이다.

도 12는 도 5의 솔더볼 형성 단계를 설명하기 위한 단면도이다.

도 13은 본 발명의 다른 실시예에 따른 반도체 디바이의 제조 방법을 설명하기 위한 반도체 디바이스의 플로우 챠트이다.

도 14는 도 13의 채널 홈 형성 단계를 설명하기 위한 평면도이다.

도 15는 본 발명의 또다른 실시예에 따른 반도체 디바이의 제조 방법을 설명하기 위한 반도체 디바이스의 플로우 챠트이다.

도 16는 도 15의 채널 홈 형성 단계를 설명하기 위한 평면도이다.

< 도면의 주요 부분에 대한 부호의 설명 >

10: 서브스트레이트 20: 반도체 다이

30: 도전성 와이어 40: 인캡슐런트

50: TMV(Through Mold Via) 60: 솔더볼

100, 200, 300: 반도체 디바이스

Claims

상부에 다수의 도전성 패턴을 가지며, 하부에 상기 도전성 패턴과 전기적으로 연결되는 다수의 랜드를 가지는 서브스트레이트;

상기 서브스트레이트의 상부에 형성되어, 상기 도전성 패턴과 전기적으로 연결되는 반도체 다이;

상기 반도체 다이를 감싸도록 상기 서브스트레이트의 상부에 형성되는 인캡슐런트; 및

상기 인캡슐런트를 관통하여 형성되어, 일단이 상기 도전성 패턴에 전기적으로 연결되며, 타단이 외부로 노출되는 다수의 TMV(Through Mold Via)를 포함하여 형성되는 것을 특징으로 하는 반도체 디바이스.
제 1 항에 있어서,

상기 반도체 다이와 상기 도전성 패턴을 전기적으로 연결하는 도전성 와이어를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
제 2 항에 있어서,

상기 인캡슐런트는

상기 인캡슐런트의 상면에 형성된 패드 홈;

상기 서브스트레이트 중 상기 반도체 다이 및 상기 도전성 와이어를 포함하 는 액티브 영역의 외부 영역에 위치하며, 상기 인캡슐런트의 상면과 상기 도전성 패턴 사이를 관통하는 비아홀; 및

상기 패드 홈과 상기 비아홀이 일직선으로 연결되도록 형성된 채널 홈을 포함하는 것을 특징으로 하는 반도체 디바이스.
제 3 항에 있어서,

상기 비아홀의 직경은 상기 패드 홈의 직경보다 작은 것을 특징으로 하는 반도체 디바이스.
제 3 항 또는 제 4 항에 있어서,

상기 TMV는

상기 패드 홈에 형성된 도전성 패드;

상기 비아홀에 형성된 도전성 비아; 및

상기 채널 홈 중 상기 패드 홈과 상기 비아홀을 일 대 일로 연결하는 영역에 형성되는 도전성 채널을 포함하는 것을 특징으로 하는 반도체 디바이스.
제 2 항에 있어서,

상기 인캡슐런트는

상기 인캡슐런트의 상면에 형성된 패드 홈;

상기 서브스트레이트 중 상기 반도체 다이 및 상기 도전성 와이어를 포함하 는 액티브 영역의 외부 영역에 위치하며, 상기 인캡슐런트의 상면과 상기 도전성 패턴 사이를 관통하는 비아홀; 및

상기 패드 홈과 상기 비아홀이 일 대 일로 연결되도록 형성된 채널 홈을 포함하는 것을 특징으로 하는 반도체 디바이스.
제 6 항에 있어서,

상기 비아홀의 직경이 상기 패드 홈의 직경보다 작은 것을 특징으로 하는 반도체 디바이스.
제 6 항에 있어서,

상기 채널 홈은 평면 형상이 직선 또는 곡선 형태인 것을 특징으로 하는 반도체 디바이스.
제 6 항 내지 제 8 항 중 어느 한 항에 있어서,

상기 TMV는

상기 패드 홈에 형성된 도전성 패드;

상기 비아홀에 형성된 도전성 비아; 및

상기 채널 홈에 형성된 도전성 채널을 포함하는 것을 특징으로 하는 반도체 디바이스.
제 1 항에 있어서,

상기 TMV는 주석(Sb), 납(Pb), 금(Au), 은(Ag), 구리(Cu), 비스무트(bi) 또는 이들의 합금을 이용하여 형성되는 것을 특징으로 하는 반도체 디바이스.
제 1 항에 있어서,

상기 다수의 랜드에 형성되는 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
상부에 다수의 도전성 패턴을 가지며, 하부에 상기 도전성 패턴과 전기적으로 연결되는 다수의 랜드를 가지는 서브스트레이트를 준비하는 서브스트레이트 준비 단계;

상기 서브스트레이트의 상부에 반도체 다이를 부착시키고, 상기 반도체 다이와 상기 도전성 패턴을 전기적으로 연결하는 반도체 다이 연결 단계;

상기 반도체 다이를 감싸고 상면에 패드 홈을 형성하도록 상기 서브스트레이트의 상부를 인캡슐레이션하여 인캡슐런트를 형성하는 인캡슐런트 형성 단계;

상기 인캡슐런트의 상면으로부터 관통하여 상기 도전성 패턴에 이르는 비아홀을 형성하는 비아홀 형성 단계;

상기 패드 홈과 상기 비아홀을 연결하는 채널 홈을 형성하는 채널 홈 형성 단계; 및

상기 패드 홈과, 상기 비아홀과, 상기 채널 홈 중 상기 패드 홈과 상기 비아 홀을 일 대 일로 연결하는 영역에 도전성 물질을 도포하여 TMV(Through Mold Via)를 형성하는 TMV 형성 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
제 12 항에 있어서,

상기 반도체 다이 연결 단계는

상기 반도체 다이와 상기 도전성 패턴을 도전성 와이어에 의해 전기적으로 연결하는 것을 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
제 13 항에 있어서,

상기 비아홀 형성 단계는

상기 비아홀이 상기 서브스트레이트 중 상기 반도체 다이 및 상기 도전성 와이어를 포함하는 액티브 영역의 외부 영역에 위치하도록, 상기 비아홀을 레이저 드릴링 방법에 의해 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
제 12 항에 있어서,

상기 채널 홈 형성 단계는

상기 비아홀과 상기 패드 홈을 일직선으로 연결하는 소잉라인을 따라 상기 인캡슐런트의 상면을 소잉함으로써 상기 채널 홈을 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
제 12 항에 있어서,

상기 채널 홈 형성 단계는

상기 비아홀과 상기 패드 홈을 일 대 일로 연결하도록 레이저 드릴링 방법을 이용해 상기 채널 홈을 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
제 16 항에 있어서,

상기 채널 홈의 평면 형상은 직선 또는 곡선 형태인 것을 특징으로 하는 반도체 디바이스의 제조 방법.
제 12 항에 있어서,

상기 TMV 형성 단계는 상기 도전성 물질을 분사, 코팅, 프린팅 및 도금 방법 중 선택된 어느 하나의 방법을 이용하여 도포함으로써 이루어지는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
제 12 항에 있어서,

상기 다수의 랜드에 솔더볼을 형성하는 솔더볼 형성 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.