KR20100001528A - 반도체 메모리 장치의 센스앰프 구동회로 - Google Patents

반도체 메모리 장치의 센스앰프 구동회로 Download PDF

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Abstract

본 발명은 외부전압과 기준전압의 레벨을 비교하여 감지신호를 생성하는 전압 감지부; 센스앰프 인에이블 신호 및 상기 감지신호를 입력받고, 상기 감지신호의 인에이블 여부에 따라 펄스 폭이 가변되는 오버드라이브 신호를 출력하는 펄스 폭 컨트롤부; 및 상기 오버드라이브 신호에 응답하여 상기 외부전압을 센스앰프에 제공하여 센스앰프를 구동하는 센스앰프 드라이버; 를 포함한다.
또한 본 발명은 외부전압과 서로 다른 레벨을 갖는 복수개의 기준전압의 레벨을 비교하여 복수개의 감지신호를 생성하는 전압감지부; 상기 복수개의 감지신호 및 센스앰프 인에이블 펄스를 입력 받고, 상기 복수개의 감지신호의 인에이블 여부에 따라 각기 가변하는 펄스 폭을 갖는 오버드라이브 신호를 생성하는 펄스 폭 컨트롤부; 및 상기 오버드라이브 신호에 응답하여 외부전압을 센스앰프로 제공하는 센스앰프 드라이버; 를 포함한다.
오버드라이브, 센스앰프, 전류저감

Description

반도체 메모리 장치의 센스앰프 구동회로 {Sense Amplifier Driving Circuit for Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치의 설계에 관한 것으로, 더 상세하게는 반도체 메모리 장치의 센스앰프 구동회로에 관한 것이다.
일반적으로 반도체 메모리 장치에서 워드라인이 활성화되면 비트라인과 비트바라인 사이에 차지 쉐어링(Charge Sharing)이 일어나고, 그 이후에 센스앰프가 동작한다. 이때 센스앰프는 비트라인 또는 비트바라인이 빠르게 목표전압 레벨에 도달할 수 있도록 초기에 일정 펄스 구간 동안 외부전압(VDD)을 이용하는 오버드라이브 동작을 수행하게 된다.
도 1은 종래기술에 따른 반도체 메모리 장치의 센스앰프 구동회로를 보여주는 회로도이다.
종래기술에 따른 센스앰프 구동회로는 센스앰프 드라이버(10) 및 지연부(20)로 구성된다. 상기 센스앰프 드라이버(10)는 외부전압(VDD) 및 코어전압(VCORE)을 인가 받아 센스앰프를 구동시킨다. 상기 지연부(20) 센스앰프 인에이블 신호(SAP)를 지연하여 오버드라이브 신호(SAP1)를 생성한다.
종래기술에 따른 반도체 메모리 장치의 센스앰프 구동회로의 동작을 살펴보면 다음과 같다.
외부에서 액티브 명령이 인가되면 비트라인과 비트바라인간에 차지 쉐어링이 일어나고, 센스앰프 인에이블 신호(SAP)가 하이로 인에이블 된다. 상기 센스앰프 인에이블 신호(SAP)를 입력 받는 지연부(20)는 일정한 펄스 폭을 갖는 오버드라이브 신호(SAP1)를 생성한다. 생성된 상기 오버드라이브 신호(SAP1)는 제 1 엔모스 트랜지스터(N1)를 턴온 시킨다. 상기 턴온 된 제 1 엔모스 트랜지스터(N1)를 통해 외부전압(VDD)이 센스앰프의 제 1 전원단자(RTO)로 공급되고 상기 외부전압(VDD)을 인가 받는 센스앰프는 오버드라이브 동작을 수행하게 된다. 그 후 상기 오버드라이브 신호(SAP1)가 디스에이블 되고 제 1 제어신호(SAP2)가 하이로 인에이블 되어 제 2 엔모스 트랜지스터(N2)를 턴온 시킨다. 상기 턴온 된 제 2 엔모스 트랜지스터(N2)를 통해 코어전압(VCORE)이 센스앰프의 제 1 전원단자(RTO)로 공급된다. 따라서 비트라인 또는 비트바라인이 코어전압(VCORE) 레벨을 유지하게 된다. 상기 제 2 제어신호(SAN)는 상기 오버드라이브 신호(SAP1)가 인에이블 될 때 하이로 인에이블 된다. 상기 제 2 제어신호(SAN)는 제 3 엔모스 트랜지스터(N3)를 턴온 시켜 센스앰프의 제 2 전원단자(SZ)에 접지전압을 공급하고, 비트라인 또는 비트바라인을 접지전압 레벨로 하강시킨다.
그 후 프리차지 명령이 인가되고 비트라인 이퀄라이징 신호(BLEQ)가 하이로 인에이블 되면 턴온 되는 제 4 내지 제 6 엔모스 트랜지스터(N4, N5, N6)를 통해센스앰프의 제 1 전원단자(RTO) 및 제 2 전원단자(SZ)가 연결되고 비트라인과 비트바 라인은 비트라인 프리차지 전압(1/2 코어전압) 레벨이 된다. 다음 액티브 명령이 들어오면 상기와 동일한 동작을 반복하게 된다.
한편 외부전압은 시스템에 따라 고전압이 될 수도 있고 저전압이 될 수도 있다. 외부전압의 레벨에 관계없이 상기 오버드라이브 신호의 펄스 폭을 동일하게 하는 것은 반도체 메모리 장치의 안정적인 성능을 보장하지 못한다. 외부전압이 고전압일 때는 비트라인 또는 비트바라인이 과도하게 오버슈팅 되어 필요없는 전류를 소모하게 되는 문제점이 발생하며, 외부전압이 저전압일 때는 비트라인 또는 비트바라인이 빠르게 목표전압 레벨에 도달하지 못하여 반도체 메모리 장치의 안정적인 스피드를 보장하지 못하는 문제점이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위해서 외부전압의 레벨에 따라 오버드라이브 신호의 펄스 폭을 조절하여 오버드라이브 동작을 수행할 수 있는 반도체 메모리 장치의 센스앰프 구동회로를 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 센스앰프 구동회로는 외부전압과 기준전압의 레벨을 비교하여 감지신호를 생성하는 전압 감지부; 센스앰프 인에이블 신호 및 상기 감지신호를 입력받고, 상기 감지신호의 인에이블 여부에 따라 펄스 폭이 가변되는 오버드라이브 신호를 출력하는 펄스 폭 컨트롤부; 및 상기 오버드라이브 신호에 응답하여 상기 외부전압을 센스앰프에 제공하여 센스앰프를 구동하는 센스앰프 드라이버; 를 포함한다.
또한 본 발명에 따른 반도체 메모리 장치의 센스앰프 구동회로는 외부전압과 서로 다른 레벨을 갖는 복수개의 기준전압의 레벨을 비교하여 복수개의 감지신호를 생성하는 전압감지부; 상기 복수개의 감지신호 및 센스앰프 인에이블 펄스를 입력 받고, 상기 복수개의 감지신호의 인에이블 여부에 따라 각기 가변하는 펄스 폭을 갖는 오버드라이브 신호를 생성하는 펄스 폭 컨트롤부; 및 상기 오버드라이브 신호에 응답하여 외부전압을 센스앰프로 제공하는 센스앰프 드라이버; 를 포함한다.
본 발명에 의하면, 외부전압이 고전압일 때는 오버드라이브 신호의 펄스 폭 을 줄여 전류가 과도하게 소모되는 것을 막을 수 있으며, 외부전압이 저전압일 때는 오버드라이브 신호의 펄스 폭을 늘려 반도체 메모리 장치의 안정적인 동작을 보장한다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 센스앰프 구동회로를 보여주는 도면이다.
본 발명에 따른 반도체 메모리 장치의 센스앰프 구동회로는 외부전압 감지부(100), 펄스 폭 컨트롤부(200) 및 센스앰프 드라이버(10)를 포함한다.
상기 외부전압 감지부(100)는 반도체 메모리 장치에 실제로 입력되는 외부전압(VDD)과 반도체 메모리 장치의 정격 기준전압(VDD_ref)을 비교하여 감지신호(DET)를 생성한다. 예를 들어, 상기 외부전압 감지부(100)는 상기 외부전압(VDD)의 레벨이 상기 기준전압(VDD_ref)의 레벨보다 높은 경우에는(외부전압(VDD)이 고전압일 때) 인에이블 되는 감지신호(DET)를 생성하고, 상기 외부전압(VDD)의 레벨이 상기 기준전압(VDD_ref)의 레벨보다 낮은 경우에는(외부전압(VDD)이 저전압일 때) 디스에이블 되는 감지신호(DET)를 생성한다.
상기 펄스 폭 컨트롤부(200)는 복수개의 컨트롤부를 포함하고, 상기 감지신호(DET) 및 센스앰프 인에이블 신호(SAP)를 입력 받아 오버드라이브 신호(SAP1)를 생성한다. 상기 센스앰프 인에이블 신호(SAP)는 외부에서 액티브 명령이 들어올 때, 인에이블 되는 펄스 신호이다. 상기 펄스 폭 컨트롤부(200)는 상기 감지신호(DET)에 응답하여 상기 센스앰프 인에이블 신호(SAP)의 펄스 폭을 조절한다.
상기 펄스 폭 컨트롤부(200)는 복수개의 컨트롤부를 포함한다. 예를 들어, 상기 펄스 폭 조절부(200)는 상기 센스앰프 인에이블 신호(SAP)를 지연 및 조절하여 오버드라이브 신호(SAP1)를 생성하는 제 1 컨트롤부(210) 및 제 2 컨트롤부(220)로 구성될 수 있다. 상기 펄스 폭 컨트롤부(200)는 감지신호(DET)에 응답하여 상기 센스앰프 인에이블 신호(SAP)를 제 1 컨트롤부(210)를 통해 지연할지 또는 제 2 지연부(220)를 통해 지연할지 여부를 결정한다. 예를 들어, 상기 펄스 폭 컨트롤부(200)는, 상기 감지신호가 인에이블 되었을 때는 제 1 컨트롤부(210)를 통해 지연을 수행하고 오버드라이브 신호(SAP1)를 생성하며, 상기 감지신호(DET)가 디스에이블 되었을 때는 제 2 컨트롤부(220)를 통해 지연을 수행하고 오버드라이브 신호(SAP1)를 생성한다.
상기 센스앰프 드라이버(10)는 상기 오버드라이브 신호(SAP1)를 포함한 제어신호들(SAP2, SAN, BLEQ)을 입력 받아 반도체 메모리 장치의 센스앰프를 구동한다. 상기 센스앰프 드라이버(10)는 일반적인 반도체 메모리 장치의 센스앰프 드라이버로 구성될 수 있다.
도 2 및 도 3을 참조하여 본 발명의 실시예에 따른 반도체 메모리 장치의 센스앰프 구동회로의 상세한 구성을 살펴보면 다음과 같다.
상기 언급한대로, 센스앰프 드라이버(10)는 종래기술에 따른 일반적인 센스앰프 드라이버로 구성된다.
상기 외부전압 감지부(100)는 외부전압(VDD)) 및 기준전압(VDD_ref)을 입력 받아 이를 비교하여 감지신호(DET)를 생성하는 비교기로 구성될 수 있다.
상기 펄스 폭 컨트롤부(200)는 제 1 컨트롤부(210) 및 제 2 컨트롤부(220)를 포함한다. 상기 제 1 컨트롤부(210) 및 제 2 컨트롤부(220)는 일반적인 펄스 생성부로 구성될 수 있다. 상기 제 1 컨트롤부(210)는 센스앰프 인에이블 신호(SAP)를 지연시키는 제 1 지연부(211), 상기 제 1 지연부(211)의 출력을 반전시키는 제 1 인버터(212), 상기 센스앰프 인에이블 신호(SAP), 감지신호(DET) 및 상기 제 1 인버터(212)의 출력을 입력 받는 제 1 낸드 게이트(213) 및 상기 낸드 게이트(213)의 출력을 반전시켜 오버드라이브 신호(SAP1)를 출력하는 제 2 인버터(214)로 구성된다.
상기 제 2 컨트롤부(220)는 상기 감지신호를 반전시키는 제 3 인버터(221), 센스앰프 인에이블 신호(SAP)를 지연시키는 제 2 지연부(222), 상기 제 2 지연부(222)의 출력을 반전시키는 제 4 인버터(223), 상기 센스앰프 인에이블 신호(SAP), 상기 제 3 인버터(221)의 출력 및 상기 제 4 인버터(223)의 출력을 입력받는 제 2 낸드 게이트(224) 및 상기 제 2 낸드 게이트(224)의 출력을 반전시켜 상기 오버드라이브 신호(SAP1)를 출력하는 제 5 인버터(225)로 구성된다.
상기 감지신호(DET)는 바로 상기 제 1 컨트롤부(210)의 제 1 낸드 게이트(213)로 입력되고, 제 3 인버터(221)를 통해 반전되어 제 2 컨트롤부(220)의 제 2 낸드 게이트(224)로 입력된다. 따라서 감지신호(DET)의 인에이블 여부에 의해 제 1 컨트롤부(210) 또는 제 2 컨트롤부(220)의 출력이 선택적으로 오버드라이브 신호(SAP1)로 제공될 수 있다.
본 발명의 목적을 달성하기 위해서, 상기 제 1 컨트롤부(210)의 상기 제 1 지연부(211)와 상기 제 2 컨트롤부(220)의 제 2 지연부(221)는 상기 센스앰프 인에이블 신호(SAP)를 지연시키는 정도에 있어서 차이가 있다. 상기 제 1 지연부(211)는 외부전압이 고전압일 때, 종래보다 작은 펄스 폭을 갖는 오버드라이브 신호(SAP1)를 제공하기 위해서 상기 센스앰프 인에이블 신호(SAP)를 지연한다. 상기 제 2 지연부(222)는 외부전압(VDD)이 저전압일 때, 종래보다 더 큰 펄스 폭을 갖는 오버드라이브 신호(SAP1)를 제공하기 위해 상기 제 1 지연부(211)보다 더 긴 지연을 수행한다.
도 2 및 도 3을 참조하여 본 발명의 실시예에 따른 반도체 메모리 장치의 센스앰프 구동회로의 동작을 살펴보면 다음과 같다.
외부에서 액티브 명령이 들어오는 경우, 상기 센스앰프 인에이블 신호(SAP)가 하이 레벨의 펄스 신호가 되고, 상기 신호는 상기 펄스 폭 컨트롤부(200)로 입력된다.
외부전압(VDD)이 고전압일 때, 상기 외부전압 감지부(100)는 하이로 인에이블 되는 감지신호(DET)를 생성하고, 상기 감지신호(DET)는 상기 펄스 폭 컨트롤부(200)로 입력된다.
상기 감지신호(DET)가 하이로 인에이블 되므로, 상기 펄스 폭 컨트롤부(200)는 상기 제 1 컨트롤부(210)를 통해 오버드라이브 신호(SAP1)를 생성하게 된다. 상기 센스앰프 인에이블 신호(SAP)는 제 1 컨트롤부(210)의 제 1 지연부(211)에서 짧은 지연이 수행되어 작은 펄스 폭을 갖는 오버드라이브 신호(SAP1)를 제공한다.
외부전압(VDD)이 저전압일 때, 상기 외부전압 감지부(200)는 상기 감지신 호(DET)를 로우로 디스에이블 시킨다. 상기 감지신호(DET)가 로우로 디스에이블 되므로, 상기 펄스 폭 컨트롤부(200)는 상기 제 2 컨트롤부(220)를 통해 오버드라이브 신호(SAP1)를 생성하게 된다. 따라서 상기 센스앰프 인에이블 신호(SAP)는 제 2 컨트롤부(220)의 제 2 지연부(221)에서 상기 제 1 지연부(211)보다 더 긴 지연이 수행되어 큰 펄스 폭을 갖는 오버드라이브 신호(SAP1)를 제공한다.
상기 오버드라이브 신호(SAP1)를 입력 받는 센스앰프 드라이버(10)는 외부전압(VDD)을 센스앰프로 공급하여 반도체 메모리 장치의 오버드라이브 동작이 수행될 수 있도록 한다.
외부전압이 고전압일 때, 오버드라이브 신호의 펄스 폭을 종래보다 작게 하여 오버드라이브 동작을 수행함으로써 비트라인 또는 비트바라인이 과도하게 오버슈팅 되는 것을 막아 전류소모를 감소시킬 수 있고, 외부전압이 저전압일 때, 오버드라이브 신호의 펄스 폭을 종래보다 크게하여 오버드라이브 동작을 수행함으로써, 반도체 메모리 장치의 안정적인 동작을 보장할 수 있다.
또한, 외부전압의 레벨에 따라 복수개의 외부전압 감지부 및 복수개의 또 다른 컨트롤부를 포함하는 펄스 폭 조절부를 구비하여, 상기 오버드라이브 신호를 좀 더 세밀하게 컨트롤하는 것이 가능하다. 예를 들어, 외부전압이 고전압일 때는 가장 작은 펄스 폭을 갖는 오버드라이브 신호를 생성하고, 외부전압이 정격전압과 비슷할 때는 종래와 비슷한 펄스 폭을 갖는 오버드라이브 신호를 생성하며, 외부전압의 저전압일 때는 가장 큰 펄스 폭을 갖는 오버드라이브 신호를 생성할 수 있다. 따라서, 외부전압의 레벨에 따라 각기 다른 펄스 폭을 갖는 오버드라이브 신호를 생성하여 반도체 메모리 장치가 안정적인 동작을 할 수 있도록 한다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 센스앰프 구동회로를 보여주는 도면이다.
본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 센스앰프 구동회로는 외부전압 감지부(1000), 펄스 폭 컨트롤부(2000) 및 센스앰프 드라이버(10)를 포함한다.
상기 외부전압 감지부(1000)는 외부전압(VDD) 과 제 1 및 제 2 기준전압(VDD_ref1, VDD_ref2)의 레벨을 비교하여 복수개의 감지신호(DET1, DET2)를 생성한다. 상기 외부전압 감지부(1000)는 외부전압(VDD)과 제 1 기준전압(VDD_ref1)의 레벨을 비교하여 제 1 감지신호(DET1)를 생성하는 제 1 전압 감지부(1100) 및 상기 외부전압(VDD)과 제 2 기준전압(VDD_ref2)의 레벨을 비교하여 제 2 감지신호(DET2)를 생성하는 제 2 전압 감지부(1200)를 포함할 수 있다. 본 발명의 실시예에서, 상기 제 1 기준전압 (VDD_ref1)은 상기 제 2 기준전압(VDD_ref2)보다 높은 전압 레벨을 갖는 것이 바람직하다. 본 발명의 실시예에서는 상기 전압 감지부가 두 개인 경우를 예를 들어 설명하고 있으나 당업자라면 더 많은 전압 감지부를 포함하여 외부전압 감지부를 구성할 수 있다는 것을 알 수 있을 것이다.
도 5는 도 4의 펄스폭 컨트롤부(2000)를 보여주는 도면이다.
상기 펄스 폭 컨트롤부(2000)는 상기 제 1 및 제 2 감지신호(DET1, DET2)와 센스앰프 인에이블 신호(SAP)를 입력 받고, 상기 제 1 및 제 2 감지신호(DET1, DET2)의 인에이블 여부에 따라서 각기 가변되는 펄스 폭을 갖는 오버드라이브 신 호(SAP1)를 생성한다. 상기 펄스 폭 컨트롤부(2000)는 상기 제 1 및 제 2 감지신호(DET1, DET2)를 입력 받아 이를 디코딩 하는 디코딩부(2100) 및 상기 디코딩부(2100)의 출력의 인에이블 여부에 따라 각기 다른 펄스 폭을 갖는 오버드라이브 신호(SAP1)를 생성하는 펄스 발생부(2200)로 구성될 수 있다.
상기 디코딩부(2100)는 제 1 및 제 2 감지신호(DET1, DET2)를 입력 받아 제 1 내지 제 3 디코딩 신호(dec1, dec2, dec3)를 생성하는 일반적인 디코더로 구성될 수 있다. 상기 디코딩부(2100)는 제 1 내지 제 3 낸드게이트(ND1, ND2, ND3) 및 제 1 내지 제 6 인버터(IV1, IV2, IV3, IV4, IV5, IV6)로 구성될 수 있고, 제 1 감지신호(DET1) 및 제 2 감지신호(DET2)의 인에이블 여부에 따라 인에이블 되는 제 1 내지 제 3 디코딩 신호(dec1, dec2, dec3)를 생성한다.
도 6은 도 5의 상기 펄스 생성부(2200)의 상세한 구성을 보여주는 도면이다.
상기 펄스 생성부(2200)는, 제 1 내지 제 3 스위치(2210, 2220, 2230) 및 제 1 내지 제 3 컨트롤부(2240, 2250, 2260)를 포함할 수 있다. 상기 제 1 스위치(2210)는 제 1 디코딩 신호(dec1)에 의해 턴온 여부가 결정되며, 상기 제 1 스위치(2210)가 턴온 되면 상기 제 1 컨트롤부(2240)가 상기 센스앰프 인에이블 신호(SAP)를 입력 받아 상기 오버드라이브 신호(SAP1)를 생성한다. 상기 제 2 스위치(2220)는 제 2 디코딩 신호(dec2)에 의해 턴온 여부가 결정되며, 상기 제 2 스위치(2220)가 턴온 되면 상기 제 2 컨트롤부(2250)가 상기 센스앰프 인에이블 신호(SAP)를 입력 받아 상기 오버드라이브 신호(SAP1)를 생성한다. 상기 제 3 스위치(2230)는 제 3 디코딩 신호(dec3)에 의해 턴온 여부가 결정되며, 상기 제 3 스위 치(2230)가 턴온 되면 상기 제 3 컨트롤부(2260)가 상기 센스앰프 인에이블 신호(SAP)를 입력 받아 상기 오버드라이브 신호(SAP1)를 생성한다.
상기 제 1 내지 제 3 스위칭부(2210, 2220, 2230)는 각각 제 1 내지 제 3 디코딩 신호(dec1, dec2, dec3)를 입력 받아 턴온 여부가 결정되는 패스게이트로 구성될 수 있다.
본 발명의 목적을 달성하기 위해서, 상기 제 1 내지 제 3 컨트롤부(2240, 2250, 2260)는 각각 지연을 다르게 수행하여 상기 오버드라이브 신호(SAP1)를 생성하는 펄스 발생기로 구성될 수 있다. 예를 들어, 상기 제 1 컨트롤부(2210)는 제일 짧은 지연을 수행하여 가장 작은 펄스 폭을 갖는 오버드라이브 신호(SAP1)를 생성하는 펄스 발생기로 구성될 수 있고, 상기 제 2 컨트롤부(2250)는 그 다음으로 짧은 지연을 수행하여 중간 펄스 폭을 갖는 오버드라이브 신호(SAP1)를 생성하는 펄스 발생기로 구성될 수 있으며, 상기 제 3 컨트롤부(2260)는 제일 긴 지연을 수행하여 가장 큰 펄스 폭을 갖는 오버드라이브 신호(SAP1)를 생성하는 펄스 발생기로 구성될 수 있다.
도 2 및 도 4 내지 도 6을 참조하여 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 센스앰프 구동회로의 동작을 살펴보면 다음과 같다.
상기 제 1 및 제 2 전압 감지부(1100, 1200)는 외부전압(VDD)과 제 1 및 제 2 기준전압(VDD_ref1, VDD_ref2)의 레벨을 비교하여 감지신호(DET1, DET2)를 생성한다. 예를 들어, 제 1 기준전압(VDD_ref1)이 2V, 제 2 기준전압(VDD_ref2)이 1.5V, 반도체 메모리 장치로 인가되는 외부전압(VDD)이 1.8V라면, 제 1 전압 감지 부(1100)는 디스에이블 된 제 1 감지신호(DET1)를 생성하고, 제 2 전압 감지부(1200)는 인에이블 되는 제 2 감지신호(DET2)를 생성할 수 있다.
먼저, 외부전압(VDD)의 레벨이 제 1 기준전압(VDD_ref1) 및 제 2 기준전압(VDD_ref2)의 레벨보다 높은 경우, 상기 제 1 및 제 2 감지신호(DET1, DET2)는 하이로 인에이블 된다. 하이로 인에이블 된 상기 제 1 및 제 2 감지신호(DET1, DET2)는 펄스 폭 컨트롤부(2000)의 디코딩부(2100)로 입력된다. 상기 디코딩부(2100)는 제 1 내지 제 3 디코딩 신호(dec1, dec2, dec3)를 생성하는데, 상기 제 1 및 제 2 감지신호(DET1, DET2)가 모두 하이 레벨이므로 제 1 디코딩 신호(dec1)가 하이 레벨이 되고 제 2 및 제 3 디코딩 신호(dec2, dec3)는 로우 레벨이 된다. 따라서 상기 제 1 내지 제 3 디코딩 신호(dec1, dec2, dec3)를 입력 받는 스위치들 중 제 1 스위치(2210)만이 턴온 되어, 제 1 컨트롤부(2240)가 센스앰프 인에이블 신호(SAP)를 입력 받게 된다. 상기 제 1 컨트롤부(2240)는 상기 센스앰프 인에이블 신호(SAP)의 짧은 지연을 수행하여 가장 작은 펄스 폭을 갖는 오버드라이브 신호(SAP1)를 생성한다.
외부전압(VDD)의 레벨이 제 1 기준전압(VDD_ref1)보다는 낮고 제 2 기준전압(VDD_ref2)보다는 높은 경우, 상기 제 1 감지신호(DET1)는 디스에이블 되고, 상기 제 2 감지신호(DET2)는 하이로 인에이블 된다. 따라서 상기 제 1 및 제 3 디코딩 신호(dec1, dec3)는 로우 레벨이되고, 상기 제 2 디코딩 신호(dec2)가 하이 레벨이 된다. 따라서 상기 스위치들 중 제 2 스위치(2220)만이 턴온 되어, 제 2 컨트롤부(2250)가 센스앰프 인에이블 신호(SAP)를 입력 받게 된다. 상기 제 2 컨트롤 부(2250)는 상기 제 1 컨트롤부(2240)보다 더 긴 지연을 수행하여 더 큰 펄스 폭을 갖는 오버드라이브 신호(SAP1)를 생성한다.
외부전압(VDD)의 레벨이 제 1 및 제 2 기준전압(VDD_ref1, VDD_ref2)보다 낮은 경우, 상기 제 1 및 제 2 감지신호(DET1, DET2)는 디스에이블 된다. 따라서 제 1 및 제 2 디코딩 신호(dec1, dec2)는 로우 레벨이 되고, 상기 제 3 디코딩 신호(dec3)는 하이 레벨이 된다. 따라서, 상기 스위치들 중 제 3 스위치(2230)만이 턴온 되어, 상기 제 3 컨트롤부(2260)가 상기 센스앰프 인에이블 신호(SAP)를 입력 받는다. 상기 제 3 컨트롤부(2260)는 가장 긴 지연을 수행하여 가장 큰 펄스 폭을 갖는 오버드라이브 신호(SAP1)를 생성한다.
상기 센스앰프 드라이버(10)는 상기 외부전압(VDD)의 레벨에 따라 생성된 오버드라이브 신호(SAP1)를 입력 받아 센스앰프로 외부전압(VDD)을 제공하여 상기 센스앰프가 오버드라이브 동작을 수행하게 한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래기술에 따른 반도체 메모리 장치의 센스앰프 구동회로의 회로도,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 센스앰프 구동회로의 회로도,
도 3은 도 2의 펄스 폭 컨트롤부의 상세 회로도이다.
도 4는 본 발명의 또다른 실시예에 따른 반도체 메모리 장치의 센스앰프 구동회로,
도 5는 도 4의 펄스폭 컨트롤부의 구성을 보여주는 도면,
도 6은 도 5의 펄스 생성부의 상세한 구성을 보여주는 도면이다.
<도면의 주요부분에 대한 부호의 설명>
10: 센스앰프 드라이버
100/1000: 외부전압 감지부
200/2000: 펄스 폭 컨트롤부

Claims (14)

  1. 외부전압과 기준전압의 레벨을 비교하여 감지신호를 생성하는 외부전압 감지부;
    센스앰프 인에이블 신호 및 상기 감지신호를 입력받고, 상기 감지신호의 인에이블 여부에 따라 펄스 폭이 가변되는 오버드라이브 신호를 출력하는 펄스 폭 컨트롤부; 및
    상기 오버드라이브 신호에 응답하여 상기 외부전압을 센스앰프에 제공하는 센스앰프 드라이버;
    를 포함하는 반도체 메모리 장치의 센스앰프 구동회로.
  2. 제 1 항에 있어서,
    상기 외부전압 감지부는, 상기 외부전압의 레벨이 상기 기준전압의 레벨보다 높은 경우에는 인에이블 되는 상기 감지신호를 생성하고, 상기 외부전압의 레벨이 상기 기준전압의 레벨보다 낮은 경우에는 디스에이블 되는 상기 감지신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 구동회로.
  3. 제 2 항에 있어서,
    상기 펄스 폭 컨트롤부는, 상기 감지신호가 인에이블 되면 상기 감지신호가 디스에이블 되었을 때보다 상기 오버드라이브 신호의 펄스 폭을 작게 하고, 상기 감지신호가 디스에이블 되면 상기 감지신호가 인에이블 되었을 때보다 상기 오버드라이브 신호의 펄스 폭을 크게 하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 구동회로.
  4. 제 2 항에 있어서,
    상기 펄스 폭 컨트롤부는, 상기 센스앰프 인에이블 신호 및 상기 감지신호를 입력 받아 상기 오버드라이브 신호를 생성하는 제 1 컨트롤부 및 제 2 컨트롤부로 구성된 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 구동회로.
  5. 제 4 항에 있어서,
    상기 제 1 컨트롤부는, 상기 센스앰프 인에이블 신호 및 상기 감지신호를 입력 받아 상기 오버드라이브 신호를 생성하는 제 1 펄스 생성부로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 구동회로.
  6. 제 4 항에 있어서,
    상기 제 2 컨트롤부는, 상기 센스앰프 인에이블 신호 및 상기 감지신호를 입력 받아 상기 오버드라이브 신호를 생성하는 제 2 펄스 생성부로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 구동회로.
  7. 외부전압과 서로 다른 레벨을 갖는 복수개의 기준전압의 레벨을 비교하여 복 수개의 감지신호를 생성하는 외부전압 감지부;
    상기 복수개의 감지신호 및 센스앰프 인에이블 펄스를 입력 받고, 상기 복수개의 감지신호의 인에이블 여부에 따라 각기 가변하는 펄스 폭을 갖는 오버드라이브 신호를 생성하는 펄스 폭 컨트롤부; 및
    상기 오버드라이브 신호에 응답하여 외부전압을 센스앰프로 제공하는 센스앰프 드라이버;
    를 포함하는 반도체 메모리 장치의 센스앰프 구동회로.
  8. 제 7 항에 있어서,
    상기 외부전압 감지부는, 상기 외부전압과 상기 제 1 기준전압을 비교하여 제 1 감지신호를 생성하는 제 1 전압 감지부; 및
    상기 외부전압과 상기 제 2 기준전압을 비교하여 제 2 감지신호를 생성하는 제 2 전압 감지부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 구동회로.
  9. 제 8 항에 있어서,
    상기 펄스 폭 컨트롤부는, 상기 제 1 및 제 2 감지신호가 모두 인에이블 되는 경우, 제 1 감지신호가 인에이블 되고 상기 제 2 감지신호는 디스에이블 되는 경우보다 더 작은 펄스 폭을 갖는 상기 오버드라이브 신호를 생성하고, 상기 제 1 감지신호는 인에이블 되고 상기 제 2 감지신호가 디스에이블 되는 경우, 상기 제 1 및 제 2 감지신호가 모두 디스에이블 되는 경우보다 더 작은 펄스 폭을 갖는 상기 오버드라이브 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 구동회로.
  10. 제 8 항에 있어서,
    상기 펄스 폭 컨트롤부는, 상기 제 1 및 제 2 감지신호를 입력 받아 제 1 내지 제 3 디코딩 신호를 생성하는 디코딩부; 및
    상기 제 1 내지 제 3 디코딩 신호 및 상기 센스앰프 인에이블 신호를 입력 받고, 상기 제 1 내지 제 3 디코딩 신호에 응답하여 각기 가변하는 펄스 폭을 갖는 상기 오버드라이브 신호를 생성하는 펄스 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 구동회로.
  11. 제 10 항에 있어서,
    상기 펄스 생성부는,
    상기 제 1 디코딩 신호에 의해 턴온 여부가 결정되는 제 1 스위치;
    상기 제 1 스위치의 턴온 여부에 따라 상기 센스앰프 인에이블 신호를 입력 받아 상기 오버드라이브 신호를 생성하는 제 1 컨트롤부;
    상기 제 2 디코딩 신호에 의해 턴온 여부가 결정되는 제 2 스위치;
    상기 제 2 스위치의 턴온 여부에 따라 상기 센스앰프 인에이블 신호를 입력 받아 상기 오버드라이브 신호를 생성하는 제 2 컨트롤부;
    상기 제 3 디코딩 신호에 의해 턴온 여부가 결정되는 제 3 스위치;
    상기 제 3 스위치의 턴온 여부에 따라 상기 센스앰프 인에이블 신호를 입력 받아 상기 오버드라이브 신호를 생성하는 제 3 컨트롤부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 구동회로.
  12. 제 11 항에 있어서,
    상기 제 1 내지 제 3 스위치는, 상기 제 1 내지 제 3 디코딩 신호를 입력 받는 패스게이트로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 구동회로.
  13. 제 11 항에 있어서,
    상기 제 1 컨트롤부 내지 제 3 컨트롤부는, 각각 상기 센스앰프 인에이블 신호를 입력 받아 상기 오버드라이브 신호를 생성하는 제 1 내지 제 3 펄스 발생기로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 구동회로.
  14. 제 13 항에 있어서,
    상기 제 1 펄스 발생기는, 상기 제 2 펄스 발생기보다 더 짧은 지연을 수행하여 상기 오버드라이브 신호를 생성하고,
    상기 제 2 펄스 발생기는, 상기 제 3 펄스 발생기보다 더 짧은 지연을 수행하여 상기 오버드라이브 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치 의 센스앰프 구동회로.
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