KR20090117004A - 임베디드 칩 스케일 패키지 및 그 제조 방법 - Google Patents

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앰코 테크놀로지 코리아 주식회사
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Abstract

본 발명은 임베디드 칩 스케일 패키지 및 그 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 수동 소자를 반도체 다이의 내부에 결합함으로써, 반도체 디바이스의 크기를 축소함은 물론, 배선 길이를 짧게 하여 전기적 특성을 향상시키고, 수동소자의 배치 디자인 제약을 벗어나는 데 있다.
이를 위해 본 발명은 상면에 적어도 하나의 본드 패드가 형성되고, 상면 및 하면을 관통하여 적어도 하나의 비아홀이 형성된 반도체 다이와, 반도체 다이의 비아홀에 형성된 제1배선 패턴과, 반도체 다이의 비아홀에 위치되며, 제1배선 패턴에 전기적으로 접속된 수동소자와, 반도체 다이의 본드 패드와 제1배선 패턴을 전기적으로 접속시키는 제2배선 패턴과, 제2배선패턴에 접속된 솔더볼로 이루어진 임베디드 칩 스케일 패키지를 개시한다.
임베디드, 수동 소자, 반도체 다이, 비아홀, 배선 패턴

Description

임베디드 칩 스케일 패키지 및 그 제조 방법{EMBEDDED CHIP SCALE PACKAGE AND MANUFACTURING METHOD THEREOF}
본 발명은 임베디드 칩 스케일 패키지 및 그 제조 방법에 관한 것이다.
최근 들어 전자제품의 경박 단소화와 전기적 고성능화를 위하여 수동소자에 대한 관심이 점차 증가하고 있다. 그 이유는 전자제품에 사용되는 수동소자의 수가 능동소자의 수에 비해 훨씬 더 많기 때문인데, 예를 들어 휴대용 이동통신 기기의 경우 능동소자의 개수에 대한 수동소자의 개수의 비가 대략 20배를 넘는다.
이와 같이 많은 수의 수동소자들이 현재는 대부분 개별형 부품(discrete component)의 형태로 인쇄회로기판의 내부 또는 표면에 실장되거나, 반도체 다이의 표면에 실장되고 있어서, 상기 수동 소자가 많은 면적을 차지할 뿐만 아니라 특히 고주파를 사용하는 전자제품의 경우 소자 간의 접속거리가 길어져 인덕턴스(inductance) 성분을 유발시키기고, 따라서 반도체 디바이스의 전기적 성능을 저하시킨다. 또한, 납땜을 통해 접속해야 하는 수가 많아짐에 따라 제품의 신뢰성에 악영향을 끼친다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 수동 소자를 반도체 다이의 내부에 결합함으로써, 반도체 디바이스의 크기를 축소함은 물론, 배선 길이를 짧게 하여 전기적 특성을 향상시키고, 수동소자의 배치 디자인 제약을 벗어날 수 있는 임베디드 칩 스케일 패키지 및 그 제조 방법을 제공하는 데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 임베디드 칩 스케일 패키지(100)는 상면에 적어도 하나의 본드 패드(111)가 형성되고, 상면 및 하면을 관통하여 적어도 하나의 비아홀(112)이 형성된 반도체 다이(110)와, 상기 반도체 다이(110)의 비아홀(112)에 형성된 제1배선 패턴(120)과, 상기 반도체 다이(110)의 비아홀(112)에 위치되며, 상기 제1배선 패턴(120)에 전기적으로 접속된 수동 소자(140)와, 상기 반도체 다이(110)의 본드 패드(111)와 상기 제1배선 패턴(120)을 전기적으로 접속시키는 제2배선 패턴(170)과, 상기 제2배선 패턴(170)에 접속된 솔더볼(190)을 포함한다.
상기 비아홀(112)은 상기 반도체 다이(110)의 상면으로부터 하면을 향하여 형성된 제1홀(112a)과, 상기 반도체 다이(110)의 하면으로부터 상면을 향하여 형성되고, 상기 제1홀(112a)과 연통된 제2홀(112b)을 포함하고, 상기 제1홀(112a)에 비하여 상기 제2홀(112b)의 크기가 더 클 수 있다.
상기 제1배선 패턴(120)은 상기 반도체 다이(110)의 상면으로부터 상기 제1 홀(112a), 상기 제2홀(112b) 및 상기 반도체 다이(110)의 하면까지 형성될 수 있다.
상기 비아홀(112)중 상기 제1홀(112a)에는 접착제(130)가 충진된 동시에 상기 수동 소자(140)에 접착될 수 있다.
상기 반도체 다이(110)의 하면에는 상기 수동 소자(140)를 덮도록 일정 두께의 절연막(150)이 더 형성될 수 있다.
상기 반도체 다이(110)의 상면에는 제1보호막(160)이 형성되고, 상기 제1보호막(160)을 관통하여 상기 제2배선 패턴(170)의 일단이 상기 본드 패드(111)에 접속되고, 상기 제2배선 패턴(170)의 타단이 상기 제1배선 패턴(120)에 접속될 수 있다.
상기 제2배선 패턴(170) 및 상기 제1보호막(160) 위에는 제2보호막(180)이 형성되고, 상기 제2보호막(180)을 관통하여 상기 솔더볼(190)이 상기 제2배선 패턴(170)에 연결될 수 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 임베디드 칩 스케일 패키지(100)의 제조 방법은 본드 패드(111)를 갖는 다수의 반도체 다이(110)가 구비된 웨이퍼를 준비하는 웨이퍼 준비 단계와(S10), 상기 각 반도체 다이(110)에 비아홀(112)을 형성하고, 상기 비아홀(112)에 제1배선 패턴(120)을 형성하는 제1배선 패턴(120) 형성 단계(S20)와, 상기 각 비아홀(112)에 수동 소자(140)를 위치시키고, 상기 제1배선 패턴(120)과 전기적으로 접속하는 수동 소자(140) 접속 단계(S30)와, 상기 각 반도체 다이(110)에서 본드 패드(111)와 제1배선 패턴(120)을 제2배선 패턴(170)으로 상호 연결하는 제2배선 패턴(170) 형성 단계(S40)와, 상기 제2배선 패턴(170)에 솔더볼(190)을 부착하는 솔더볼(190) 부착 단계(S50)와, 상기 웨이퍼로부터 낱개의 반도체 다이(110)를 소잉하여 임베디드 칩 스케일 패키지(100)를 구비하는 소잉 단계(S60)를 포함한다.
상기 제1배선 패턴(120) 형성 단계(S20)는 각 반도체 다이(110)의 상면에 포토레지스트(211)를 형성하는 포토레지스트(211) 형성 단계(S21)와, 상기 포토레지스트(211)를 마스크로 하여 반도체 다이(110)의 상면으로부터 일정 깊이의 비아홀(112)을 형성하는 비아홀(112) 형성 단계(S22)와, 상기 비아홀(112) 및 포토레지스트(211)의 표면에 금속층(221)을 형성하는 금속층(221) 형성 단계(S23)와, 상기 비아홀(112) 주변의 금속층(221)을 제외한 나머지 영역의 금속층(221)을 제거하는 금속층(221) 패터닝 단계(S24)와, 상기 포토레지스트(211) 형성 단계, 상기 비아홀(112) 형성 단계, 상기 금속층(221) 형성 단계 및 상기 금속층(221) 패터닝 단계를 각 반도체 다이(110)의 후면에도 적용함으로써, 상기 반도체 다이(110)를 관통하는 비아홀(112)에 제1배선 패턴(120)이 형성되도록 하는 단계(S25)로 이루어질 수 있다.
상기 수동 소자(140) 접속 단계(S30)는 상기 비아홀(112)에 접착제(130)를 충진하는 접착제(130) 충진 단계(S31)와, 상기 비아홀(112) 내측의 접착제(130)에 수동 소자(140)를 접착하는 수동 소자(140) 접착 단계(S32)와, 상기 제1배선 패턴(120)과 수동 소자(140)가 전기적으로 접속되도록 금속층(222)을 증착하는 금속층(222) 형성 단계(S33)와, 상기 수동 소자(140) 주변의 금속층(222)을 제외한 나 머지 금속층(222)을 제거하는 금속층(222) 패터닝 단계(S34)를 포함한다.
상기 제2배선 패턴(170) 형성 단계(S40)는 각 반도체 다이(110)의 상면에 제1보호막(160)을 형성하되, 본드 패드(111) 및 제1배선 패턴(120)은 외부로 노출되도록 하는 제1보호막(160) 형성 단계(S42)와, 상기 제1보호막(160) 위에 상기 본드 패드(111)와 상기 제1배선 패턴(120)을 연결하는 제2배선 패턴(170)을 형성하는 제2배선 패턴(170) 형성 단계(S43)와, 상기 제2배선 패턴(170) 및 제1보호막(160) 위에 제2보호막(180)을 형성하되, 제2배선 패턴(170)의 일정 영역은 외부로 노출되도록 하는 제2보호막(180) 형성 단계(S44)를 포함한다.
상기 제2배선 패턴(170) 형성 단계(S42)전에 상기 반도체 다이(110)의 후면에 절연막(150)을 형성하는 단계(S41)가 더 포함될 수 있다.
상술한 바와 같이, 본 발명에 따른 임베디드 칩 스케일 패키지 및 그 제조 방법은 반도체 다이(110)에 비아홀(112)을 형성하고, 그 비아홀(112) 내측에 수동 소자(140)를 위치시키고 전기적으로 접속함으로써, 반도체 디바이스의 크기를 대폭 축소할 수 있게 된다.
또한, 반도체 다이(110)의 내부에서 반도체 다이(110)와 수동 소자(140)가 전기적으로 연결되기 때문에, 배선 길이 및 인덕턴스 성분이 감소함으로써 반도체 디바이스의 전기적 특성이 향상된다.
또한, 반도체 디바이스의 표면이 아닌 내측에 수동 소자(140)를 배치하기 때문에 표면에 형성된 배선 패턴 등의 디자인 제약이 제거된다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1은 본 발명에 따른 임베디드 칩 스케일 패키지의 제조 방법을 도시한 순서도이다.
도 1에 도시된 바와 같이 본 발명에 따른 임베디드 칩 스케일 패키지의 제조 방법은 본드 패드(111)를 갖는 다수의 반도체 다이(110)가 구비된 웨이퍼를 준비하는 웨이퍼 준비 단계(S10)와, 상기 각 반도체 다이(110)에 비아홀(112)을 형성하고, 상기 비아홀(112)에 제1배선 패턴(120)을 형성하는 제1배선 패턴(120) 형성 단계(S20)와, 상기 각 비아홀(112)에 수동 소자(140)를 위치시키고, 상기 제1배선 패턴(120)과 전기적으로 접속하는 수동 소자(140) 접속 단계(S30)와, 상기 각 반도체 다이(110)에서 본드 패드(111)와 제1배선 패턴(120)을 제2배선 패턴(170)으로 상호 연결하는 제2배선 패턴(170) 형성 단계(S40)와, 상기 제2배선 패턴(170)에 솔더볼(190)을 부착하는 솔더볼(190) 부착 단계(S50)와, 상기 웨이퍼로부터 낱개의 반도체 다이(110)를 소잉하여 임베디드 칩 스케일 패키지(100)를 구비하는 소잉 단계(S60)를 포함한다.
도 2는 본 발명에 따른 임베디드 칩 스케일 패키지의 제조 방법중 제1배선 패턴 형성 방법을 도시한 순서도이다.
도 2에 도시된 바와 같이 본 발명에 따른 임베디드 칩 스케일 패키지(100)의 제조 방법중 제1배선 패턴(120) 형성 방법은 각 반도체 다이(110)의 상면에 포토레지스트(211)를 형성하는 포토레지스트(211) 형성 단계(S21)와, 상기 포토레지스트(211)를 마스크로 하여 반도체 다이(110)의 상면으로부터 일정 깊이의 비아홀(112)을 형성하는 비아홀(112) 형성 단계(S22)와, 상기 비아홀(112) 및 포토레지스트(211)의 표면에 금속층(221)을 형성하는 금속층(221) 형성 단계(S23)와, 상기 비아홀(112) 주변의 금속층(221)을 제외한 나머지 영역의 금속층(221)을 제거하는 금속층(221) 패터닝 단계(S24)와, 상기 포토레지스트(211) 형성 단계, 상기 비아홀(112) 형성 단계, 상기 금속층(221) 형성 단계 및 상기 금속층(221) 패터닝 단계를 각 반도체 다이(110)의 후면에도 적용함으로써, 상기 반도체 다이(110)를 관통하는 비아홀(112)에 제1배선 패턴(120)이 형성되도록 하는 단계(S25)를 포함한다.
도 3a 내지 도 3e는 본 발명에 따른 임베디드 칩 스케일 패키지의 제조 방법중 제1배선 패턴 형성 방법을 순차 도시한 단면도이다.
도 3a에 도시된 바와 같이 포토레지스트(211) 형성 단계(S21)에서는 본드 패드(111)를 갖는 반도체 다이(110)의 상면에 일정 두께의 포토레지스트(211)를 형성한다. 여기서, 상기 본드 패드(111)의 외주연인 반도체 다이(110)의 상면에는 미리 일정 두께의 보호막이 형성된 상태이다. 또한, 본 발명에 의한 임베디드 칩 스케일 패키지(100)의 제조는 웨이퍼 상태에서 이루어지지만, 설명의 편의상 도면에서는 하나의 반도체 다이(110)를 예로 한다.
도 3b에 도시된 바와 같이 비아홀(112) 형성 단계(S22)에서는, 상기 포토레지스트(211)를 마스크로 하여 반도체 다이(110)의 상면으로부터 내부까지 일정 깊이의 비아홀(112)을 형성한다. 즉, 포토레지스트(211)를 이용하여 비아홀(112)이 형성될 위치에 윈도우를 형성하고, 이와 같이 윈도우가 형성된 포토레지스트(211)를 마스크로 활용하여 식각 공정을 수행함으로써, 반도체 다이(110)의 내부까지 일정 깊이의 비아홀(112)이 형성되도록 한다. 물론, 이때 비아홀(112)은 보호막(113)을 관통하여 형성된다.
도 3c에 도시된 바와 같이 금속층(221) 형성 단계(S23)에서는, 상기 비아홀(112) 및 포토레지스트(211)의 표면 전체에 일정 두께의 금속층(221)을 증발, 증착, 스퍼터링, CVD, PVD 등의 방법으로 형성한다. 이때, 상기 금속층(221)은 통상의 알루미늄, 구리, 골드, 실버, 니켈, 팔라듐 및 그들의 합금중 선택된 어느 하나일 수 있으나 여기서 그 종류를 한정하는 것은 아니다. 한편, 이때 상기 포토레지스트(211)의 윈도우는 약간 더 넓게 확장시킴으로써, 상기 금속층(221)은 비아홀(112) 외주연의 보호막(113) 위에도 일정 영역 형성되도록 한다.
도 3d에 도시된 바와 같이 금속층(221) 패터닝 단계(S24)에서는, 상기 포토레지스트(211) 및 그 상부의 금속층(221)을 모두 제거한다. 물론, 이때 상기 비아홀(112) 및 보호막(113)에 형성된 금속층(221)은 제거되지 않도록 임시로 식각 방지막 등이 형성될 수 있다. 이와 같은 금속층(221) 패터닝 단계에 의해 상기 비아홀(112) 및 그 주변의 보호막(113) 위에 일정 두께의 제1배선 패턴(120)이 형성된 다.
도 3e에 도시된 바와 같이, 상기 포토레지스트(211) 형성 단계, 상기 비아홀(112) 형성 단계, 상기 금속층(221) 형성 단계 및 상기 금속층(221) 패터닝 단계를 반도체 다이(110)의 후면에도 동일하게 적용함으로써, 상기 반도체 다이(110)를 관통하는 비아홀(112)에 제1배선 패턴(120)이 형성되도록 한다.(S25)
여기서, 상기와 같은 공정에 의해 상기 비아홀(112)은 크게 제1홀(112a)과 제2홀(112b)로 구분할 수 있다. 즉, 제1홀(112a)은 반도체 다이(110)의 상면으로부터 형성된 것이고, 제2홀(112b)은 반도체 다이(110)의 후면으로부터 형성된 것이다. 물론, 제1홀(112a) 및 제2홀(112b)은 서로 연결되어 있다. 더불어, 상기 제1홀(112a)의 크기에 비해 상기 제2홀(112b)의 크기가 더 크게 형성되어 있다. 따라서 하기할 수동 소자(140)는 상기 제2홀(112b)에 안정적으로 결합될 수 있게 된다. 물론, 제1배선 패턴(120)은 상기 제1홀(112a) 및 제2홀(112b) 전체에 형성된다. 또한, 상기 제2홀(112b)에 형성된 제1배선 패턴(120)은 그 외주연의 반도체 다이(110) 후면까지도 일정 길이 형성되어있다. 즉, 상기 제1배선 패턴(120)은 제1홀(112a)의 내벽 및 그 외주연인 반도체 다이(110)의 상면까지 형성되어 있고, 또한 제2홀(112b)의 내벽 및 그 외주연인 반도체 다이(110)의 후면까지 형성되어 있다. 물론, 상기 제1홀(112a)과 제2홀(112b) 사이에는 수평면(112c)이 형성되는데, 이러한 수평면(112c)에서 제1배선 패턴(120)이 형성됨은 당연하다.
도 4는 본 발명에 따른 임베디드 칩 스케일 패키지의 제조 방법중 수동 소자 접속 방법을 도시한 순서도이다.
도 4에 도시된 바와 같이 본 발명에 따른 임베디드 칩 스케일 패키지(100)의 제조 방법중 수동 소자(140) 접속 방법은 상기 비아홀(112)에 접착제(130)를 충진하는 접착제(130) 충진 단계(S31)와, 상기 비아홀(112) 내측의 접착제(130)에 수동 소자(140)를 접착하는 수동 소자(140) 접착 단계(S32)와, 상기 제1배선 패턴(120)과 수동 소자(140)가 전기적으로 접속되도록 금속층(222)을 형성하는 금속층(222) 형성 단계(S33)와, 상기 수동 소자(140) 주변의 금속층(222)을 제외한 나머지 금속층(222)을 제거하는 금속층(222) 패터닝 단계(S34)를 포함한다.
도 5a 내지 도 5d는 본 발명에 따른 임베디드 칩 스케일 패키지(100)의 제조 방법중 수동 소자(140) 접속 방법을 순차 도시한 단면도이다.
도 5a에 도시된 바와 같이 접착제(130) 충진 단계(S31)에서는, 반도체 다이(110)에 구비된 비아홀(112)중 제1홀(112a)에 일정량의 접착제(130)를 충진한다. 물론, 이러한 접착제(130)는 하기할 수동 소자(140)가 용이하게 접착될 수 있도록 제2홀(112b)에도 약간 충진한다. 이러한 접착제(130)는 통상의 에폭시 및 그 등가물 중 선택된 어느 하나일 수 있으나 여기서 그 종류를 한정하는 것은 아니다. 더불어, 이러한 접착제(130)는 광경화성 또는 열경화성 중 어느 하나를 이용할 수 있다.
도 5b에 도시된 바와 같이 수동 소자(140) 접착 단계(S32)에서는, 상기 비아홀(112) 중 제2홀(112b)에 수동 소자(140)를 결합하여 압착함으로써, 상기 수동 소 자(140)가 상기 접착제(130)에 접착되도록 한다. 도면 중 미설명 부호 141은 수동 소자(140)에 형성된 단자이다.
도 5c에 도시된 바와 같이 금속층(221) 형성 단계(S33)에서는, 상기 반도체 다이(110)의 후면 전체에 포토레지스트(212)를 형성하고, 상기 제1배선 패턴(120) 및 수동 소자(140)의 일부 영역이 노출되도록 윈도우를 형성한 후, 상기 노출된 제1배선 패턴(120) 및 수동 소자(140)의 일부 영역과 포토레지스트(212)의 표면 전체에 금속층(222)을 형성한다. 이러한 금속층(222) 형성에 의해 상기 제1배선 패턴(120)과 수동 소자(140)는 전기적으로 접속된다. 상기 금속층(222)은 상술한 바와 같이 증발, 증착, 스퍼터링, CVD, PVD 방법으로 형성할 수 있다. 또한, 금속층(222)은 골드, 실버, 구리, 니켈, 팔라듐 및 이들의 합금중 선택된 어느 하나일 수 있다. 그러나 여기서 그 재질을 한정하는 것은 아니다.
도 5d에 도시된 바와 같이 상기 금속층(221) 패터닝 단계(S34)에서는, 상기 포토레지스트(212) 표면에 형성된 금속층(222)을 모두 제거한다. 따라서 금속층(222) 중 제1배선 패턴(120)과 수동 소자(140)를 연결하는 금속층(222)만 잔존하게 된다. 여기서, 상기와 같이 제1배선 패턴(120)과 수동 소자(140)를 연결하는 금속층(222)은 제1배선 패턴(120)이 된다. 따라서 도면 부호는 120으로 도시하였다.
도 6은 본 발명에 따른 임베디드 칩 스케일 패키지의 제조 방법중 제2배선 패턴의 형성 방법을 도시한 순서도이다.
도 6에 도시된 바와 같이 임베디드 칩 스케일 패키지(100)의 제조 방법중 제 2배선 패턴(170)의 형성 방법은 반도체 다이(110)의 후면에 절연막(150)을 형성하는 절연막(150) 형성 단계(S41)와, 각 반도체 다이(110)의 상면에 제1보호막(160)을 형성하되, 본드 패드(111) 및 제1배선 패턴(120)은 외부로 노출되도록 하는 제1보호막(160) 형성 단계(S42)와, 상기 제1보호막(160) 위에 상기 본드 패드(111)와 상기 제1배선 패턴(120)을 연결하는 제2배선 패턴(170)을 형성하는 제2배선 패턴(170) 형성 단계(S43)와, 상기 제2배선 패턴(170) 및 제1보호막(160) 위에 제2보호막(180)을 형성하되, 제2배선 패턴(170)의 일정 영역은 외부로 노출되도록 하는 제2보호막(180) 형성 단계(S44)를 포함한다.
도 7a 내지 도 7d는 본 발명에 따른 임베디드 칩 스케일 패키지의 제조 방법중 제2배선 패턴의 형성 방법을 순차 도시한 단면도이다.
도 7a에 도시된 바와 같이 절연막(150) 형성 단계(S41)에서는, 반도체 다이(110)의 후면에 일정 두께의 절연막(150)을 형성함으로써, 상기 수동 소자(140) 및 제1배선 패턴(120)이 외부로 노출되지 않도록 한다. 이러한 절연막(150)은 상기 반도체 다이(110)의 후면을 외부 환경으로부터 보호할 뿐만 아니라 상기 수동 소자(140) 및 그것에 연결된 제1배선 패턴(120)이 외부 장치와 쇼트되지 않도록 하는 역할을 한다.
도 7b에 도시된 바와 같이 제1보호막(160) 형성 단계(S42)에서는, 상기 반도체 다이(110)의 상면에 일정 두께의 제1보호막(160)을 형성하되, 상기 본드 패드(111) 및 제1배선 패턴(120)은 외부로 노출되도록 한다. 여기서, 상기 제1보호 막(160)은 통상의 PI(polyimide), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole (PBO), 에폭시 및 그 등가물중 선택된 어느 하나일 수 있으나 여기서 그 종류를 한정하는 것은 아니다. 더불어, 그 형성 방법은 통상의 스핀 코팅, 스크린 프린팅 방식에 의해 형성가능하며, 스핀 코팅의 경우에는 포토 공정이 뒤따른다.
도 7c에 도시된 바와 같이 제2배선 패턴(170) 형성 단계(S43)에서는, 상기 제1보호막(160) 위에 제2배선 패턴(170)을 형성한다. 물론, 이때 상기 제2배선 패턴(170)에 의해 본드 패드(111)와 제1배선 패턴(120)은 전기적으로 연결된다. 여기서, 상기 제2배선 패턴(170)은 통상의 증발, 증착, 스퍼터링, CVD, PVD 등의 방법에 의해 제1보호막(160), 본드 패드(111) 및 제1배선 패턴(120)에 형성되고, 이후 통상의 포토 공정에 의해 패터닝된다. 상기 제2배선 패턴(170)은 통상의 골드, 실버, 구리, 니켈, 팔라듐 및 그 합금에 의해 형성될 수 있다.
도 7d에 도시된 바와 같이 제2보호막(180) 형성 단계(S42)에서는, 상기 제1보호막(160)의 상면에 일정 두께의 제2보호막(180)을 형성하되, 상기 제2배선 패턴(170)의 일부 영역이 외부로 노출되도록 한다. 여기서, 상기 제2보호막(180) 역시 통상의 PI(polyimide), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole (PBO), 에폭시 및 그 등가물중 선택된 어느 하나일 수 있으나 여기서 그 종류를 한정하는 것은 아니다. 더불어, 그 형성 방법은 통상의 스핀 코팅, 스크린 프린팅 방식에 의해 형성가능하며, 스핀 코팅의 경우에는 포토 공정이 뒤따른다.
도 8은 본 발명에 따른 임베디드 칩 스케일 패키지의 제조 방법중 솔더볼 부 착 단계(S50) 및 소잉 단계(S60)가 완료된 상태의 임베디드 칩 스케일 패키지를 도시한 단면도이다.
도시된 바와 같이 본 발명에 따른 임베디드 칩 스케일 패키지(100)는 제2보호막(180)을 통하여 외부로 노출된 제2배선 패턴(170)에 솔더볼(190)이 부착됨으로써 완성된다. 이러한 솔더볼(190)은 예를 들어 전기 도금, 볼 어태치(ball attach), 스텐실 프린팅(stencil printing) 및 그 등가 방법중 선택된 어느 하나의 방법으로 형성할 수 있으며, 여기서 그 솔더볼(190) 부착 방법을 한정하는 것은 아니다. 이러한 솔더볼(190)은 공융점 솔더(eutectic solder: Sn37Pb), 고융점 솔더(High lead solder: Sn95Pb), 납이 없는 솔더(lead-free solder: SnAg, SnCu, SnZn, SnZnBi, SnAgCu, SnAgBi 등) 중 선택된 하나로 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
이상에서 설명한 것은 본 발명에 따른 임베디드 칩 스케일 패키지 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
도 1은 본 발명에 따른 임베디드 칩 스케일 패키지의 제조 방법을 도시한 순서도이다.
도 2는 본 발명에 따른 임베디드 칩 스케일 패키지의 제조 방법중 제1배선 패턴 형성 방법을 도시한 순서도이다.
도 3a 내지 도 3e는 본 발명에 따른 임베디드 칩 스케일 패키지의 제조 방법중 제1배선 패턴 형성 방법을 순차 도시한 단면도이다.
도 4는 본 발명에 따른 임베디드 칩 스케일 패키지의 제조 방법중 수동 소자 접속 방법을 도시한 순서도이다.
도 5a 내지 도 5d는 본 발명에 따른 임베디드 칩 스케일 패키지의 제조 방법중 수동 소자 접속 방법을 순차 도시한 단면도이다.
도 6은 본 발명에 따른 임베디드 칩 스케일 패키지의 제조 방법중 제2배선 패턴의 형성 방법을 도시한 순서도이다.
도 7a 내지 도 7d는 본 발명에 따른 임베디드 칩 스케일 패키지의 제조 방법중 제2배선 패턴의 형성 방법을 순차 도시한 단면도이다.
도 8은 본 발명에 따른 임베디드 칩 스케일 패키지의 제조 방법중 솔더볼 부착 및 소잉이 완료된 상태의 임베디드 칩 스케일 패키지를 도시한 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100; 본 발명에 따른 임베디드 칩 스케일 패키지
110; 반도체 다이 111; 본드 패드
112; 비아홀 112a; 제1홀
112b; 제2홀 112c; 수평면
120; 제1배선 패턴 130; 접착제
140; 수동 소자 150; 절연막
160; 제1보호막 170; 제2배선 패턴
180; 제2보호막 190; 솔더볼

Claims (12)

  1. 상면에 적어도 하나의 본드 패드가 형성되고, 상면 및 하면을 관통하여 적어도 하나의 비아홀이 형성된 반도체 다이;
    상기 반도체 다이의 비아홀에 형성된 제1배선 패턴;
    상기 반도체 다이의 비아홀에 위치되며, 상기 제1배선 패턴에 전기적으로 접속된 수동소자; 및,
    상기 반도체 다이의 본드 패드와 상기 제1배선 패턴을 전기적으로 접속시키는 제2배선 패턴; 및,
    상기 제2배선패턴에 접속된 솔더볼을 포함하여 이루어진 것을 특징으로 하는 임베디드 칩 스케일 패키지.
  2. 제 1 항에 있어서,
    상기 비아홀은
    상기 반도체 다이의 상면으로부터 하면을 향하여 형성된 제1홀과,
    상기 반도체 다이의 하면으로부터 상면을 향하여 형성되고, 상기 제1홀과 연통된 제2홀을 포함하고,
    상기 제1홀에 비하여 상기 제2홀의 크기가 더 큰 것을 특징으로 하는 임베디드 칩 스케일 패키지.
  3. 제 2 항에 있어서,
    상기 제1배선 패턴은
    상기 반도체 다이의 상면으로부터 상기 제1홀, 상기 제2홀 및 상기 반도체 다이의 하면까지 형성된 것을 특징으로 하는 임베디드 칩 스케일 패키지.
  4. 제 2 항에 있어서,
    상기 비아홀중 상기 제1홀에는
    접착제가 충진된 동시에 상기 수동소자에 접착된 것을 특징으로 하는 임베디드 칩 스케일 패키지.
  5. 제 1 항에 있어서,
    상기 반도체 다이의 하면에는 상기 수동소자를 덮도록 일정 두께의 절연층이 더 형성된 것을 특징으로 하는 임베디드 칩 스케일 패키지.
  6. 제 1 항에 있어서,
    상기 반도체 다이의 상면에는 제1보호막이 형성되고, 상기 제1보호막을 관통하여 상기 제2배선패턴의 일단이 상기 본드 패드에 접속되고, 상기 제2배선패턴의 타단이 상기 제1배선패턴에 접속된 것을 특징으로 하는 임베디드 칩 스케일 패키지.
  7. 제 6 항에 있어서,
    상기 제2배선패턴 및 상기 제1보호막 위에는 제2보호막이 형성되고, 상기 제2보호막을 관통하여 상기 솔더볼이 상기 제2배선패턴에 연결된 것을 특징으로 하는 임베디드 칩 스케일 패키지.
  8. 본드 패드를 갖는 다수의 반도체 다이가 구비된 웨이퍼를 준비하는 웨이퍼 준비 단계;
    상기 각 반도체 다이에 비아홀을 형성하고, 상기 비아홀에 제1배선 패턴을 형성하는 제1배선 패턴 형성 단계;
    상기 각 비아홀에 수동 소자를 위치시키고, 상기 제1배선 패턴과 전기적으로 접속하는 수동 소자 접속 단계;
    상기 각 반도체 다이에서 본드 패드와 제1배선 패턴을 제2배선 패턴으로 상호 연결하는 제2배선 패턴 형성 단계;
    상기 제2배선 패턴에 솔더볼을 부착하는 솔더볼 부착 단계; 및,
    상기 웨이퍼로부터 낱개의 반도체 다이를 소잉하여 임베디드 칩 스케일 패키지를 구비하는 소잉 단계를 포함하여 이루어진 임베디드 칩 스케일 패키지의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제1배선 패턴 형성 단계는
    각 반도체 다이의 상면에 포토레지스트를 형성하는 포토레지스트 형성 단계;
    상기 포토레지스트를 마스크로 하여 반도체 다이의 상면으로부터 일정 깊이의 비아홀을 형성하는 비아홀 형성 단계;
    상기 비아홀 및 포토레지스트의 표면에 금속층을 형성하는 금속층 형성 단계;
    상기 비아홀 주변의 금속층을 제외한 나머지 영역의 금속층을 제거하는 금속층 패터닝 단계; 및,
    상기 포토레지스트 형성 단계, 상기 비아홀 형성 단계, 상기 금속층 형성 단계 및 상기 금속층 패터닝 단계를 각 반도체 다이의 후면에도 적용함으로써,
    상기 반도체 다이를 관통하는 비아홀에 제1배선 패턴이 형성되도록 함을 특징으로 하는 임베디드 칩 스케일 패키지의 제조 방법.
  10. 제 8 항에 있어서,
    상기 수동 소자 접속 단계는
    상기 비아홀에 접착제를 충진하는 접착제 충진 단계;
    상기 비아홀 내측의 접착제에 수동 소자를 접착하는 수동 소자 접착 단계;
    상기 제1배선 패턴과 수동 소자가 전기적으로 접속되도록 금속층을 증착하는 금속층 형성 단계; 및,
    상기 수동 소자 주변의 금속층을 제외한 나머지 금속층을 제거하는 금속층 패터닝 단계를 포함하여 이루어진 것을 특징으로 하는 임베디드 칩 스케일 패키지 의 제조 방법.
  11. 제 8 항에 있어서,
    상기 제2배선 패턴 형성 단계는
    각 반도체 다이의 상면에 제1보호막을 형성하되, 본드 패드 및 제1배선 패턴은 외부로 노출되도록 하는 제1보호막 형성 단계;
    상기 제1보호막 위에 상기 본드 패드와 상기 제1배선 패턴을 연결하는 제2배선 패턴을 형성하는 제2배선 패턴 형성 단계; 및,
    상기 제2배선 패턴 및 제1보호막 위에 제2보호막을 형성하되, 제2배선 패턴의 일정 영역은 외부로 노출되도록 하는 제2보호막 형성 단계를 포함하여 이루어진 것을 특징으로 하는 임베디드 칩 스케일 패키지의 제조 방법.
  12. 제 8 항에 있어서,
    상기 제2배선 패턴 형성 단계전에 상기 반도체 다이의 후면에 절연막을 형성하는 단계가 더 포함된 것을 특징으로 하는 임베디드 칩 스케일 패키지의 제조 방법.
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