KR20090114995A - Method for fabricating semiconductor device - Google Patents

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KR20090114995A
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이진구
오재근
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주식회사 하이닉스반도체
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Abstract

PURPOSE: A method for manufacturing a semiconductor device is provided to prevent concentration of dopant in a film by performing a cluster ion implantation process with different ion implantation depth. CONSTITUTION: An oxide film(12) is formed on a substrate(11). A nitride oxide film(13) is formed by nitrifying the oxide film. A polysilicon layer(14) is formed on the oxide nitride layer. A first cluster ion implantation is performed as the first energy. A second ion implantation is performed as the second energy lower than the first energy. The first energy is 50 to 100 keV. The second energy is 10 to 50 keV.

Description

반도체 소자의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 클러스터 이온주입을 이용한 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly to a method for manufacturing a semiconductor device using cluster ion implantation.

DRAM의 주변회로지역에서 N+/P+ 듀얼 폴리실리콘 게이트(Dual PolySilicon Gate)를 형성하게 되면 PMOS영역의 경우는 기존의 N+ 폴리실리콘 게이트가 배리드 채널(Buried Channel)이 형성되는 반면에 P+ 폴리실리콘 게이트를 형성하게 되면 표면채널(Surface channel)이 형성되게 되므로써, 기존의 N+ 폴리실리콘 게이트의 배리드채널에 비하여 숏채널효과(Short Channel Effect)가 감소하게 되고, 동일한 문턱전압(Threshold Voltage;Vt)에 대하여 Idsat의 개선, 서브문턱전압 개선 및 DIBL(Drain Induced Barrier Lowering)이 개선되는 장점이 있다. 또한, 기존의 N+ 폴리실리콘 게이트에 비하여 보유시간(Retention time)이 향상될 뿐만 아니라, 저전력 및 고 성능(Low Power and High performance)을 가진 DRAM소자를 형성할 수 있다.When N + / P + dual polysilicon gates are formed in the peripheral circuit area of DRAM, in the case of PMOS region, the conventional N + polysilicon gate forms a buried channel, whereas a P + polysilicon gate is formed. Since the surface channel is formed, the short channel effect is reduced compared to the buried channel of the conventional N + polysilicon gate and the same threshold voltage (Vt) is achieved. On the other hand, there is an advantage in that the improvement of Idsat, the subthreshold voltage, and the drain induced barrier lowering (DIBL) are improved. In addition, the retention time is improved compared to the conventional N + polysilicon gate, and a DRAM device having low power and high performance can be formed.

한편, 듀얼 폴리실리콘 게이트를 적용함에 있어서, 셀 영역이 리세스게이트(Recess Gate)로 형성되는 경우 셀 영역에 대하여 N형 불순물을 균일하게 도핑해야 하는 문제점으로 인해 N형 폴리실리콘을 형성한 후 PMOS영역의 폴리실리콘에 P형 불순물을 도핑하여 P형 폴리실리콘으로 컨버티드(Converted) 시키는 공정이 적용되고 있다.Meanwhile, in applying the dual polysilicon gate, when the cell region is formed as a recess gate, the PMOS is formed after forming the N-type polysilicon due to the problem of uniformly doping the N-type impurity in the cell region. A process is performed in which polysilicon in a region is doped with P-type impurities and converted to P-type polysilicon.

이러한, 컨버티드 공정을 적용하는 경우 불순물의 도핑농도가 적어도 3.0×1016atms/㎠ 이상이 되어야 하며, 기존의 빔라인 이온주입(Beam-Line Implant)으로 이러한 고농도의 도핑(High-Doping)을 적용하면 양산성 측면에 문제가 있다. 따라서, 기존 빔라인 이온주입 툴(Beam Line Implant Tool)을 사용하며, 양산성 문제 해결 및 기존 11B와 도핑 프로파일이 동등한 클러스터 이온주입(Cluster Ion Implant)를 이용하여 카운터 도핑(Counter Doping)을 진행하고 있다.In the case of applying the converted process, the doping concentration of impurities should be at least 3.0 × 10 16 atms / cm 2 or more, and the high-doping is applied to the existing beam-line implants. There is a problem in terms of mass production. Therefore, we use the existing Beam Line Implant Tool, solve the mass production problem, and proceed with the Counter Doping using Cluster Ion Implant with the same doping profile as the existing 11B. .

도 1은 종래 기술의 문제점을 나타내는 그래프이다.1 is a graph showing a problem of the prior art.

도 1에 도시된 바와 같이, 클러스터 이온주입(Cluster Ion Implant)을 이용한 이온주입 후 도펀트 프로파일 및 열처리 후의 도펀트 프로파일을 확인할 수 있다. 도면부호 100번의 위치에 도펀트가 집중된(Pile up) 형태를 알 수 있다. As shown in FIG. 1, a dopant profile after ion implantation and a dopant profile after heat treatment using cluster ion implantation may be confirmed. It can be seen that the dopant is piled up at the position 100.

위의 그래프와 같이, 클러스터 이온주입 후 이온주입깊이(Range Ion Projection, 이하 Rp라 한다)점 근처에서의 도펀트 집중현상(Pile up)은 이온주입 후 손상층(Damage Layer)이 SPE(Solid Phase Epitaxy)로 재성장(Re-growth)되는 것을 방해하여, 결과적으로 도펀트(Dopant)의 활성화(Activation)를 방해하는 문제점 이 있다. As shown in the graph above, the concentration of dopant near the ion implantation depth (Rp) after cluster ion implantation is that the damage layer after the ion implantation is solid phase epitaxy. ) To prevent re-growth and, consequently, to prevent activation of the dopant.

도 2는 종래 기술의 문제점을 나타내는 TEM사진이다.2 is a TEM photograph showing a problem of the prior art.

도 2에 도시된 바와 같이, 클러스터 이온주입 후 (a)와 같이 T의 높이로 손상층(Damage Layer, 이온주입 충격에 의한 비정질층(Amorphous layer))이 형성되고, 이러한 손상층(비정질층)은 SPE 재성장되는데 이때, Rp점 근처에 도펀트가 집중되어 손상층이 모두 SPE 재성장되지 못하고, Rp점이 존재하는 T1의 높이까지만 재성장된 것을 알 수 있다. As shown in FIG. 2, after cluster ion implantation, a damage layer (Amorphous layer due to ion implantation impact) is formed at a height of T as shown in (a), and the damage layer (amorphous layer) is formed. The SPE is regrown, and the dopant is concentrated near the Rp point, so that all of the damaged layers are not regrown in the SPE, and it can be seen that the Rp is regrown only up to the height of T 1 .

위와 같이, Rp점 근처에 도펀트가 집중되어 손상층의 SPE 재성장을 방해함으로써 도펀트의 활성화가 방해되고 이로인해, PDR(Poly Depletion Rate) 열화 및 R/O(Ring Oscillator) 지연(Delay)에 의한 소자 특성 열화가 발생하는 문제점이 있다.As above, the dopant is concentrated near the Rp point, which interferes with the SPE regrowth of the damaged layer, thereby inhibiting the activation of the dopant, thereby degrading the poly depletion rate (PDR) and the ring oscillator (R / O) delay. There is a problem that characteristic degradation occurs.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 이온주입시 Rp점 근처에 도펀트가 집중되는 현상을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a method of manufacturing a semiconductor device capable of preventing the dopant from being concentrated near the Rp point during ion implantation.

상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 기판 상에 도핑대상층을 형성하는 단계; 상기 도핑대상층에 서로 다른 깊이의 이온주입깊이를 갖도록 이온주입을 진행하는 단계; 상기 도핑대상층에 활성화 어닐을 진행하는 단계를 포함하는 것을 특징으로 한다.Method of manufacturing a semiconductor device of the present invention for achieving the above object comprises the steps of forming a doping object layer on a substrate; Implanting ions into the doping target layer to have ion implantation depths of different depths; And activating annealing on the doped object layer.

특히, 상기 이온주입을 진행하는 단계는, 제1에너지로 제1클러스터 이온주입을 진행하는 단계; 상기 제1에너지보다 낮은 제2에너지로 제2클러스터 이온주입을 진행하는 단계를 포함하는 것을 특징으로 한다.In particular, the step of proceeding with the ion implantation, the first cluster ion implantation with the first energy; And performing a second cluster ion implantation with a second energy lower than the first energy.

또한, 상기 제1에너지는 50∼100keV, 상기 제2에너지는 10∼50keV의 에너지를 포함하는 것을 특징으로 한다. 이때, 상기 제1클러스터 이온주입은 총도즈량의 50∼90％, 상기 제2클러스터 이온주입은 총 도즈량의 10∼50％로 진행하고, 상기 제1클러스터 이온주입은 1.5×1016atoms/㎠∼1.0×1017atoms/㎠로, 제2클러스터 이온주입은 1.0×1015atoms/㎠∼5.0×1016atoms/㎠으로 진행하는 것을 특징으로 한다.In addition, the first energy is characterized in that the energy of 50 to 100keV, the second energy 10 to 50keV. In this case, the first cluster ion implantation proceeds from 50 to 90% of the total dose, the second cluster ion implantation proceeds from 10 to 50% of the total dose, and the first cluster ion implantation is 1.5 × 10 16 atoms / a ㎠~1.0 × 10 17 atoms / ㎠, the second cluster ion implant is characterized in that it proceeds to 1.0 × 10 15 atoms / ㎠~5.0 × 10 16 atoms / ㎠.

또한, 상기 이온주입을 진행하는 단계는, 제1에너지로 제1클러스터 이온주입을 진행하는 단계; 상기 제1에너지보다 높은 제2에너지로 제2클러스터 이온주입을 진행하는 단계를 포함하는 것을 특징으로 한다.In addition, the step of performing the ion implantation, the first cluster ion implantation with the first energy; And performing a second cluster ion implantation with a second energy higher than the first energy.

또한, 상기 제1에너지는 10∼50keV, 상기 제2에너지는 50∼100keV의 에너지를 포함하는 것을 특징으로 한다. 이때, 상기 제1클러스터 이온주입은 총도즈량의 10∼50％, 상기 제2클러스터 이온주입은 총 도즈량의 50∼90％로 진행하고, 상기 제1클러스터 이온주입은 1.0×1015atoms/㎠∼5.0×1016atoms/㎠로, 제2클러스터 이온주입은 1.5×1016atoms/㎠∼1.0×1017atoms/㎠으로 진행하는 것을 특징으로 한다.In addition, the first energy is 10 to 50 keV, the second energy is characterized in that it contains energy of 50 to 100 keV. In this case, the first cluster ion implantation proceeds from 10 to 50% of the total dose, the second cluster ion implantation proceeds from 50 to 90% of the total dose, and the first cluster ion implantation is 1.0 × 10 15 atoms / It is characterized by advancing in 2 cm <2> ~ 5.0 * 10 <16> atoms / cm <2>, and 2nd cluster ion implantation to 1.5 * 10 <16> atoms / cm <2> -1.0 * 10 <17> atoms / cm <2>.

그리고, 상기 기판은 NMOS영역과 PMOS영역이 구비된 주변영역이고, 상기 도핑대상층은 PMOS영역의 폴리실리콘층인 것을 특징으로 한다. 또한, 상기 이온주입을 진행하는 단계는, P형 불순물을 사용하여 진행하는 것을 특징으로 한다. 또한, 상기 P형 불순물은 상기 P형 불순물은 B18H22 및 B10H14의 혼합가스를 포함하는 것을 특징으로 한다.The substrate is a peripheral region having an NMOS region and a PMOS region, and the doping target layer is a polysilicon layer of the PMOS region. In addition, the step of performing the ion implantation, characterized in that the progress using the P-type impurities. In addition, the P-type impurity is characterized in that the P-type impurity includes a mixed gas of B 18 H 22 and B 10 H 14 .

상술한 본 발명의 반도체 소자의 제조방법은 서로 다른 이온주입깊이를 갖는 클러스터 이온주입 공정을 진행함으로써 막 내에 도펀트의 집중현상을 방지할 수 있는 효과가 있다. The method of manufacturing the semiconductor device of the present invention described above has the effect of preventing the concentration of dopants in the film by performing a cluster ion implantation process having different ion implantation depths.

또한, 본 발명은 표면 쪽에 또다른 Rp점을 형성함으로써 도펀트 프로파일의 변화없이 열처리후 도펀트의 집중현상을 개선하여 손상층이 표면까지 SPE로 재성장되도록 하는 효과가 있다.In addition, the present invention has the effect of improving the concentration of the dopant after the heat treatment without changing the dopant profile by forming another Rp point on the surface side so that the damaged layer is regrown to SPE to the surface.

따라서, PDR 열화 및 R/O 지연에 의한 소자특성 열화가 발생하는 문제점을 개선할 수 있는 효과가 있다.Therefore, there is an effect that can improve the problem that the device characteristics deterioration due to PDR degradation and R / O delay occurs.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다. 본 발명의 실시예에서는 설명의 편의를 돕기위해 반도체 소자의 듀얼 폴리실리콘 게이트 제조방법에 대하여 설명하기로 한다.3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention. In the embodiment of the present invention, a description will be given of a method for manufacturing a dual polysilicon gate of a semiconductor device for convenience of description.

도 3a에 도시된 바와 같이, 기판(11) 상에 게이트절연막(12, 13)을 형성한다. 기판(11)은 DRAM공정이 진행되는 반도체 기판일 수 있고, 소자분리막과 웰(Well)을 포함할 수 있다. 기판(11)은 셀영역과 주변영역을 포함하고, 셀영역은 리세스패턴을 포함할 수 있으며, 주변영역은 PMOS영역과 NMOS영역을 포함할 수 있다. 게이트절연막(12, 13)은 후속 불순물의 침투를 방지하기 위하여 산화막(12) 및 산화질화막(13)의 적층구조로 형성할 수 있다. 산화막(12)은 실리콘산화막(SiO2)일 수 있고, 산화질화막(13)은 실리콘산화질화막일 수 있다.As shown in FIG. 3A, gate insulating films 12 and 13 are formed on the substrate 11. The substrate 11 may be a semiconductor substrate in which a DRAM process is performed, and may include an isolation layer and a well. The substrate 11 may include a cell region and a peripheral region, the cell region may include a recess pattern, and the peripheral region may include a PMOS region and an NMOS region. The gate insulating films 12 and 13 may be formed in a stacked structure of the oxide film 12 and the oxynitride film 13 in order to prevent penetration of subsequent impurities. The oxide film 12 may be a silicon oxide film (SiO 2 ), and the oxynitride film 13 may be a silicon oxynitride film.

게이트절연막(12, 13)을 산화막(12)과 산화질화막(13)의 적층구조로 형성하기 위해 먼저, 기판(11) 상에 산화막(12)을 형성한다. 그리고, 산화막(12)을 일부두께 질화시켜 산화질화막(13)으로 바꿀 수 있다. In order to form the gate insulating films 12 and 13 in a stacked structure of the oxide film 12 and the oxynitride film 13, an oxide film 12 is first formed on the substrate 11. The oxide film 12 can be nitrided to a part thickness to be replaced with the oxynitride film 13.

상기 산화질화막(13)을 형성하기 위한 질화 공정은 퍼니스 질화(Furnace nitridation), 플라즈마 질화(Plasma nitridation) 및 급속열 질화(Rapid Thermal nitridation)로 이루어진 그룹 중에서 선택된 어느 하나로 실시할 수 있다. The nitriding process for forming the oxynitride layer 13 may be performed by any one selected from the group consisting of furnace nitridation, plasma nitridation, and rapid thermal nitridation.

퍼니스 질화는 질소(N2) 또는 NH3를 사용하여 실시할 수 있다. 그리고, 플라즈마 질화는 질소와 아르곤의 혼합가스로 실시할 수 있고, 100℃∼700℃의 온도에서 실시할 수 있다. 또한, 급속열 질화는 NH3를 사용하여 실시할 수 있고, 600℃∼1000℃의 온도에서 실시할 수 있다.Furnace nitriding can be carried out using nitrogen (N 2 ) or NH 3 . The plasma nitriding can be carried out with a mixed gas of nitrogen and argon, and can be carried out at a temperature of 100 ° C to 700 ° C. In addition, a rapid thermal nitridation may be performed using NH 3, it can be carried out at a temperature of 600 ℃ ~1000 ℃.

위와 같이, 게이트절연막(12, 13)을 산화막(12)의 단층으로 형성하지 않고, 산화막(12)과 산화질화막(13)의 적층구조로 형성함으로써 후속 불순물 도핑에 사용되는 불순물이 산화막(12)을 관통하여 기판(11)으로 침투(Penetration)되는 것을 방지할 수 있다.As described above, the gate insulating films 12 and 13 are not formed as a single layer of the oxide film 12, but the oxide film 12 is formed by stacking the oxide film 12 and the oxynitride film 13 so that the impurities used for subsequent impurity doping are oxidized. Penetration can be prevented from penetrating the substrate 11.

도 3b에 도시된 바와 같이, 산화질화막(13) 상에 폴리실리콘막(14)을 형성한다. 폴리실리콘막(14)은 인시튜(In-Situ)로 N형 불순물이 도프드(Doped)된 폴리실리콘막(14)으로 형성할 수 있으며, 이는 리세스패턴 등이 형성된 셀영역에서도 폴리실리콘막(14) 내에 균일한 도핑농도를 갖도록 하기 위함이다. 폴리실리콘막(14)은 500Å∼2500Å의 두께로 형성될 수 있다.As shown in FIG. 3B, a polysilicon film 14 is formed on the oxynitride film 13. The polysilicon film 14 may be formed as a polysilicon film 14 doped with N-type impurities in an in-situ, and this may be a polysilicon film even in a cell region in which a recess pattern or the like is formed. This is to have a uniform doping concentration in (14). The polysilicon film 14 may be formed to a thickness of 500 kPa to 2500 kPa.

이어서, NMOS영역의 폴리실리콘막(14) 상에 PMOS영역을 오픈시키는 감광막패턴(15)을 형성한다. 감광막패턴(15)은 폴리실리콘막(14) 상에 감광막을 코팅하고 노광 및 현상으로 PMOS영역이 오픈되도록 패터닝하여 형성할 수 있으며, 후속 클러스터 이온주입시 이온주입배리어로 사용될 수 있다.Subsequently, a photosensitive film pattern 15 for opening the PMOS region is formed on the polysilicon film 14 of the NMOS region. The photoresist pattern 15 may be formed by coating the photoresist on the polysilicon layer 14 and patterning the PMOS region to be opened by exposure and development, and may be used as an ion implantation barrier during subsequent cluster ion implantation.

이어서, 클러스터 이온주입으로 기판(11)의 언로딩(Un-loading)없이 2스텝(2-step) 에너지를 이용하여 이온주입을 진행한다. 즉, 이온주입하고자 하는 이온주입깊이(Range Ion Projection, 이하 Rp라고 한다)점을 갖는 에너지로 이온주입을 진행한 후, 낮은 에너지로 추가 이온주입을 진행함으로써 표면 쪽에 또다른 Rp점을 만드는 것이다. 이에 대하여 도 3c 및 도 3d에서 자세히 설명하기로 한다.Subsequently, ion implantation is performed using two-step energy without unloading the substrate 11 by cluster ion implantation. In other words, the ion implantation is performed at an energy having an ion implantation depth (Range Ion Projection, hereinafter referred to as Rp) point, and then another ion implantation is performed at a low energy to make another Rp point on the surface side. This will be described in detail with reference to FIGS. 3C and 3D.

도 3c에 도시된 바와 같이, 도핑대상층 즉, PMOS영역의 폴리실리콘막(14)에 제1에너지로 제1클러스터 이온주입을 진행한다. 제1클러스터 이온주입은 이온주입하고자 하는 Rp1점을 갖는 제1에너지로 진행하되, 바람직하게는 50keV∼100keV의 에너지로 진행할 수 있다. As shown in FIG. 3C, first cluster ions are implanted with a first energy into the doped object layer, that is, the polysilicon film 14 of the PMOS region. The first cluster ion implantation proceeds to the first energy having the Rp1 point to be implanted, but may preferably proceed to an energy of 50 keV to 100 keV.

제1에너지를 이용한 제1클러스터 이온주입은 N형으로 도프드된 폴리실리콘막(14)을 P형으로 컨버티드(Converted) 시키기 위한 것으로, 이를 위해 P형 불순물 예컨대 보론(Boron)을 이온주입할 수 있다. 바람직하게는, B18H22 및 B10H14의 혼합가스를 사용하여 진행할 수 있다. 제1클러스터 이온주입은 총 도즈량의 50％∼90％의 도즈량 즉, 1.5×1016atoms/㎠∼1.0×1017atoms/㎠의 도즈로 진행할 수 있다.The first cluster ion implantation using the first energy is for converting the N-doped polysilicon film 14 to P-type. For this purpose, P-type impurities such as boron are implanted. Can be. Preferably, it may be carried out using a gas mixture of B 18 H 22, and B 10 H 14. The first cluster ion implantation can proceed with a dose of 50% to 90% of the total dose, that is, a dose of 1.5 × 10 16 atoms / cm 2 to 1.0 × 10 17 atoms / cm 2.

제1클러스터 이온주입으로 PMOS영역의 폴리실리콘막(14)은 'P형 폴리실리콘 막(14A)'으로 바뀐다.By the first cluster ion implantation, the polysilicon film 14 in the PMOS region is changed into a 'P-type polysilicon film 14A'.

도 3d에 도시된 바와 같이, 제1에너지보다 낮은 제2에너지로 제2클러스터 이온주입을 진행한다. 제2클러스터 이온주입은 표면 쪽에 또다른 Rp점을 갖도록 하여 Rp점에 도펀트가 집중되는 현상을 개선하기 위한 것으로, 제1에너지보다 낮은 제2에너지로 추가 이온주입을 진행함으로써 제1에너지에 의한 Rp1점보다 표면쪽으로 이동된 Rp2점을 갖도록 진행할 수 있다. 표면쪽에 또 다른 Rp점을 형성함으로써, 막 내에 도펀트가 집중되는 현상을 개선할 수 있다. As shown in FIG. 3D, the second cluster ion implantation proceeds with a second energy lower than the first energy. The second cluster ion implantation is intended to improve the phenomenon of dopant concentration at the Rp point by having another Rp point on the surface side, and by additional ion implantation with a second energy lower than the first energy, Rp1 by the first energy. You can proceed to have the Rp2 point moved towards the surface rather than the point. By forming another Rp point on the surface side, the dopant concentration in the film can be improved.

Rp2점을 갖도록 하기 위해 제2클러스 이온주입은 10keV∼50keV의 에너지로 진행할 수 있다. 제2클러스터 이온주입 역시 제1클러스터 이온주입과 동일한 P형 불순물 예컨대 보론(Boron)을 이온주입할 수 있다. 바람직하게는, B18H22 및 B10H14의 혼합가스를 사용하여 진행할 수 있다. 제2클러스터 이온주입은 총 도즈량의 10％∼50％의 도즈량 즉, 1.0×1015atoms/㎠∼5.0×1016atoms/㎠의 도즈로 진행할 수 있다.In order to have an Rp 2 point, the second cluster ion implantation may proceed with an energy of 10 keV to 50 keV. The second cluster ion implantation may also implant the same P-type impurities as the first cluster ion implantation, such as boron. Preferably, it may be carried out using a gas mixture of B 18 H 22, and B 10 H 14. The second cluster ion implantation can proceed with a dose of 10% to 50% of the total dose, that is, a dose of 1.0 × 10 15 atoms / cm 2 to 5.0 × 10 16 atoms / cm 2.

위와 같이, Rp1점을 갖는 제1에너지로 제1클러스터 이온주입을 진행한 후, 제1에너지보다 낮은 제2에너지로 제2클러스터 이온주입을 진행하여 표면 쪽에 또 다른 Rp2점을 형성함으로써, 도펀트의 집중(Pile-up)되는 위치를 표면쪽으로 이동시킬 수 있다.As described above, after the first cluster ion implantation is performed with the first energy having the Rp1 point, the second cluster ion implantation is performed with the second energy lower than the first energy to form another Rp2 point at the surface side, thereby forming the dopant. The position of the pil-up can be moved towards the surface.

도 3e에 도시된 바와 같이, 감광막패턴(15)을 제거한다. 감광막패턴(15)은 건식식각 및 세정공정을 이용하여 제거할 수 있으며, 건식식각은 산소스트립공정을 포함할 수 있다.As shown in FIG. 3E, the photosensitive film pattern 15 is removed. The photoresist pattern 15 may be removed using a dry etching and a cleaning process, and the dry etching may include an oxygen strip process.

이어서, 폴리실리콘막(14, 14A)에 활성화 어닐을 진행한다. 활성화 어닐은 폴리실리콘막 및 P형 폴리실리콘막(14, 14A) 내에 도핑된 도펀트들의 활성화를 위한 것으로, 도펀트들의 활성화도 동시에 도 3c 및 도 3d의 이온주입에 의해 형성된 손상층(Damage Layer, 비정질층(Amorphous Layer))이 SPE(Solid Phase Epitaxy)로 재성장(Re-growth)된다. Subsequently, activation annealing is performed on the polysilicon films 14 and 14A. The activation annealing is for activation of dopants doped in the polysilicon film and the P-type polysilicon films 14 and 14A, and the damage layer (amorphous layer) formed by ion implantation of FIGS. 3C and 3D is simultaneously activated. Amorphous Layer is re-grown into Solid Phase Epitaxy (SPE).

활성화 어닐은 스파이크 급속열처리(Spike-Rapid Thermal Annealing:S-RTA) 또는 컨벤셔널 급속열처리(Conventional RTA:C-RTA)로 진행할 수 있다. 특히, 스파이크 급속열처리는 컨벤셔널 급속열처리보다 보다 빠른 램프업속도(Ramp up rate)로 더 높은 온도까지 승온시켜서 짧은 시간동안 어닐하는 공정이다.Activation annealing may proceed with Spike-Rapid Thermal Annealing (S-RTA) or Conventional RTA (C-RTA). In particular, the spike rapid heat treatment is a process of annealing for a short time by raising the temperature to a higher temperature at a faster ramp up rate than the conventional rapid heat treatment.

스파이크 급속열처리(S-RTA)는 950℃∼1200℃의 어닐온도, 100∼300℃/초의 램프업속도(Ramp up rate)로 하여 진행할 수 있고, 컨벤셔널 급속열처리(C-RTA)는 850℃∼1050℃의 어닐온도, 20∼100℃/초의 램프업속도(Ramp up rate)로 진행할 수 있다. The spike rapid heat treatment (S-RTA) can be carried out at an annealing temperature of 950 ° C to 1200 ° C and a ramp up rate of 100 to 300 ° C / sec. The conventional rapid heat treatment (C-RTA) is 850 ° C. It is possible to proceed at an annealing temperature of 캜 to 1050 캜 and a ramp up rate of 20 to 100 캜 / sec.

위와 같이, 도 3c 및 도 3d에서 P형 폴리실리콘막(14A) 내에 Rp1점 및 표면 쪽에 또다른 Rp2점을 형성함으로써 도펀트가 집중되는 것을 개선하여 이온주입에 의해 형성된 손상층(비정질층)이 활성화 어닐에 의해 표면까지 모두 SPE로 재성장될 수 있다.As described above, the damage layer (amorphous layer) formed by ion implantation is activated by improving the dopant concentration by forming Rp1 point and another Rp2 point on the surface side in the P-type polysilicon film 14A in FIGS. 3C and 3D. By annealing all can be regrown to SPE to the surface.

도 3f에 도시된 바와 같이, 폴리실리콘막 및 P형 폴리실리콘막(14, 14A)을 패터닝하여 N형 및 P형 게이트전극(14B, 14C)을 형성한다. 패터닝을 진행하기 전에 게이트의 저항을 낮추기 위해 금속전극을 추가로 형성할 수 있으며, 게이트전극을 보호하기 위한 게이트하드마스크를 추가로 형성할 수 있다.As shown in Fig. 3F, the polysilicon film and the P-type polysilicon films 14 and 14A are patterned to form the N-type and P-type gate electrodes 14B and 14C. Before the patterning process, a metal electrode may be additionally formed to lower the resistance of the gate, and a gate hard mask may be additionally formed to protect the gate electrode.

따라서, NMOS영역에는 산화막패턴(12A), 산화질화막패턴(13A) 및 N형 게이트전극(14B)의 적층구조가, PMOS영역에는 산화막패턴(12A), 산화질화막패턴(13A) 및 P형 게이트전극(14C)의 적층구조가 형성된다.Therefore, the stacked structure of the oxide film pattern 12A, the oxynitride film pattern 13A and the N-type gate electrode 14B is formed in the NMOS region, and the oxide film pattern 12A, the oxynitride film pattern 13A and the P-type gate electrode are formed in the PMOS region. A laminated structure of 14C is formed.

도 4a 및 도 4b는 비교예와 본 발명의 실시예에 따른 그래프이다.4A and 4B are graphs of a comparative example and an embodiment of the present invention.

도 4a에 도시된 바와 같이, 이온주입 후 도펀트 프로파일을 확인하면 한번의 이온주입을 진행한 비교예(a)의 경우 도펀트 집중지역이 한곳이고, 본 발명의 실시예(b-1, b-2, b-3)의 경우 도펀트 집중지역이 두곳인 것을 확인할 수 있다. b-1, b-2, b-3은 순서대로 에너지를 증가하여 추가도핑을 진행한 것이다.As shown in FIG. 4A, when the dopant profile is confirmed after ion implantation, in the case of Comparative Example (a) in which ion implantation was performed once, the dopant concentration region is one place, and the embodiment (b-1, b-2) of the present invention. , b-3) shows two dopant concentration areas. b-1, b-2, and b-3 increase the energy in order to proceed further doping.

도 4b에 도시된 바와 같이, 열처리 후 도펀트 프로파일을 확인하면 한번의 이온주입을 진행한 비교예(a)의 경우 도펀트 집중지역이 한곳이고, 본 발명의 실시예(b-1, b-2, b-3)의 경우 표면에서부터 일정지역까지 균일한 도펀트 분포를 볼 수 있다. As shown in FIG. 4B, when the dopant profile is confirmed after the heat treatment, in the case of Comparative Example (a) in which ion implantation was performed once, the dopant concentration region is one place, and the embodiments (b-1, b-2, In the case of b-3), a uniform dopant distribution can be seen from the surface to a certain region.

도 5는 본 발명의 실시예에 따른 Rs 저항을 나타내는 그래프이다.5 is a graph illustrating an Rs resistance according to an embodiment of the present invention.

도 5에 도시된 바와 같이, 한번의 이온주입을 진행한 비교예(a)의 경우 면저항(Rs)가 72.5이고, 본 발명의 실시예(b-1, b-2, b-3)의 경우 면저항이 각각 68.8, 70.3, 72.4로 비교예보다 저항이 낮은 것을 확인할 수 있으며, 본 발명의 실시예를 비교하면 추가 이온주입시 에너지가 낮을수록 저항이 낮은 것을 확인할 수 있다. 즉, 추가 이온주입의 Rp점이 표면에 가까울수록 면저항이 낮아지는 것을 알 수 있다. As shown in FIG. 5, in the case of Comparative Example (a) in which one ion implantation was performed, the sheet resistance Rs was 72.5, and in Examples (b-1, b-2, and b-3) of the present invention. The sheet resistance is 68.8, 70.3, 72.4, respectively, it can be seen that the resistance is lower than the comparative example, and when comparing the embodiment of the present invention it can be seen that the lower the energy when additional ion implantation, the lower the resistance. In other words, the closer the Rp point of the additional ion implantation to the surface, the lower the sheet resistance.

도 6은 비교예와 본 발명의 실시예에 따른 SPE 성장을 나타내는 TEM사진이다.6 is a TEM photograph showing growth of SPE according to a comparative example and an embodiment of the present invention.

도 6에 도시된 바와 같이, 이온주입 후 손상층(a)이 한번의 이온주입을 진행한 경우 열처리 후에 (b)만큼 성장된 것에 반하여, 본 발명의 실시예에 따라 추가 이온주입을 진행한 경우(c) 표면까지 재성장된 것을 알 수 있다. 즉, 이온주입하고자하는 Rp점을 갖는 에너지로 이온주입을 진행한 후, 낮은 에너지로 추가 이온주입을 진행함으로써 표면 쪽에 또다른 Rp점을 형성하여 막내에 도펀트가 집중되는 현상을 방지함으로써 손상층이 모두 SPE로 재성장된 것이다. 이에 따라, 도펀트의 활성화 개선, PDR(Poly Depletion Rate) 열화 개선 및 R/O(Ring Oscillator) 지연(Delay)에 의한 소자 특성 열화를 개선할 수 있다. As shown in FIG. 6, in the case where the damage layer (a) is grown as much as (b) after the heat treatment after the ion implantation is performed after the ion implantation, further ion implantation is performed according to an embodiment of the present invention. (c) It can be seen that it has been regrown to the surface. In other words, the ion implantation is performed at the energy having the Rp point to be implanted, and further ion implantation is performed at low energy to form another Rp point on the surface to prevent the dopant from concentrating in the film. All have been regrown into SPE. Accordingly, it is possible to improve the activation of the dopant, the deterioration of poly depletion rate (PDR), and the deterioration of device characteristics due to the ring oscillator (R / O) delay.

한편, 본 발명의 실시예에서는 제1에너지 및 제1에너지보다 낮은 제2에너지로 클러스터 이온주입을 진행하고 있으나, 또 다른 실시예로 에너지를 바꾸어 진행할 수 있다. 또한, 본 발명의 실시예에서는 2스텝의 이온주입을 진행하고 있으나, Rp점을 다르게 하여 여러스텝으로 적용이 가능하다.Meanwhile, in the embodiment of the present invention, cluster ions are implanted with the first energy and the second energy lower than the first energy, but the energy may be changed by another embodiment. In addition, in the embodiment of the present invention, ion implantation of two steps is performed, but it is possible to apply it in various steps with different Rp points.

한편, 본 발명은 듀얼 폴리실리콘 게이트 제조방법에 대해 설명하고 있으나, 본 발명의 실시예는 듀얼 폴리실리콘 게이트 제조방법 외에 이온주입을 진행하는 모든 공정에 응용될 수 있다.On the other hand, the present invention has been described with respect to a method for manufacturing a dual polysilicon gate, the embodiment of the present invention can be applied to all processes in which the ion implantation in addition to the dual polysilicon gate manufacturing method.

이렇듯, 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.As such, although the technical idea of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

도 1은 종래 기술의 문제점을 나타내는 그래프,1 is a graph showing a problem of the prior art,

도 2는 종래 기술의 문제점을 나타내는 TEM사진,2 is a TEM photograph showing a problem of the prior art;

도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention;

도 4a 및 도 4b는 비교예와 본 발명의 실시예에 따른 그래프,4a and 4b is a graph according to a comparative example and an embodiment of the present invention,

도 5는 본 발명의 실시예에 따른 Rs 저항을 나타내는 그래프,5 is a graph showing an Rs resistance according to an embodiment of the present invention;

도 6은 비교예와 본 발명의 실시예에 따른 SPE 성장을 나타내는 TEM사진.6 is a TEM photograph showing growth of SPE according to a comparative example and an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

11 : 기판 12 : 산화막11 substrate 12 oxide film

13 : 산화질화막 14 : 폴리실리콘막13 oxynitride film 14 polysilicon film

15 : 감광막패턴15: photosensitive film pattern

Claims (20)

기판 상에 도핑대상층을 형성하는 단계; Forming a doped object layer on the substrate; 상기 도핑대상층에 서로 다른 깊이의 이온주입깊이를 갖도록 이온주입을 진행하는 단계; 및Implanting ions into the doping target layer to have ion implantation depths of different depths; And 상기 도핑대상층에 활성화 어닐을 진행하는 단계Performing an activation anneal on the doping target layer 를 포함하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 이온주입을 진행하는 단계는,Proceeding to the ion implantation, 제1에너지로 제1클러스터 이온주입을 진행하는 단계; 및Performing first cluster ion implantation with first energy; And 상기 제1에너지보다 낮은 제2에너지로 제2클러스터 이온주입을 진행하는 단계를 포함하는 반도체 소자의 제조방법.And implanting a second cluster ion into a second energy lower than the first energy. 제2항에 있어서,The method of claim 2, 상기 제1에너지는 50∼100keV, 상기 제2에너지는 10∼50keV의 에너지를 포함하는 반도체 소자의 제조방법.The first energy is 50 to 100 keV, The second energy is a method of manufacturing a semiconductor device containing energy of 10 to 50 keV. 제2항에 있어서,The method of claim 2, 상기 제1클러스터 이온주입은 총도즈량의 50∼90％, 상기 제2클러스터 이온주입은 총 도즈량의 10∼50％로 진행하는 반도체 소자의 제조방법.Wherein the first cluster ion implantation proceeds at 50 to 90% of the total dose, and the second cluster ion implantation proceeds at 10 to 50% of the total dose. 제4항에 있어서,The method of claim 4, wherein 상기 제1클러스터 이온주입은 1.5×1016atoms/㎠∼1.0×1017atoms/㎠로, 제2클러스터 이온주입은 1.0×1015atoms/㎠∼5.0×1016atoms/㎠으로 진행하는 반도체 소자의 제조방법.The first cluster ion implantation is 1.5 × 10 16 atoms / cm 2 to 1.0 × 10 17 atoms / cm 2, and the second cluster ion implantation proceeds at 1.0 × 10 15 atoms / cm 2 to 5.0 × 10 16 atoms / cm 2 Manufacturing method. 제1항에 있어서,The method of claim 1, 상기 이온주입을 진행하는 단계는,Proceeding to the ion implantation, 제1에너지로 제1클러스터 이온주입을 진행하는 단계; 및Performing first cluster ion implantation with first energy; And 상기 제1에너지보다 높은 제2에너지로 제2클러스터 이온주입을 진행하는 단계를 포함하는 반도체 소자의 제조방법.And implanting a second cluster ion into a second energy higher than the first energy. 제6항에 있어서,The method of claim 6, 상기 제1에너지는 10∼50keV, 상기 제2에너지는 50∼100keV의 에너지를 포함하는 반도체 소자의 제조방법.The first energy is 10 to 50 keV, The second energy is a method of manufacturing a semiconductor device comprising an energy of 50 to 100 keV. 제7항에 있어서,The method of claim 7, wherein 상기 제1클러스터 이온주입은 총도즈량의 10∼50％, 상기 제2클러스터 이온주입은 총 도즈량의 50∼90％로 진행하는 반도체 소자의 제조방법.Wherein the first cluster ion implantation proceeds at 10 to 50% of the total dose, and the second cluster ion implantation proceeds at 50 to 90% of the total dose. 제8항에 있어서,The method of claim 8, 상기 제1클러스터 이온주입은 1.0×1015atoms/㎠∼5.0×1016atoms/㎠로, 제2클러스터 이온주입은 1.5×1016atoms/㎠∼1.0×1017atoms/㎠으로 진행하는 반도체 소자의 제조방법.The first cluster ion implantation is 1.0 × 10 15 atoms / cm 2 to 5.0 × 10 16 atoms / cm 2, and the second cluster ion implantation proceeds at 1.5 × 10 16 atoms / cm 2 to 1.0 × 10 17 atoms / cm 2 Manufacturing method. 제1항에 있어서,The method of claim 1, 상기 기판은 NMOS영역과 PMOS영역이 구비된 주변영역이고, 상기 도핑대상층은 PMOS영역의 N형 불순물이 도프드(Doped)된 폴리실리콘층인 반도체 소자의 제조 방법.The substrate is a peripheral region including an NMOS region and a PMOS region, and the doping target layer is a polysilicon layer doped with N-type impurities of the PMOS region. 제10항에 있어서,The method of claim 10, 상기 이온주입을 진행하는 단계는,Proceeding to the ion implantation, P형 불순물을 사용하여 진행하는 반도체 소자의 제조방법.A method of manufacturing a semiconductor device that proceeds using P-type impurities. 제11항에 있어서,The method of claim 11, 상기 P형 불순물은 B18H22 및 B10H14의 혼합가스를 포함하는 반도체 소자의 제조방법.The P-type impurity manufacturing method of a semiconductor device comprising a mixed gas of B 18 H 22 and B 10 H 14 . NMOS영역 및 PMOS영역을 갖는 기판 상에 폴리실리콘층을 형성하는 단계; Forming a polysilicon layer on a substrate having an NMOS region and a PMOS region; 상기 PMOS영역의 폴리실리콘층에 서로 다른 깊이의 이온주입깊이를 갖도록 이온주입을 진행하는 단계; 및Implanting ions into the polysilicon layer of the PMOS region to have ion implantation depths of different depths; And 상기 폴리실리콘층에 활성화 어닐을 진행하는 단계Activating annealing on the polysilicon layer 를 포함하는 반도체 소자의 듀얼 폴리실리콘 게이트 제조방법.Dual polysilicon gate manufacturing method of a semiconductor device comprising a. 제13항에 있어서,The method of claim 13, 상기 폴리실리콘층은 인시튜(In-Situ)로 N형 불순물이 도프드(Doped)된 폴리실리콘층인 반도체 소자의 듀얼 폴리실리콘 게이트 제조방법.The polysilicon layer is a polysilicon gate manufacturing method of a semiconductor device is a polysilicon layer doped with N-type impurities in-situ (In-Situ). 제13항에 있어서,The method of claim 13, 상기 이온주입은 P형 불순물을 사용하여, 클러스터 이온주입으로 진행하는 반도체 소자의 듀얼 폴리실리콘 게이트 제조방법.The ion implantation is a method of manufacturing a dual polysilicon gate of a semiconductor device that proceeds to the cluster ion implantation using a P-type impurities. 제15항에 있어서,The method of claim 15, 상기 P형 불순물은 B18H22 및 B10H14의 혼합가스를 포함하는 반도체 소자의 듀얼 폴리실리콘 게이트 제조방법.The P-type impurity is a method of manufacturing a dual polysilicon gate of a semiconductor device comprising a mixed gas of B 18 H 22 and B 10 H 14 . 제13항에 있어서,The method of claim 13, 상기 이온주입을 진행하는 단계는,Proceeding to the ion implantation, 제1에너지로 제1클러스터 이온주입을 진행하는 단계; 및Performing first cluster ion implantation with first energy; And 상기 제1에너지보다 낮은 제2에너지로 제2클러스터 이온주입을 진행하는 단계를 포함하는 반도체 소자의 듀얼 폴리실리콘 게이트 제조방법.A method of manufacturing a dual polysilicon gate of a semiconductor device comprising the step of implanting a second cluster ion with a second energy lower than the first energy. 제17항에 있어서,The method of claim 17, 상기 제1에너지는 50∼100keV, 상기 제2에너지는 10∼50keV의 에너지를 포함하는 반도체 소자의 듀얼 폴리실리콘 게이트 제조방법.The first energy is 50 to 100keV, The second energy is a method of manufacturing a dual polysilicon gate of a semiconductor device containing energy of 10 to 50keV. 제17항에 있어서,The method of claim 17, 상기 제1클러스터 이온주입은 총도즈량의 50∼90％, 상기 제2클러스터 이온주입은 총 도즈량의 10∼50％로 진행하는 반도체 소자의 듀얼 폴리실리콘 게이트 제조방법.Wherein the first cluster ion implantation is performed at 50 to 90% of the total dose, and the second cluster ion implantation proceeds at 10 to 50% of the total dose. 제17항에 있어서,The method of claim 17, 상기 제1클러스터 이온주입은 1.5×1016atoms/㎠∼1.0×1017atoms/㎠로, 제2클러스터 이온주입은 1.0×1015atoms/㎠∼5.0×1016atoms/㎠으로 진행하는 반도체 소자의 듀얼 폴리실리콘 게이트 제조방법.The first cluster ion implantation is 1.5 × 10 16 atoms / cm 2 to 1.0 × 10 17 atoms / cm 2, and the second cluster ion implantation proceeds at 1.0 × 10 15 atoms / cm 2 to 5.0 × 10 16 atoms / cm 2 Dual polysilicon gate manufacturing method.
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