KR20090113523A - 반도체 장치 제조 방법 - Google Patents

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KR20090113523A KR1020080039280A KR20080039280A KR20090113523A KR 20090113523 A KR20090113523 A KR 20090113523A KR 1020080039280 A KR1020080039280 A KR 1020080039280A KR 20080039280 A KR20080039280 A KR 20080039280A KR 20090113523 A KR20090113523 A KR 20090113523A
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Abstract

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 장치의 스페이서 형성 방법에 관한 것이다. 본 발명의 반도체 장치 제조 방법은 기판 상에 소정 패턴을 형성하는 단계; 상기 패턴을 포함하는 결과물의 전면에 스페이서용 물질막을 형성하는 단계; 상기 스페이서용 물질막을 등방성 식각하여 상기 스페이서용 물질막의 두께를 조절하는 단계; 및 상기 스페이서용 물질막을 이방성 식각하여, 상기 패턴의 측벽에 스페이서를 형성하는 단계를 포함한다.
본 발명에 따르면, 패턴의 측벽에 형성된 스페이서의 두께를 조절할 수 있다. 특히, 웨이퍼 내의 위치에 관계없이 게이트 스페이서의 두께를 동일하게 조절함으로써, 각 트랜지스터가 동일한 길이의 채널을 갖도록 할 수 있다. 따라서, 각 트랜지스터의 문턱 전압이 동일한 값을 갖도록 할 수 있다. 이를 통해, 반도체 장치의 특성을 향상시키고, 반도체 장치 제조 공정의 수율을 향상시킬 수 있다.
스페이서, 게이트 스페이서

Description

반도체 장치 제조 방법{METHOD FOR FABRICATINGG SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 장치의 스페이서 형성 방법에 관한 것이다.
LDD(Lightly doped drain) 구조를 갖는 트랜지스터는 게이트 패턴의 측벽에 형성된 게이트 스페이서의 두께에 따라 채널 길이가 결정된다. 여기서, 채널 길이는 트랜지스터의 문턱 전압과 비례관계를 가지므로, 게이트 스페이서의 두께가 반도체 장치의 특성을 결정하는 중요한 요소로 작용한다.
그러나, 복수의 트랜지스터를 동시에 형성하는 과정에서, 웨이퍼 내의 위치에 따라 게이트 스페이서의 두께가 상이하게 형성되어 반도체 장치의 특성을 열화시키는 문제점이 있다. 이하, 도면을 참조하여 종래기술의 문제점을 살펴본다.
도 1은 종래기술에 따른 LDD(Lightly doped drain) 구조를 갖는 트랜지스터가 형성된 반도체 장치를 나타내는 단면도이다.
도시된 바와 같이, 게이트 패턴(120) 양측의 반도체 기판(100) 내에는 저농도 불순물 영역(130)이 구비된다. 게이트 패턴(120)의 측벽에는 게이트 스페이서(140)가 구비되며, 게이트 스페이서(140) 양측의 반도체 기판(100) 내에는 고농 도 불순물 영역(150)이 구비된다.
여기서, 고농도 불순물 영역(150) 사이의 거리는 트랜지스터의 채널 길이(l1)를 의미하므로, 게이트 스페이서의 두께(w1)가 채널 길이(l1)를 결정하는 중요한 요소로 작용함을 알 수 있다.
그러나, 게이트 스페이서(140) 증착 장비의 구조적 특성상, 웨이퍼 내의 위치에 따라 게이트 스페이서(140)가 상이한 두께로 형성된다. 즉, 웨이퍼의 중심 영역에 비해, 엣지(edge) 영역에서 게이트 스페이서(140)가 상대적으로 더 두껍게 형성된다.
따라서, 웨이퍼 내의 위치에 따라, 트랜지스터의 채널 길이(l1)가 상이하게 형성되며, 이는 채널 길이(l1)와 비례 관계를 갖는 트랜지스터의 문턱 전압(threshold voltage;Vt)에도 영향을 준다.
특히, 종래기술에 따르면, 게이트 스페이서(140)가 증착된 두께 그대로 사용될 뿐, 게이트 스페이서(140)의 두께 조절를 조절하는 별도의 공정이 없기 때문에, 웨이퍼 내의 위치에 따른 게이트 스페이서(140)의 두께가 그대로 유지된다.
따라서, 각 트랜지스터의 문턱 전압이 상이하게 형성되어, 반도체 장치의 특성이 열화 되며 제조 공정의 수율을 저하시킨다는 문제점이 발생한다.
도 2는 웨이퍼 내의 위치와 게이트 스페이서(140) 두께의 관계를 나타내는 그래프이다.
여기서, X축은 웨이퍼 중심으로부터의 거리를 나타내며, Y축은 게이트 스페이서(140)의 두께를 나타낸다. 이를 통해, 웨이퍼의 엣지 영역으로 갈수록 게이트 스페이서가 두껍게 형성되는 것을 알 수 있다.
이러한 문제점은 LDD 구조를 갖는 트랜지스터의 게이트 스페이스 형성시에만 발생하는 것이 아니다. 기판 상에 형성된 패턴의 측벽에 스페이서를 형성하는 것이 요구되는 모든 공정에서도 동일한 문제점이 발생할 수 있다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 웨이퍼 내의 위치에 따라 스페이서의 두께를 조절하기 위하여, 스페이서를 형성한 후 추가로 등방성 식각을 수행하는 반도체 장치의 스페이서 형성 방법을 제공하는 것을 목적으로 한다.
본 발명이 속한 기술 분야에서 통상의 지식을 가진 자는 본 명세서의 도면, 발명의 상세한 설명 및 특허청구범위로부터 본 발명의 다른 목적 및 장점을 쉽게 인식할 수 있다.
이러한 목적을 달성하기 위해 제안된 본 발명은 반도체 장치 제조 방법에 있어서, 기판 상에 소정 패턴을 형성하는 단계; 상기 패턴을 포함하는 결과물의 전면에 스페이서용 물질막을 형성하는 단계; 상기 스페이서용 물질막을 등방성 식각하여 상기 스페이서용 물질막의 두께를 조절하는 단계; 및 상기 스페이서용 물질막을 이방성 식각하여, 상기 패턴의 측벽에 스페이서를 형성하는 단계를 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 반도체 장치 제조 방법에 있어서, 기판 상에 소정 패턴을 형성하는 단계; 상기 패턴의 측벽에 스페이서를 형성하는 단계; 및 상기 스페이서를 등방성 식각하여 상기 스페이서의 두께를 조절하는 단계를 포함하는 것을 다른 특징으로 한다.
본 발명에 따르면, 반도체 장치 제조 공정에서 스페이서를 형성한 후 추가로 등방성 식각을 수행함으로써, 패턴의 측벽에 형성된 스페이서의 두께를 조절할 수 있다. 특히, 게이트 스페이서의 두께를 동일하게 형성함으로써 채널 길이를 동일하게 형성할 수 있으며, 이를 통해 트랜지스터의 문턱 전압이 동일한 값을 갖도록 할 수 있다.
따라서, 반도체 장치의 특성을 향상시키고, 반도체 장치 제조 공정의 수율을 향상시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 과장될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
이하, 본 명세서에서는 일 실시예로서 게이트 패턴의 측벽에 형성되는 게이트 스페이서의 형성 방법에 대하여 설명한다. 그러나, 이는 설명의 편의를 위한 것 일뿐 본 발명이 이에 한정되는 것은 아니며, 본 발명은 반도체 장치에 구비되는 다 양한 종류의 스페이서에 대하여 폭넓게 적용될 수 있다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 의한 LDD 구조를 갖는 트랜지스터의 게이트 스페이서 형성 방법을 설명하기 위한 공정 단면도이다. 특히, (a)도면은 웨이퍼 중심 영역을 나타내도록 도시되었고, (b)도면은 웨이퍼 엣지 영역를 나타내도록 도시되었다.
도 3a에 도시된 바와 같이, 반도체 기판(300) 상에 게이트 패턴(320)을 형성한다. 이때, 게이트 패턴(320)의 하부에는 게이트 절연막(310)이 개재된다. 이어서, 게이트 패턴(320) 양측의 반도체 기판(300) 내에 저농도 불순물 영역(330)을 형성한다.
이어서, 저농도 불순물 영역(330)이 형성된 결과물의 전면에 게이트 스페이서용 절연막(340)을 형성한다.
이때, (a) 및 (b)에 도시된 바와 같이, 게이트 스페이서용 절연막(340)은 웨이퍼 내의 위치에 따라 상이한 두께로 형성된다. 상세하게는, 웨이퍼 중심 영역에 형성된 게이트 스페이서용 절연막(340)의 두께(w2)가, 웨이퍼 엣지 영역에 형성된 게이트 스페이서용 절연막(340)의 두께(w3) 에 비해 작은 값을 갖도록 형성된다.
여기서, 게이트 스페이서용 절연막(340)은 후속 등방성 식각에 의해 감소되는 두께를 고려하여, 목표 두께에 비해 두껍게 형성되는 것이 바람직하다.
도 3b에 도시된 바와 같이, 게이트 패턴(320)의 측벽에 형성된 게이트 스페이서용 절연막(340)을 등방성 식각한다. 이로써, 게이트 스페이서의 두께를 목표 두께로 조절할 수 있다.
특히, 등방성 식각 조건을 조절함으로써, 웨이퍼 내의 위치에 따라 게이트 스페이서용 절연막(340)의 식각 속도를 상이하게 조절할 수 있다. 즉, 게이트 스페이서용 절연막(340)이 상대적으로 두껍게 형성된 웨이퍼 엣지 영역에서의 식각 속도를 증가시킴으로써, 웨이퍼 중심 영역에 형성된 게이트 스페이서용 절연막(340)의 두께(w2')와 엣지 영역에 형성된 게이트 스페이서용 절연막(340)의 두께(w3')가 동일한 값을 갖도록 조절할 수 있다.
나아가, 중심 영역과 엣지 영역에 형성된 게이트 스페이서용 절연막(340)의 두께가 동일한 값을 갖는 경우보다 엣지 영역에 형성된 게이트 스페이서용 절연막(340)을 좀더 식각함으로써, 웨이퍼 중심 영역에 비해 엣지 영역의 게이트 스페이서(340) 두께(w3')가 더 얇게 조절할 수 있다.
여기서, 게이트 스페이서용 절연막(340)의 식각 속도는 웨이퍼 내의 위치에 따라 인가되는 RF 전력을 통해 조절될 수 있다. 예를 들어, 웨이퍼의 중심 영역에 비해 엣지 영역에서의 식각 속도를 증가시키고자 하는 경우, 웨이퍼의 엣지 영역에 인가되는 RF 전력의 비율을 증가시킨다.
또한, 식각 속도는 웨이퍼 내의 위치에 따라 유입되는 식각 가스의 양을 통해서도 조절될 수 있다. 예를 들어, 웨이퍼 중심 영역에 비해 엣지 영역에서의 식각 속도를 증가시키고자 하는 경우, 웨이퍼 엣지 영역에서의 식각 가스 유량을 증가시킨다.
특히, 식각 가스에 O2 가스를 추가하여 식각 속도를 증가시킬 수 있다. 예를 들어, 웨이퍼 중심에 비해 엣지 영역에서의 식각 속도를 증가시키고자 하는 경우, 엣지 영역에 O2 가스를 추가한다.
도 3c에 도시된 바와 같이, 두께가 조절된 게이트 스페이서용 절연막(340)을 이방성 식각하여, 게이트 패턴(320)의 측벽에 목표 두께의 게이트 스페이서(340A)를 형성한다. 이때, 게이트 패턴(320) 양측의 반도체 기판(300)이 노출된다. 또한, 게이트 스페이서용 절연막(340)의 등방성 식각 및 이방성 식각은 동일한 장비에서 수행될 수 있다.
도 3d에 도시된 바와 같이, 게이트 스페이서(340A)에 의해 드러나는 반도체 기판(300) 내에 고농도 불순물 영역(350)을 형성한다.
여기서, 게이트 스페이서(340A)는 마스크로서 역할을 하므로, 게이트 스페이서(340A)의 두께(w2',w3')에 따라 채널의 길이(l2,l3)가 결정되며, 그에 따라 트랜지스터의 문턱 전압이 결정된다.
전술한 바와 같이, 웨이퍼 중심 영역에 비해 엣지 영역에서의 식각 속도를 증가시켜 웨이퍼 내의 위치에 관계없이 동일한 두께로 게이트 스페이서(340A)를 형성한 경우에는, 각 트랜지스터의 채널 길이가 동일하게 형성된다. 따라서, 각 트랜지스터는 웨이퍼 내의 위치에 관계없이 동일한 문턱 전압을 갖게 된다.
도 3의 실시예에서는 게이트 스페이서(340A)의 두께 조절 단계가 게이트 스페이서용 절연막(340)의 형성 단계와 게이트 스페이서용 절연막(304)의 이방성 식 각 단계 사이에 수행되었으나, 본 발명이 이에 한정되는 것은 아니다.
예를 들어, 반도체 기판 상에 형성된 게이트 패턴의 측벽에 게이트 스페이서를 형성한 후, 이 게이트 스페이서를 등방성 식각함으로써, 게이트 스페이서의 두께를 조절할 수 있다. 이때, 등방성 식각의 상세한 내용은 전술한 바와 동일하다.
도 4는 본 발명에 따른 게이트 스페이서(340A) 형성 방법에 있어서, 웨이퍼 내의 위치와 게이트 스페이서(340A) 두께의 관계를 나타내는 그래프이다.
도시된 바와 같이, 웨이퍼의 중심 영역에 비해 엣지 영역에서 게이트 스페이서용 절연막(340)이 두껍게 증착된 경우, 엣지 영역에서의 등방성 식각 속도를 증가시킴으로써, 웨이퍼 중심 영역과 엣지 영역의 게이트 스페이서(340A)가 동일한 두께를 갖도록 조절할 수 있다.
이로써, 각 트랜지스터는 동일한 문턱 전압을 갖게 되므로, 반도체 장치의 특성을 향상시킬 수 있으며, 반도체 장치 제조 공정의 수율을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 게이트 스페이서가 형성된 반도체 장치를 나타내는 단면도.
도 2는 종래기술에 따른 게이트 스페이서 형성 방법에 있어서, 웨이퍼 내의 위치와 게이트 스페이서 두께의 관계를 나타내는 그래프.
도 3a 내지 도 3d는 본 발명의 제1실시예에 따른 게이트 스페이서 형성 방법을 설명하기 위한 공정 단면도.
도 4는 본 발명에 따른 게이트 스페이서의 형성 방법에 있어서, 웨이퍼 내의 위치와 게이트 스페이서 두께의 관계를 나타내는 그래프.
[도면의 주요 부분에 대한 부호의 설명]
100: 반도체 기판, 110: 게이트 절연막, 120: 게이트 패턴, 130: 저농도 불순물 영역, 140: 게이트 스페이서, 150: 고농도 불순물 영역, 300: 반도체 기판, 310: 게이트 절연막, 320: 게이트 패턴, 330: 저농도 불순물 영역, 340: 게이트 스페이서용 절연막, 340A: 게이트 스페이서, 350: 고농도 불순물 영역.

Claims (21)

  1. 기판 상에 소정 패턴을 형성하는 단계;
    상기 패턴을 포함하는 결과물의 전면에 스페이서용 물질막을 형성하는 단계;
    상기 스페이서용 물질막을 등방성 식각하여 상기 스페이서용 물질막의 두께를 조절하는 단계; 및
    상기 스페이서용 물질막을 이방성 식각하여, 상기 패턴의 측벽에 스페이서를 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 스페이서용 물질막을 형성 단계는,
    목표 두께보다 두껍게 스페이서를 형성하는
    반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 등방성 식각 단계는,
    웨이퍼 내의 위치에 따라 상기 스페이서용 물질막의 식각 속도를 다르게 함 으로써 상기 스페이서용 물질막의 두께를 조절하는
    반도체 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 등방성 식각 단계는,
    상기 웨이퍼 내의 위치에 따라 인가되는 RF 전력을 조절함으로써 상기 웨이퍼 내의 위치에 따라 상기 스페이서용 물질막의 식각 속도를 조절하는
    반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 등방성 식각 단계는,
    상기 웨이퍼의 중심에 비하여 엣지에서 인가되는 RF 전력을 증가시킴으로써, 상기 웨이퍼 중심에 비하여 엣지에서 스페이서용 물질막의 식각 속도가 더 크도록 수행되는
    반도체 장치의 제조 방법.
  6. 제 3 항에 있어서,
    상기 등방성 식각 단계는,
    상기 웨이퍼 내의 위치에 따라 식각 가스 유량을 조절함으로써 상기 웨이퍼 내의 위치에 따라 상기 스페이서용 물질막의 식각 속도를 조절하는
    반도체 장치의 제조 방법..
  7. 제 6 항에 있어서,
    상기 등방성 식각 단계는,
    상기 웨이퍼의 중심에 비하여 엣지에서의 식각 가스 유량을 증가시킴으로써, 상기 웨이퍼 중심에 비하여 엣지에서 스페이서용 물질막의 식각 속도가 더 크도록 수행되는
    반도체 장치의 제조 방법.
  8. 제 3 항에 있어서
    상기 등방성 식각 단계는,
    식각 속도를 증가시키고자 하는 영역에 O2 가스를 추가하는
    반도체 장치의 제조 방법.
  9. 제 8 항에 있어서
    상기 등방성 식각 단계는,
    상기 웨이퍼 엣지에 O2 가스를 추가함으로써, 상기 웨이퍼 중심에 비하여 엣지에서 스페이서용 물질막의 식각 속도가 더 크도록 수행되는
    반도체 장치의 제조 방법.
  10. 제 1 항에 있어서,
    상기 스페이서용 물질막의 등방성 식각 단계 및 이방성 식각 단계는
    동일한 장비에서 수행되는
    반도체 장치의 제조 방법.
  11. 제 1 항에 있어서,
    상기 패턴은 게이트 패턴이고,
    상기 게이트 패턴 형성 단계 후에,
    상기 게이트 패턴 양측의 기판 내에 저농도 불순물 영역을 형성하는 단계; 및
    상기 스페이서용 절연막을 이방성 식각하는 단계 후에,
    상기 스페이서 양측의 기판 내에 고농도 불순물 영역을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  12. 기판 상에 소정 패턴을 형성하는 단계;
    상기 패턴의 측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서를 등방성 식각하여 상기 스페이서의 두께를 조절하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 스페이서 형성 단계는,
    목표 두께보다 두껍게 스페이서를 형성하는
    반도체 장치의 제조 방법.
  14. 제 12 항에 있어서,
    상기 등방성 식각 단계는,
    웨이퍼 내의 위치에 따라 상기 스페이서용 물질막의 식각 속도를 다르게 함 으로써 상기 스페이서용 물질막의 두께를 조절하는
    반도체 장치의 제조 방법.
  15. 제 14 항에 있어서,
    상기 등방성 식각 단계는,
    상기 웨이퍼 내의 위치에 따라 인가되는 RF 전력을 조절함으로써 상기 웨이퍼 내의 위치에 따라 상기 스페이서용 물질막의 식각 속도를 조절하는
    반도체 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 등방성 식각 단계는,
    상기 웨이퍼의 중심에 비하여 엣지에서 인가되는 RF 전력을 증가시킴으로써, 상기 웨이퍼 중심에 비하여 엣지에서 스페이서용 물질막의 식각 속도가 더 크도록 수행되는
    반도체 장치의 제조 방법.
  17. 제 14 항에 있어서,
    상기 등방성 식각 단계는,
    상기 웨이퍼 내의 위치에 따라 식각 가스 유량을 조절함으로써 상기 웨이퍼 내의 위치에 따라 상기 스페이서용 물질막의 식각 속도를 조절하는
    반도체 장치의 제조 방법..
  18. 제 17 항에 있어서,
    상기 등방성 식각 단계는,
    상기 웨이퍼의 중심에 비하여 엣지에서의 식각 가스 유량을 증가시킴으로써, 상기 웨이퍼 중심에 비하여 엣지에서 스페이서용 물질막의 식각 속도가 더 크도록 수행되는
    반도체 장치의 제조 방법.
  19. 제 14 항에 있어서
    상기 등방성 식각 단계는,
    식각 속도를 증가시키고자 하는 영역에 O2 가스를 추가하는
    반도체 장치의 제조 방법.
  20. 제 19 항에 있어서
    상기 등방성 식각 단계는,
    상기 웨이퍼 엣지에 O2 가스를 추가함으로써, 상기 웨이퍼 중심에 비하여 엣지에서 스페이서용 물질막의 식각 속도가 더 크도록 수행되는
    반도체 장치의 제조 방법.
  21. 제 12 항에 있어서,
    상기 패턴은 게이트 패턴이고,
    상기 게이트 패턴 형성 단계 후에,
    상기 게이트 패턴 양측의 기판 내에 저농도 불순물 영역을 형성하는 단계; 및
    상기 스페이서를 등방성 식각하는 단계 후에,
    상기 스페이서 양측의 기판 내에 고농도 불순물 영역을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
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US11296209B2 (en) 2019-08-27 2022-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. RF switch device with a sidewall spacer having a low dielectric constant
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