KR20090110462A - High-electron-mobility transistor and manufacturing method for the same - Google Patents
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Abstract
Description
본 발명은 트랜지스터 및 그 제조 방법에 관한 것으로서, 보다 구체적으로는 고 전자 이동도 트랜지스터 및 그 제조 방법에 관한 것이다.The present invention relates to a transistor and a method of manufacturing the same, and more particularly to a high electron mobility transistor and a method of manufacturing the same.
일반적으로 반도체 물질중에서 밴드갭(Band gap)이 서로 다른 두 물질을 접촉시킬때 밴드갭이 큰 물질을 도핑하면 작은 밴드갭 물질의 전자 친화력이 상대적으로 크므로 도핑한 밴드갭이 큰 물질로부터 도핑하지 않은 밴드갭이 작은 물질로 자유전자가 이동하여 그 경계면에서 100Å정도 아래에 고 전자 이동도의 이차원 전자가스층을 형성하고, 이러한 전자가스층을 이용하여 고 전자 이동도 트랜지스터(High Electron Mobility Transistor)를 제작한다는 것은 이미 잘 알려진 사실이다.In general, when doping a material with a large bandgap when contacting two materials with different bandgaps in a semiconductor material, a small bandgap material has a relatively high electron affinity, so the doped bandgap is not doped from a large material. Free electrons move to a material with a small band gap, and a high electron mobility two-dimensional electron gas layer is formed below about 100Å at the interface, and a high electron mobility transistor is fabricated using the electron gas layer. It is a well known fact.
일반적으로 고 전자 이동도 트랜지스터 (HEMT)는 III-V족 화합물반도체 중 밴드갭에너지 (bandgap energy) 차이가 큰 두 종류의 소재들을 이종접합 (hetero-junction)시켜 이로 인해 발생되는 전도대 (conduction band)의 불연속성 (discontinuity)에 의한 이차원 전자가스층 (2-dimensional electron gas, 2-DEG) 을 채널 (channel)로 이용하는 전자소자이다. In general, a high electron mobility transistor (HEMT) is a conduction band generated by hetero-junction of two kinds of materials having a large difference in bandgap energy among III-V compound semiconductors. It is an electronic device using a 2-dimensional electron gas (2-DEG) as a channel due to discontinuity of.
이러한 HEMT의 구현을 위하여 고출력, 고주파 및 고온 특성이 필수적으로 요구되지만, 기존의 III-V족 화합물반도체들의 경우 작은 전도대의 불연속성 및 낮은 항복전압 등과 같은 문제점으로 인해 앞서 기술한 특성들이 제한되는 단점을 갖고 있다. High power, high frequency, and high temperature are required for the implementation of HEMT, but existing III-V compound semiconductors are limited in the aforementioned characteristics due to problems such as discontinuity of small conduction band and low breakdown voltage. Have
이를 해결하기 위하여, 큰 밴드갭에너지 (bandgap energy), 높은 열전도도 (thermal conductivity) 및 높은 항복전압 (breakdown voltage) 등의 우수한 소재적 특성을 바탕으로 하는 질화물 (GaN) 기반의 HEMT가 최근 고주파 대역 (radio frequency, RF)의 전자소자로서 각광받고 있다. In order to solve this problem, a nitride (GaN) based HEMT based on excellent material properties such as large bandgap energy, high thermal conductivity and high breakdown voltage has recently been introduced. It is attracting attention as an electronic device of (radio frequency, RF).
하지만, AlGaN/GaN HEMT 구현 시, 소자의 특성을 제어하는 게이트 전극 구조로 단일 게이트 전극을 주로 사용하는데, 이러한 전극 구조는 게이트 전극과 드레인 전극 사이에 전계를 집중시켜 게이트 전극의 가장자리에서 집중된 전계에 의한 애벌런치 항복 (avalanche breakdown)을 발생시키게 되며, 이로 인해 항복 전압의 감소 및 비선형적인 드레인 전류의 증가를 가져온다. However, when implementing AlGaN / GaN HEMT, a single gate electrode is mainly used as a gate electrode structure that controls the characteristics of the device, and this electrode structure concentrates an electric field between the gate electrode and the drain electrode, so that the electric field is concentrated at the edge of the gate electrode. This results in avalanche breakdown, which results in a decrease in breakdown voltage and an increase in nonlinear drain current.
또한, 게이트 전극 영역에서의 항복 현상은 게이트 전극으로의 누설전류 (leakage current)의 증가시키고 소자의 이득 (gain)을 감소시켜 소비 전력의 상승 및 게이트 전극과 드레인 전극 간 커페시턴스 (capacitance)를 증가시켜 고 전자 이동도 트랜지스터의 고출력 및 고주파 특성을 제한시키는 문제점을 나타낸다.In addition, the breakdown phenomenon in the gate electrode region increases leakage current to the gate electrode and decreases the gain of the device, thereby increasing power consumption and capacitance between the gate electrode and the drain electrode. Increasingly, there is a problem of limiting the high power and high frequency characteristics of the high electron mobility transistor.
본 발명이 해결하고자 하는 과제는 게이트 전극의 가장자리에서 전계가 집중되어 애벌런치 항복이 발생하는 것을 방지하여 고출력 및 고주파 특성이 향상된 고 전자 이동도 트랜지스터를 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a high electron mobility transistor having high output and high frequency characteristics by preventing avalanche breakdown due to concentration of an electric field at the edge of a gate electrode.
상술한 기술적 과제를 이루기 위한 본 발명의 고 전자 이동도 트랜지스터는, 반도체 기판; 반도체 기판위에 형성된 고저항층; 고저항층 위에 형성된 장벽층; 및 장벽층위에 형성된 복수의 게이트 전극층을 포함한다.The high electron mobility transistor of the present invention for achieving the above technical problem, a semiconductor substrate; A high resistance layer formed on the semiconductor substrate; A barrier layer formed on the high resistance layer; And a plurality of gate electrode layers formed on the barrier layer.
또한, 상술한 복수의 게이트 전극층은 서로 접촉되지 않도록 이격되어 형성될 수 있다.In addition, the plurality of gate electrode layers described above may be spaced apart from each other so as not to contact each other.
또한, 상술한 복수의 게이트 전극층은 서로 단차지도록 형성될 수 있다.In addition, the plurality of gate electrode layers described above may be formed to be stepped with each other.
또한, 상술한 복수의 게이트 전극층은 상호 접촉되지 않고 점진적으로 상향 또는 하향 단차 구조를 갖도록 형성될 수 있다.In addition, the plurality of gate electrode layers described above may be formed to have a progressively upward or downward stepped structure without being in contact with each other.
또한, 상술한 고 전자 이동도 트랜지스터는, 장벽층과 서로 접촉하면서 고저항층 위에 형성된 소오스 전극층 및 드레인 전극층을 더 포함할 수 있다.In addition, the high electron mobility transistor described above may further include a source electrode layer and a drain electrode layer formed on the high resistance layer while being in contact with the barrier layer.
또한, 상술한 복수의 전극층은 장벽층에 대해서 직상방에 위치할 수 있다.In addition, the plurality of electrode layers described above may be located directly above the barrier layer.
또한, 상술한 고저항층은 GaN로 형성될 수 있다.In addition, the high resistance layer described above may be formed of GaN.
또한, 상술한 장벽층은 AlGaN로 형성될 수 있다.In addition, the barrier layer described above may be formed of AlGaN.
또한, 상술한 고 전자 이동도 트랜지스터는 반도체 기판과 고저항층 사이에 형성된 버퍼층을 더 포함할 수 있다.In addition, the above-mentioned high electron mobility transistor may further include a buffer layer formed between the semiconductor substrate and the high resistance layer.
한편, 상술한 기술적 과제를 이루기 위한 본 발명의 고전자 이동도 트랜지스터 제조 방법은, (a) 반도체 기판위에 고저항층을 형성하는 단계; (b) 고저항층위에 장벽층을 형성하는 단계; 및 (c) 장벽층위에 복수의 게이트 전극층을 형성하는 단계를 포함한다.On the other hand, the high electron mobility transistor manufacturing method of the present invention for achieving the above technical problem, (a) forming a high resistance layer on a semiconductor substrate; (b) forming a barrier layer over the high resistance layer; And (c) forming a plurality of gate electrode layers over the barrier layer.
또한, 상술한 (c) 단계에서, 복수의 게이트 전극층은 서로 접촉되지 않도록 이격되어 형성될 수 있다.In addition, in step (c) described above, the plurality of gate electrode layers may be spaced apart from each other so as to be in contact with each other.
또한, 상술한 (c) 단계에서, 복수의 게이트 전극층은 서로 단차지도록 형성될 수 있다.In addition, in the above-described step (c), the plurality of gate electrode layers may be formed to be stepped with each other.
또한, 상술한 (c) 단계에서, 복수의 게이트 전극층은 상호 접촉되지 않고 점진적으로 상향 또는 하향 단차 구조를 갖도록 형성될 수 있다.In addition, in the above-described step (c), the plurality of gate electrode layers may be formed to have a gradually upward or downward stepped structure without being in contact with each other.
또한, 상술한 (b) 단계는, (b1) 장벽층을 형성하는 단계; 및 (b2) 고저항층이 드러나도록 장벽층의 일부를 식각하여 소오스 전극층 및 드레인 전극층을 형성할 수 있다.In addition, the step (b) described above, (b1) forming a barrier layer; And (b2) a portion of the barrier layer may be etched to expose the high resistance layer to form a source electrode layer and a drain electrode layer.
또한, 상술한 (c) 단계에서, 복수의 전극층은 장벽층에 대해서 직상방에 위치하도록 형성될 수 있다.In addition, in the above-described step (c), the plurality of electrode layers may be formed to be located directly above the barrier layer.
또한, 상술한 (b) 단계에서, 고저항층은 GaN로 형성될 수 있다.In addition, in step (b) described above, the high resistance layer may be formed of GaN.
또한, 상술한 (c) 단계에서, 장벽층은 AlGaN로 형성될 수 있다.In addition, in step (c) described above, the barrier layer may be formed of AlGaN.
또한, 상술한 (a) 단계에서, 반도체 기판에 버퍼층을 형성하고 버퍼층위에 고저항층을 형성할 수 있다.In addition, in the above-described step (a), the buffer layer may be formed on the semiconductor substrate and the high resistance layer may be formed on the buffer layer.
상술한 바와 같이, 본 발명은 AlGaN/GaN 고 전자 이동도 트랜지스터의 게이트 전극층을 서로 접촉되지 않는 단차 구조로 형성함으로써, 게이트 전극과 드레인 전극간에 발생하는 전계의 집중을 억제하여 전계의 피크치를 감소시키고, 국부적인 애벌런치 항복의 억제하여 드레인 전류의 증가를 감소시켜 선형적인 드레인 전류 특성을 나타내는 효과가 있다. As described above, the present invention forms the gate electrode layer of the AlGaN / GaN high electron mobility transistor into a stepped structure that is not in contact with each other, thereby suppressing concentration of an electric field generated between the gate electrode and the drain electrode to reduce the peak value of the electric field. Therefore, it is possible to reduce the increase of the drain current by suppressing local avalanche breakdown, thereby exhibiting a linear drain current characteristic.
또한, 계단형 게이트 전극에 인가되는 입력 전압을 제어함으로써, 소자의 선형성, 고출력 및 고주파 특성을 향상시켜 저전력 소비, 저비용화의 실현이 가능할 뿐만 아니라 RF 소자로의 응용에 적합한 AlGaN/GaN 고이동도 트랜지스터를 제공하는 효과가 있다.In addition, by controlling the input voltage applied to the stepped gate electrode, the linearity, high output, and high frequency characteristics of the device can be improved to realize low power consumption and low cost, and also AlGaN / GaN high mobility suitable for application to an RF device. There is an effect to provide a transistor.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 따른 고 전자 이동도 트랜지스터 및 이의 제조 방법을 설명한다.Hereinafter, a high electron mobility transistor and a method of manufacturing the same will be described with reference to the accompanying drawings.
도 1 은 본 발명의 바람직한 실시 예에 따른 고 전자 이동도 트랜지스터의 구조를 도시하는 도면이다. 도 1 을 참조하면, 본 발명의 고 전자 이동도 트랜지스터(이하, "HEMT"로 약칭함)는 실리콘 기판, 사파이어(Al2O3) 기판, 또는 실리콘 카바이드(SiC) 기판으로 구현되는 반도체 기판(100)위에 AlN, ZrN, TiN 또는 HfN 등의 금속-질화물계 버퍼층(200)이 형성되고, 버퍼층(200)위에 1×1015 /cm 농도로 도핑된 GaN층인 고저항층(300)이 형성된다.1 is a view showing the structure of a high electron mobility transistor according to a preferred embodiment of the present invention. Referring to FIG. 1, a high electron mobility transistor (hereinafter, abbreviated as “HEMT”) of the present invention is a semiconductor substrate implemented as a silicon substrate, a sapphire (Al 2 O 3 ) substrate, or a silicon carbide (SiC) substrate ( A metal-nitride based
한편, 고저항층(300)위에는 고저항층(300)보다 더 넓은 밴드갭을 갖는 장벽층(400)이 중앙에 형성되고, 장벽층(400)의 양 옆에는 소오스 전극층(510)과 드레인 전극층(520)이 각각 형성되어 있다. 장벽층(400)은 Al이 약 30 % 포함된 도핑되지 않은 AlGaN 층으로 구현되는 것이 바람직하다.On the other hand, a
한편, 장벽층(400)위에 복수의 게이트 전극층이 서로 중첩되지 않도록 계단식으로 형성된다. On the other hand, a plurality of gate electrode layers on the
구체적으로, 장벽층(400)위에 제 1 게이트 전극층(650)이 형성되고, 제 1 게이트 전극층(650)이 형성되지 않은 장벽층(400)의 상부와 소오스 전극층(510) 및 드레인 전극층(520)위에는 제 1 절연층(600)이 형성된다.In detail, the first
또한, 장벽층(400)위에 형성된 제 1 절연층(600)위에 제 1 게이트 전극층(650)과 중첩되지 않도록 제 2 게이트 전극층(750)이 형성되고, 제 2 게이트 전극층(750) 주변에 제 2 절연층(700)이 형성된다.In addition, a second
또한, 장벽층(400)위에 형성된 제 1 절연층(600) 및 장벽층(400) 상부 영역으로서 제 1 절연층(600) 위에 형성된 제 2 절연층(700) 위에 제 3 게이트 전극층(850)이 제 2 게이트 전극층(750)과 중첩되지 않도록 형성되고 그 주변에 제 3 절연층(800)이 형성되며, 제 3 게이트 전극층(850) 및 제 3 절연층(800) 위에 제 4 절연층(900)이 형성된다.In addition, a third
상술한 본 발명의 고 전자 이동도 트랜지스터에 형성된 게이트 전극 구조는 복수의 게이트 전극층이 서로 접촉되지 않으면서 장벽층의 직상부에 위치하는 것을 특징으로 하고, 특히, 복수의 게이트 전극층들이 점진적으로 상향 또는 하향 단차 구조로 형성되는 것을 특징으로 한다. 이하에서는 이러한 게이트 전극층들의 구조를 계단형 게이트 전극 구조로 약칭한다.The gate electrode structure formed in the above-described high electron mobility transistor of the present invention is characterized in that the plurality of gate electrode layers are positioned directly above the barrier layer without being in contact with each other, and in particular, the plurality of gate electrode layers are gradually upward or downward. It is characterized by being formed in a downward stepped structure. Hereinafter, the structure of the gate electrode layers will be abbreviated as a stepped gate electrode structure.
또한, 본 발명의 복수의 게이트 전극층들에 게이트 전압을 인가하면 장벽층과 고저항층의 경계로부터 고저항층 내부로 약 10 nm의 깊이에 2차원 전자가스층(2-DEG층;310)이 형성된다.In addition, when a gate voltage is applied to the plurality of gate electrode layers of the present invention, a two-dimensional electron gas layer (2-DEG layer) 310 is formed at a depth of about 10 nm from the boundary between the barrier layer and the high resistance layer into the high resistance layer. do.
도 2a 내지 도 2s는 본 발명의 바람직한 실시 예에 따른 고 전자 이동도 트랜지스터의 제조 방법을 설명하는 도면이다. 도 2a 내지 도 2s 를 참조하여 본 발명의 바람직한 실시 예에 따른 고 전자 이동도 트랜지스터의 제조 방법을 설명한다.2A to 2S illustrate a method of manufacturing a high electron mobility transistor according to an exemplary embodiment of the present invention. A method of manufacturing a high electron mobility transistor according to a preferred embodiment of the present invention will be described with reference to FIGS. 2A to 2S.
먼저, 도 2a 를 참조하면, 실리콘 기판, 사파이어(Al2O3) 기판, 또는 실리콘 카바이드(SiC) 기판으로 구현되는 반도체 기판위에 AlN, ZrN, TiN 또는 HfN 등의 금속-질화물계 버퍼층(200)을 스퍼터링(sputtering) 방법, ALD(atomic layer deposition) 방법, 또는 CVD(chemical-vapor deposition) 방법 등을 이용하여 약 25 nm의 두께로 형성한다.First, referring to FIG. 2A, a metal-nitride-based
그 후, 도 2b 에 도시된 바와 같이, 버퍼층(200)위에 metal-organic chemical vapor deposition (MOCVD) 방법이나 molecular-beam epitaxy (MBE) 방법을 이용하여 1×1015 /cm의 농도로 도핑된 GaN층인 고저항층(300)을 1.5 μm 내지 2 μm 두께로 형성한다.Thereafter, as shown in FIG. 2B, GaN doped on the
고저항층(300)이 형성된 후, 도 2c 에 도시된 바와 같은, 알루미늄 (Al)이 30 % 포함된 도핑되지 않은 장벽층(400)인 Al0.3Ga0.7N층을 약 25 nm 내지 30 nm 두께로 고저항층(300) 위에 MOCVD (Metal-Organic Chemical Vapor Deposition) 방법이나 MBE(Molecular-Beam Epitaxy) 방법을 이용해 형성한다. 이 때, Al0.3Ga0.7N층의 도핑 농도는 약 1×1012 /cm 이하가 바람직하다.After the
그 후, 도 2d 에 도시된 바와 같이, 소오스 전극층(510) 및 드레인 전극층(520)을 형성하기 위해서 장벽층(400)의 일부를 식각하여 제거한다. 본 발명의 바람직한 실시예는 BCl3/Cl2 혼합가스(37.5:7.5 비율)를 이용하여 장벽층(400)을 ICP/RIE 건식식각한 후, HCl (염산) 용액을 이용하여 린싱(Rinsing)한다. 이 때, 식각 두께는 약 30 nm 정도가 바람직하다.Thereafter, as shown in FIG. 2D, a portion of the
식각이 완료되면, 도 2e 에 도시된 바와 같이, 식각된 영역에 전자선 증발법(e-beam evaporation)을 이용해 Ti(300Å)/Al(1000Å)/Ni(300Å)/Au(1000Å)의 순서로 소오스 및 드레인 전극층(520)을 형성한다. 증착 공정을 수행한 후, 우수한 오믹 특성을 얻기 위해서 질소 분위기 (N2)에서 약 900 ℃로 30초간 급속열처리(rapid thermal annealing, RTA) 공정을 수행하는 것이 바람직하다.After the etching is completed, as shown in FIG. 2E, the e-beam evaporation is performed on the etched region in the order of Ti (300Å) / Al (1000Å) / Ni (300Å) / Au (1000Å). The source and drain electrode layers 520 are formed. After performing the deposition process, it is preferable to perform a rapid thermal annealing (RTA) process at about 900 ° C. for 30 seconds in a nitrogen atmosphere (N 2 ) to obtain excellent ohmic characteristics.
그 후, 도 2f 에 도시된 바와 같이, 소오스 및 드레인 전극이 형성된 HEMT 소자의 표면 누설전류 및 표면 보호를 위해서 장벽층(400)과 소오스 전극층(510) 및 드레인 전극층(520)위에 제 1 절연층(600)을 ALD(atomic layer deposition) 방법을 이용해서 200 nm 두께로 형성하고, 제 1 게이트 전극층(650)을 장벽층(400) 위에 형성하기 위해서 도 2g 에 도시된 바와 같이, 제 1 절연층(600)의 일부를 식각한 후, 도 2h 에 도시된 바와 같이, 식각 영역에 제 1 게이트 전극층(650)을 형성한다.Thereafter, as shown in FIG. 2F, the first insulating layer is disposed on the
본 발명의 바람직한 실시 예는, 제 1 게이트 전극층(650)을 형성하기 위해서, Si3N4로 형성된 제 1 절연층(600)을 O2/SF6 혼합가스를 5:45 비율로 혼합하여 ICP/RIE 건식식각한 후 BOE (buffered oxide etchant, 5:1 희석 불산) 용액을 이용하여 1분간 린싱하고, Ni(500Å)/Au(1500Å)를 이용하여 전자선 증발법으로 제 1 게이트 전극층(650)을 형성한다.According to a preferred embodiment of the present invention, in order to form the first
본 발명의 바람직한 실시 예의 제 1 게이트 전극층(650)의 위치는 소오스 전극층(510)으로부터 1 μm 정도 이격되어 위치하는 것이 바람직하며, 그 폭은 500 nm로 형성되는 것이 적당하다.The position of the first
한편, 제 1 절연층(600) 및 제 1 게이트 전극층(650)이 형성된 후, 그 위에 제 2 절연층(700)을 200 nm의 두께로 제 1 절연층(600)과 동일한 물질과 동일한 방식으로 형성하고(도 2i 참조), 제 2 게이트 전극층(750)을 형성하기 위해서, 도 2g 를 참조하여 상술한 것과 동일한 방식으로 제 2 절연층(700)의 일부를 식각한 후(도 2j 참조), 도 2h 를 참조하여 상술한 것과 동일한 방식으로 제 2 게이트 전극층(750)을 형성한다(도 2k 참조). Meanwhile, after the first insulating
상술한 과정에서 형성되는 제 2 게이트 전극층(750)은 장벽층(400)의 상부 영역에 위치하고, 제 1 게이트 전극층(650)과 중첩되지 않도록 형성된다. 본 발명 의 바람직한 실시 예에서, 제 2 게이트 전극층(750)은 제 1 게이트 전극층(650)과 100 nm 정도 이격된 위치에 500 nm의 폭으로 형성되는 것이 바람직하다.The second
한편, 제 2 절연층(700) 및 제 2 게이트 전극층(750)이 형성된 후, 그 위에 제 3 절연층(800)을 200 nm의 두께로 제 1 절연층(600) 및 제 2 절연층(700)과 동일한 물질과 동일한 방식으로 형성하고(도 2l 참조), 제 3 게이트 전극층(850)을 형성하기 위해서, 도 2g 및 도 2j 를 참조하여 상술한 것과 동일한 방식으로 제 3 절연층(800)의 일부를 식각한 후(도 2m 참조), 도 2h 및 도 2k 를 참조하여 상술한 것과 동일한 방식으로 제 3 게이트 전극층(850)을 형성한다(도 2n 참조). Meanwhile, after the second insulating
상술한 과정에서 형성되는 제 3 게이트 전극층(850)은 장벽층(400)의 상부 영역에 위치하고, 제 1 게이트 전극층(650) 및 제 2 게이트 전극층(750)과 중첩되지 않도록 형성된다. 본 발명의 바람직한 실시예에서, 제 3 게이트 전극층(850)은 제 2 게이트 전극층(750)과 100 nm 정도 이격된 위치에 500 nm의 폭으로 형성되는 것이 바람직하다.The third
제 3 게이트 전극층(850)과 제 3 절연층(800)이 형성된 후, 도 2o 에 도시된 바와 같이, 제 3 게이트 전극층(850) 및 제 3 절연층(800)의 상부에 제 4 절연층(900)을 ALD(atomic layer deposition) 방법을 이용해 형성한다. 이 때, 증착하는 제 4 절연층(900)은 제 1 절연층(600) 내지 제 3 절연층(800)과 동일한 물질로 약 1 μm 두께로 형성되는 것이 바람직하다.After the third
제 4 절연층(900)이 형성된 후, 후술하는 바와 같이, 절연층을 관통하여 각 게이트 전극층들이 드러나게 하는 비아홀(via hole)을 형성하고, 그 내부에 게이트 전극층들로 전압을 인가하기 위한 게이트 전극 제어부들을 형성한다. After the fourth insulating
도 2p 내지 도 2S 를 참조하여 설명하면, 먼저, 제 4 절연층(900) 중 제 1 게이트 전극층(650)에 대응되는 영역에 제 1 게이트 전극 제어부(1000)와 제 1 게이트 전극층(650)을 연결하는 비아-홀 (920;via-hole)의 형성을 위해 티타늄 (Ti)을 전자선 증발법 (e-beam evaporation) 방법을 이용해 식각을 위한 금속 마스크(910)를 패터닝한다(도 2p 참조).Referring to FIGS. 2P through 2S, first, the first gate electrode controller 1000 and the first
그 후, 도 2q 에 도시된 바와 같이, 비아-홀 형성을 위해 제 4 절연층(900)부터 제 2 절연층(700)까지 O2/SF6 혼합가스를 5:45 비율로 혼합하여 ICP/RIE 건식식각을 수행한 후 BOE (buffered oxide etchant, 5:1 희석 불산) 용액을 이용하여 1분간 린싱(rinsing)한다. 이 후, 생성된 비아-홀의 금속 접착도(adhesion)를 향상시키기 위해 Au(930)를 스퍼터링(sputtering) 방법을 이용하여 seeding하고, 5:1 BOE 용액을 이용해 Ti 금속 마스크를 식각하여 제거한다. 이 때, seeding 되는 Au의 두께는 약 100 Å정도가 적당하다. Thereafter, as shown in FIG. 2Q, the O 2 / SF 6 mixed gas is mixed at a ratio of 5:45 from the fourth insulating
그 후, 도 2r 에 도시된 바와 같이, 비아-홀(via hole)을 포토레지스트(photoresist, PR, 미도시됨)로 패터닝한 후, 도금 (Au-plating) 방법을 이용하여 제 1 게이트 제어 전극부(1010)를 형성한다. 이 때, 형성하는 Au 전극 제어부의 두께는 1 μm 정도가 바람직하다.Thereafter, as shown in FIG. 2R, the via-holes are patterned with photoresist (PR, not shown), followed by a first gate control electrode using an Au-plating method. Form a
또한, 도 2s 에 도시된 바와 같이, 제 1 게이트 제어 전극부(1010)를 형성한 방식과 동일한 방식으로 제 2 게이트 전극층(750)에 대한 제 2 게이트 제어 전극 부(1020)와 제 3 게이트 전극층(850)에 대한 제 3 게이트 제어 전극부(1030)를 차례로 형성하여 고 전자 이동도 트랜지스터를 완성한다.In addition, as shown in FIG. 2S, the second gate
지금까지 본 발명의 바람직한 실시 예에 따른 고 전자 이동도 트랜지스터 및 그 제조 방법을 설명하였다. 상술한 실시 예는 본 발명의 기술적 사상의 범위내에서 다양한 변형예가 도출될 수 있다. 예컨대, 상술한 본 발명의 바람직한 실시 예에서는 제 1 절연층(600) 내지 제 4 절연층(900)을 동일한 물질로 형성하는 것으로 기재하였으나 서로 다른 물질로 형성될 수도 있다. 또한, 절연층들을 식각하는 방식이나 비아홀을 형성하는 방식도 서로 다른 방식이 적용될 수도 있다. So far, a high electron mobility transistor and a method of manufacturing the same have been described. In the above-described embodiment, various modifications may be derived within the scope of the technical idea of the present invention. For example, in the above-described preferred embodiment of the present invention, the first insulating
도 3 내지 도 6 은 본 발명에 따른 고 전자 이동도 트랜지스터의 성능과 종래의 단일 전극 구조를 갖는 고 전자 이동도 트랜지스터의 성능을 비교하는 도면이다. 3 to 6 are diagrams comparing the performance of the high electron mobility transistor according to the present invention with the performance of the high electron mobility transistor having a conventional single electrode structure.
먼저, 도 3 은 종래의 단일 게이트 전극 구조의 고 전자 이동도 트랜지스터와 본 발명의 고 전자 이동도 트랜지스터의 전계 분산도(electric field distribution) 및 전류 유동도(current-flow ratio)를 비교하는 도면이다. First, FIG. 3 is a diagram comparing electric field distribution and current-flow ratio of the high electron mobility transistor of the conventional single gate electrode structure and the high electron mobility transistor of the present invention. .
도 3 에 도시된 바와 같이, 단일 게이트 전극 구조에서 발생하는 게이트 전극 가장자리의 전계는 약 7×105 V/cm의 상대적으로 높은 전계 분산도를 가지는 반면, 본 발명의 계단형 게이트 전극 구조의 경우 약 2.5×105 V/cm의 낮은 전계 분산도를 보임에 따라 효과적으로 게이트 전극의 가장자리 항복 현상을 억제할 수 있다. 또한, 전류 유동도를 고려했을 때, 단일 게이트 전극 구조의 경우 게이트 전극 부근에서 항복현상에 의해 발생한 추가적인 캐리어들로 인한 급격한 전류 흐름의 증가를 보이는 반면, 계단형 게이트 전극 구조의 경우 전계가 효과적으로 분산됨에 따라 항복현상의 억제로 인해 급격한 전류 유동의 증가 역시 억제된다.As shown in FIG. 3, the electric field at the edge of the gate electrode generated in the single gate electrode structure has a relatively high electric field dispersion degree of about 7 × 10 5 V / cm, whereas in the stepped gate electrode structure of the present invention. By showing a low electric field dispersion degree of about 2.5 × 10 5 V / cm, the edge breakdown of the gate electrode can be effectively suppressed. In addition, considering the current flow rate, the single gate electrode structure shows a sharp increase in current flow due to additional carriers caused by the breakdown phenomenon in the vicinity of the gate electrode, whereas in the stepped gate electrode structure, the electric field is effectively dispersed. As a result, the sudden increase in current flow is also suppressed due to the suppression of yield.
도 4는 종래의 단일 게이트 전극 구조의 고 전자 이동도 트랜지스터와 본 발명의 고 전자 이동도 트랜지스터의 (a) ID-VD 특성 비교, (b) ID-VG 특성 비교, (c) 기판 누설전류 비교 및 (d) 2-DEG 내 온도 특성 비교를 각각 도시한 도면이다.4 shows a comparison of (a) I D -V D characteristics, (b) I D -V G characteristics of the high electron mobility transistor of the conventional single gate electrode structure and the high electron mobility transistor of the present invention, (c) Figures show a comparison of substrate leakage current and (d) comparison of temperature characteristics in 2-DEG.
도 4의 (a)에서 도시한 드레인 전류-드레인 전압 특성 (ID-VD)에서와 같이 종래 구조에서의 DC 특성은 상기한 항복현상에 의해 발생된 추가적인 캐리어들로 인해 게이트 전압에 의한 핀치오프 (pinch-off) 지점 이후부터 급격한 드레인 전류의 증가를 보이는 반면, 본 발명의 경우에 DC 특성은 넓어진 게이트 면적으로 인해 드레인 전류가 다소 감소한 특성을 나타내지만 핀치오프 지점 이후에서 발생하는 급격한 드레인 전류의 증가가 제어된 안정적인 드레인 전류 특성을 보인다. As in the drain current-drain voltage characteristic (I D -V D ) shown in FIG. 4A, the DC characteristic in the conventional structure is pinched by the gate voltage due to the additional carriers generated by the above-described breakdown phenomenon. While the drain current increases abruptly after the pinch-off point, in the case of the present invention, the DC current shows a slight decrease in the drain current due to the enlarged gate area, but the abrupt drain current occurring after the pinch-off point. The increase of shows controlled stable drain current characteristic.
도 4의 (b)의 드레인 전류-게이트 전압 (ID-VG) 특성은 본 발명의 경우가 종래 구조에 비해 약 15 % 정도 낮은 전류 특성에도 불구하고 약 10 % 정도 증가한 이득 (transconductance, Gm) 특성을 나타냄을 알 수 있다. The drain current-gate voltage (ID-VG) characteristics of FIG. 4 (b) show a gain (Gm) characteristic of about 10% increased in spite of the current characteristic of about 15% lower than that of the conventional structure. It can be seen that.
또한, 도 4의 (c) 및 (d)에서 도시되 바와 같이, 게이트 전압에 의해 발생하는 기판으로의 누설전류 및 2-DEG 내 온도변화의 경우, 기존 단일 게이트 구조에 비해 본 발명에서 제안한 계단형 적층 게이트 구조의 기판 누설전류는 게이트 전압 0 V 기준으로 고려했을 때 약 50 % 정도 감소된 향상된 특성을 갖으며 2-DEG 채널 내 생성되는 열특성 역시 상대적으로 적게 발생함을 알 수 있다.In addition, as shown in (c) and (d) of FIG. 4, in the case of leakage current to the substrate generated by the gate voltage and temperature change in the 2-DEG, the stairs proposed by the present invention compared to the conventional single gate structure. It can be seen that the substrate leakage current of the type stacked gate structure has improved characteristics reduced by about 50% when considering the gate voltage of 0 V and also relatively less thermal characteristics generated in the 2-DEG channel.
도 5는 종래의 단일 게이트 전극 구조의 고 전자 이동도 트랜지스터와 본 발명의 고 전자 이동도 트랜지스터의 (a) Cgd 특성 비교 및 (b) Cgs 특성 비교를 각각 도시한 도면이다.FIG. 5 is a diagram illustrating (a) C gd characteristics comparison and (b) C gs characteristics comparison of the high electron mobility transistor of the conventional single gate electrode structure and the high electron mobility transistor of the present invention, respectively.
도 5 에 도시된 바와 같이 계단형 게이트 전극의 구조적인 특성으로 인해 기존 구조에 비해 게이트-드레인 전극 간 커패시턴스 값과 게이트-소스 전극간 커페시턴스 값이 약 2배 이상 증가한 특성을 얻은 데 반해서 상대적으로 안정적인 DC 특성이 확보되어 전반적인 Gm 값은 증가하는 특성을 보임을 알 수 있다.As shown in FIG. 5, due to the structural characteristics of the stepped gate electrode, the capacitance value between the gate and drain electrodes and the capacitance value between the gate and source electrodes are increased by about two times or more, compared to the conventional structure. As a result, a stable DC characteristic is secured, and thus the overall G m value increases.
도 6 은 종래의 단일 게이트 전극 구조의 고 전자 이동도 트랜지스터와 본 발명의 고 전자 이동도 트랜지스터의 transducer 전력이득 (GT) 특성을 비교한 도면이다.FIG. 6 is a diagram comparing transducer power gain (G T ) characteristics of the high electron mobility transistor of the conventional single gate electrode structure and the high electron mobility transistor of the present invention.
본 발명의 계단형 게이트 전극 구조의 경우 종래 단일 전극 구조의 차단주파수 (cut-off frequency)는 약 0.3 GHz 정도 감소하는 경향이 있는 반면 단일 소자를 통해서 확보가능한 전력이득인 transducer 전력 이득은 약 3 dB 정도 증가하는 향상된 고주파 특성을 보여준다.In the stepped gate electrode structure of the present invention, the cut-off frequency of the conventional single electrode structure tends to decrease by about 0.3 GHz while the transducer power gain, which is a power gain that can be secured through a single element, is about 3 dB. Shows increased high frequency characteristics with increasing degree.
이제까지 본 발명에 대하여 그 바람직한 실시 예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시 예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허 청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.So far I looked at the center of the preferred embodiment for the present invention. Those skilled in the art will appreciate that the present invention can be implemented in a modified form without departing from the essential features of the present invention. Therefore, the disclosed embodiments should be considered in descriptive sense only and not for purposes of limitation. The scope of the present invention is shown in the claims rather than the foregoing description, and all differences within the scope will be construed as being included in the present invention.
도 1 은 본 발명의 바람직한 실시예에 따른 고 전자 이동도 트랜지스터의 구조를 도시하는 도면이다.1 is a diagram showing the structure of a high electron mobility transistor according to a preferred embodiment of the present invention.
도 2a 내지 도 2s는 본 발명의 바람직한 실시예에 따른 고 전자 이동도 트랜지스터의 제조 방법을 설명하는 도면이다.2A to 2S illustrate a method of manufacturing a high electron mobility transistor according to a preferred embodiment of the present invention.
도 3 은 종래의 단일 게이트 전극 구조의 고 전자 이동도 트랜지스터와 본 발명의 고 전자 이동도 트랜지스터의 전계 분산도 및 전류 유동도를 비교하는 도면이다. 3 is a diagram comparing electric field mobility and current flow of the high electron mobility transistor of the conventional single gate electrode structure and the high electron mobility transistor of the present invention.
도 4 는 종래의 단일 게이트 전극 구조의 고 전자 이동도 트랜지스터와 본 발명의 고 전자 이동도 트랜지스터의 (a) ID-VD 특성 비교, (b) ID-VG 특성 비교, (c) 기판 누설전류 비교 및 (d) 2-DEG 내 온도 특성 비교를 각각 도시한 도면이다.4 is (a) I D -V D characteristics comparison, (b) I D -V G characteristics comparison of the high electron mobility transistor of the conventional single gate electrode structure and the high electron mobility transistor of the present invention, (c) Figures show a comparison of substrate leakage current and (d) comparison of temperature characteristics in 2-DEG.
도 5는 종래의 단일 게이트 전극 구조의 고 전자 이동도 트랜지스터와 본 발명의 고 전자 이동도 트랜지스터의 (a) Cgd 특성 비교 및 (b) Cgs 특성 비교를 각각 도시한 도면이다.Fig. 5 shows a high electron mobility transistor of a conventional single gate electrode structure and (a) C gd of the high electron mobility transistor of the present invention. It is a figure which shows a characteristic comparison and (b) C gs characteristic comparison, respectively.
도 6 은 종래의 단일 게이트 전극 구조의 고 전자 이동도 트랜지스터와 본 발명의 고 전자 이동도 트랜지스터의 transducer 전력이득 (GT) 특성을 비교한 도면이다.FIG. 6 is a diagram comparing transducer power gain (G T ) characteristics of the high electron mobility transistor of the conventional single gate electrode structure and the high electron mobility transistor of the present invention.
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