KR20090100356A - 분산된 다단 증폭기 - Google Patents

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KR20090100356A
KR20090100356A KR1020097012420A KR20097012420A KR20090100356A KR 20090100356 A KR20090100356 A KR 20090100356A KR 1020097012420 A KR1020097012420 A KR 1020097012420A KR 20097012420 A KR20097012420 A KR 20097012420A KR 20090100356 A KR20090100356 A KR 20090100356A
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amplifier
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transistor
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KR1020097012420A
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로버트 제이. 맥모로우
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스타 알에프, 인크.
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Abstract

동조 클래스 DE 증폭기와 같이, RF 증폭을 위해 적합한 증폭기를 구현하기 위한 예시적인 기술이 개시된다. RF 신호를 증폭하기 위한 회로의 개시된 일 실시예는 푸시 트랜지스터 및 풀 트랜지스터를 구비한 푸시-풀 증폭기를 포함한다. 제1 구동 증폭기는 제1 RF 신호로 푸시-풀 증폭기의 푸시 트랜지스터를 구동한다. 제2 구동 증폭기는 제1 RF 신호와 상이한 제2 RF 신호로 푸시-풀 증폭기의 풀 트랜지스터를 구동한다.
Figure P1020097012420
푸시-풀 증폭기, 듀티 사이클, 효율성, 분로 인덕터, 증폭 회로

Description

분산된 다단 증폭기{DISTRIBUTED MULTI-STAGE AMPLIFIER}
관련 출원
본 출원은 2006년 11월 16일에 출원된 "Electronic Switch Network"라는 명칭의 미국특허 가출원 시리얼번호 60/866,147, 2006년 11월 16일 출원된 "Distributed Multi-Stage Amplifier"라는 명칭의 미국특허 가출원 시리얼번호 60/866,144, 2006년 11월 16일 출원된 "Pulse Amplifier"라는 명칭의 미국특허 가출원 시리얼번호 60/866,139에 대한 우선권을 주장한다. 상기 각 출원은 여기에 완전히 참조로서 병합된다.
본 발명은 일반적으로 신호를 증폭하기 위한 방법 및 디바이스에 관한 것이다. 소정 양상에서, RF(radio frequencies) 또는 그보다 높은 주파수에서 작동하는 전력 증폭기 및 증폭기 시스템에 관한 것이다. 애플리케이션은 무선 시스템, 마이크로웨이브 구성소자, 전력 증폭기, CMOS 증폭기, 구동 증폭기(driver amplifiers) 및 휴대용 전자장치를 포함하지만, 이로 제한되지는 않는다.
전력 증폭기(power amplifier : PA) 설계에서 공통 문제는 디바이스 기술의 항복 제한을 다루고 있다. 전력 증폭을 위한 대부분의 기술은 디바이스의 단자상에 공급 전압의 2배와 4배 사이의 피크 전압을 생성한다. 종종, 증폭기의 효율성 을 개선하기 위해 가능한 한 높은 피크 전압을 생성하도록 증폭기를 동조시키는 것이 바람직하다. 그러나 이 피크 전압은 디바이스 기술의 항복 한계 아래에 적절히 머물러야 한다. 이것은 상당히 낮은 항복 전압을 가진 CMOS와 같은 기술에서 문제를 초래한다. 예를 들면 무선 핸드셋에서, 공급 전압은 공칭 3.5V일 수 있고, 효율적인 증폭기를 위한 피크 전압은 적어도 7.0V일 수 있다. 0.5μm CMOS 공정은 전형적으로 5.0V의 항복 전압만을 가지므로, 기술을 적용하기에 부적합하다.
전력 증폭기가 안테나 또는 다른 비제어 부하 임피던스(load impedance)를 구동하는데 사용될 때, 제2 문제가 발생될 수 있다. 안테나의 경우에, PA는 10만큼 인자에 의해 변하는 부하 임피던스를 볼 수 있다. 이것은 PA로 하여금 그의 공칭 동작 클래스로부터 벗어나게 하고, 계획된 것보다 상당히 높은 피크 전압을 생성할 수 있게 한다. 이 이유로 인하여, 항복 전압이 공급 전압보다 4배 내지 5배 높은 디바이스 기술을 사용하는 것이 바람직할 수 있다.
몇몇 기술이 이들 문제를 피하기 위해 산업에 사용되었다. 다수의 종속단(cascade stage)이 어느 한 트랜지스터에 걸친 전압을 감소시키는데 사용되어 왔다. 또한 증폭기는 둘 이상의 트랜지스터 집합에 걸쳐 스윙하는 전압을 분압하기 위해 공급원과 직렬로 구현될 수 있다. 이들 기술의 어느 쪽도 제1 문제를 해결할 수 있지만, 제2 문제인 부하 공차(load tolerance)로 고심할 것이다. 또한 DC-DC 변환기는 공급 전압을 제어하는데 사용될 수 있다. 그러나 이것은 시스템 비용에 상당한 영향을 줄 것이며, 또한 제2 문제로 고심할 수 있다.
푸시-풀 클래스 D(push-pull class D) 증폭기는 모든 조건에서 전압을 공급 전압 이하로 유지시키는 이점을 가진다. 이것은 거론된 주된 두 문제를 해결하였지만, 그 증폭기는 RF 주파수에서 DC-RF 변환 효율성이 나쁘다. 이것은 증폭기가 상태를 스위칭할 때마다 두 디바이스의 출력 커패시턴스를 방전시켜야 하기 때문이다. 최종 전력 손실은
Figure 112009036107921-PCT00001
이고, 여기서 F는 스위칭 주파수, Cout는 출력 커패시턴스, Vsw는 스위칭시에 스위치에 걸친 전압이다. 이 전력 손실은 스위칭 주파수 F에 비례하고, 가장 상업적으로 사용가능한 디바이스 기술의 경우에 RF에서 받아들이지 못할 정도로 높다.
높은 효율성을 생성하면서 낮은 피크 전압을 유지하는 이 기술의 한가지 변형은 클래스 DE 증폭기이다. 이것은 먼저 1975년에 Zhukov 및 Kozyrev에 의해 제안되었다. 이것의 가장 일반적 사용은 DC 변환기를 위한 정류기를 위한 것이였다. 기본 아이디어는 두 디바이스의 스위칭 듀티를 제어함으로써 클래스 D 푸시-풀 증폭기의 효율성을 개선하는 것이다. 전형적으로, RF에서 푸시-풀 증폭기에서의 전력 손실의 가장 큰 원인은 천이(transition) 동안에 디바이스의 출력 커패시턴스를 충전하면서 소산되는 에너지이다. 도 1a는 기생 출력 커패시턴스를 가진 이상적 스위치로서 도시된 디바이스를 갖춘 푸시-풀 증폭기를 도시한다. 하부 스위치가 오프(off) 상태에서 온(on) 상태로 천이함에 따라, 그의 드레인에 존재하는 전체 공급 전압을 방전시켜야 한다. 이들 손실이 각 사이클에서 발생될 수 있으므로, 하부 스위치에 의해 발생되는 전체 전력 소산은
Figure 112009036107921-PCT00002
(여기서
Figure 112009036107921-PCT00003
Figure 112009036107921-PCT00004
, Cn은 하부 스위치의 기생 출력 커패시턴스, Vsup는 공급 전압). 상부 스위치의 천이 동안에,
Figure 112009036107921-PCT00005
의 유사 손실이 발생된다. 따라서 두 스위치에 의해 발생되는 총 전력 손실은
Figure 112009036107921-PCT00006
이다. RF 주파수에서, 이것은 전력 및 효율성에서 상당한 손실일 수 있다. 클래스 DE 증폭기는 독립된 신호로 디바이스를 스위칭함으로써, 그리고 두 트랜지스터가 동시에 오프되는 시간 주기를 생성함으로써 이 문제를 해결할 수 있다. 동조 출력 네트워크(tuned output network)는 스위치가 턴온되기 전에 출력 커패시턴스를 방전시키는데 필요한 전류를 공급하는데 사용될 수 있다. 제로 기울기 스위칭을 가진 제로 전압의 클래스 E 조건을 부과하여 높은 효율성을 구현할 수 있다. 피크 전압을 공급 전압보다 크지 않도록 유지하면서 이전에 거론한 기술에 필적하거나 이를 능가하는 효율성을 얻을 수 있다. 또한 이 회로는 VSWR(Voltage Standing Wave Ratio) 미스매칭 조건하에서도 피크 전압이 공급 전압보다 절대로 더 높지 않도록 설계될 수 있다. 이 이점에 대한 패널티는 보다 낮은 전력 밀도(보다 낮은 피크 전압의 부차적 결과)와 보다 복잡한 입력 구동을 포함할 수 있다. RF에서 대부분의 디바이스의 낮은 이득과 시스템의 복잡도로 인하여 RF 주파수에서 비실용적인 클래스 DE 증폭기를 구현하여 왔다.
동조 클래스 DE 증폭기와 같이 RF 증폭에 적합한 증폭기를 구현하기 위한 예시적인 기술이 개시된다. 이러한 기술은 높은 DC-RF 전력 변환 효율성을 유지하면서 다수의 디바이스 기술에 고유한 전압 제한을 극복할 수 있다.
본 발명의 실시예에 따라서, 신호를 증폭시키기 위한 회로가 개시된다. 소정 실시예에서, 이러한 회로는 하나 이상의 증폭단(amplifier stages)을 포함하는 분산 구조를 가질 수 있고, 각 단은 하나 이상의 푸시-풀 증폭기를 포함할 수 있다. 각 단은 다음 단을 구동할 수 있고, 마지막 단은 증폭기를 위한 필터링 출력을 제공할 수 있다. 펄스폭 변조 회로 또는 다른 회로는 입력 신호를 생성하기 위해 제1 증폭단에 접속될 수 있다. 이러한 입력 신호는 회로를 위해 바람직한 출력 파형을 성취하도록 선택된 입력 펄스의 형태일 수 있다.
소정 실시예에서, 이러한 회로는 클래스 DE 동작을 구현하는데 필요한 회로를 단순화시킬 수 있다. 이 회로는 상당한 양의 전력을 생성시키도록 설계된 하나 이상의 회로단을 위해 상당히 효율적인 증폭기를 사용할 수 있다. 이들 단의 높은 효율성은 RF 주파수에서 전력 트랜지스터의 낮은 이득에 의해 초래되는 이전의 제한을 극복할 수 있다. 이들 기술은 높은 이득과 높은 효율성을 가진 다단(multistage) 클래스 DE 증폭기를 제공할 수 있다. 또한 다단 증폭기에 입력 파형을 공급하는데 사용되는 구동 회로는 저전력 레벨만을 구동할 수 있어, 구동 회로는 저전력 회로 기술을 사용하여 구현될 수 있다.
일 실시예는 RF 신호를 증폭키시기 위한 회로에 관한 것이다. 이 회로는 푸시 트랜지스터와 풀 트랜지스터를 구비한 푸시-풀 증폭기를 포함한다. 제1 구동 증폭기는 제1 RF 신호로 푸시-풀 증폭기의 푸시 트랜지스터를 구동한다. 제2 구동 증폭기는 제1 RF 신호와 상이한 제2 RF 신호로 푸시-풀 증폭기의 풀 트랜지스터를 구동한다.
다른 실시예는 RF 신호를 증폭시키기 위하여 푸시-풀 증폭기를 구동하기 위한 구동단(driver stage)에 관한 것이다. 푸시-풀 증폭기는 푸시 트랜지스터 및 풀 트랜지스터를 포함한다. 구동단은 제1 및 제2 구동 증폭기를 포함한다. 제1 구동 증폭기는 제1 RF 신호로 푸시-풀 증폭기의 풀 트랜지스터를 구동한다. 제2 구동 증폭기는 제1 RF 신호와 상이한 제2 RF 신호로 푸시-풀 증폭기의 푸시 트랜지스터를 구동한다.
또 다른 실시예는 신호를 증폭시키기 위한 회로에 관한 것이다. 푸시-풀 증폭기는 푸시 트랜지스터와 풀 트랜지스터를 포함한다. 제1 클래스 D 증폭기는 제1 신호로 푸시-풀 증폭기의 푸시 트랜지스터를 구동한다. 제2 클래스 D 증폭기는 제1 신호와 상이한 제2 신호로 푸시-풀 증폭기의 풀 트랜지스터를 구동한다.
또 다른 실시예는 푸시-풀 트랜지스터를 구동하는 방법에 관한 것이다. 푸시-풀 증폭기는 푸시 트랜지스터와 풀 트랜지스터를 포함한다. 푸시 트랜지스터는 제1 펄스 RF 신호로 구동된다. 풀 트랜지스터는 제1 펄스 RF 신호와 상이한 제2 펄스 RF 신호로 구동된다.
도 1a는 스위칭 전력 손실을 가진 푸시-풀 증폭 전력단을 도시하는 도면.
도 1b는 공통 증폭단을 도시하는 도면.
도 1c는 다른 공통 RF 증폭단을 도시하는 도면.
도 2는 클래스 DE 증폭 전력단을 구동하기 위한 구동 신호를 도시하는 도면.
도 3은 변압기를 사용하여 클래스 DE 증폭기에 필요한 구동 신호를 생성하는 기술을 도시하는 도면.
도 4는 클래스 DE 증폭기를 위한 구동 신호를 생성하기 위한 다른 기술을 도시하는 도면.
도 5는 본 발명의 소정 실시예에 따라서, RF 주파수에서 효율적인 동작에 적합한 동조 증폭기를 도시하는 도면.
도 6은 본 발명의 실시예에 따라서, 급격한 천이, 가변 듀티 사이클 및 고 효율성을 가진 파형을 전달할 수 있는 펄스 증폭단을 도시하는 도면.
도 7은 본 발명의 실시예에 따라, 2단 증폭기를 도시하는 도면.
도 8은 본 발명의 예시적인 실시예에 따라, 3단 증폭기를 도시하는 도면.
도 9는 도 7 및 도 8의 다단 증폭기를 위한 구동 신호를 생성하는데 사용될 수 있는 펄스 생성 회로를 도시하는 도면.
도 10은 본 발명의 소정 실시예에 따라, 차동 증폭 회로를 도시하는 도면.
도면에서, 다양한 도면에 도시된 각 동일하거나 또는 거의 동일한 구성소자는 동일 참조번호에 의해 표시된다. 이들 도면은 반드시 스케일에 맞게 도시되진 않는다. 명료성을 위하여, 모든 도면에 모든 구성소자를 도시 또는 레벨링하지 않을 수도 있다.
도 1b에는 전술한 제한을 극복하려는 한가지 시도를 도시하는데, 다른 디바이스를 턴온하기 전에 각 디바이스(101, 102)를 턴오프시킴으로써 높은 효율성을 성취하는 공통 증폭단을 도시한다. 이것은 디바이스에서 전류가 흐르기 전에 공통 노드에서의 전압을 완전히 방전시킬 수 있도록 두 디바이스를 오프하는 시간 주기를 생성한다. 파형(103, 104)은 각 디바이스가 온 상태일 때에 시간 주기를 보여준다. 모든 다른 때에, 디바이스는 턴오프된다. 파형(105)은 공통 단자에서의 전압을 도시한다.
클래스 DE 단의 예시적인 동작은 회로(100)를 보여주는 도 1c에 도시된다. 도시된 바와 같이, 트랜지스터(101, 102)는 푸시-풀 증폭기와 유사하게 동작하도록 구성된다. 그러나 다른 단을 턴온하기 전에 각 단을 턴오프시킴으로써 표준 푸시-풀 클래스 D 증폭기보다 더 높은 DC-RF 변환 효율성을 얻는다. 이것은 전류가 디바이스에 흐르기 전에 공통 노드의 전압을 완전히 방전시킬 수 있도록 두 디바이스가 오프되는 시간 주기를 생성한다. 파형(103, 104)은 트랜지스터(101, 102)를 통한 전류를 나타낸다. 모든 다른 때에, 디바이스는 턴오프된다. 파형(105)은 공통 단자 Vx에서의 전압을 보여준다. 동조 부하 네트워크(106)는 각 트랜지스터가 그의 단자에 걸쳐 제로 전류 및 전압으로 턴온되도록 설계될 수 있다. 각 트랜지스터는 클래스 DE 동작을 성취하기 위해 50%보다 작은 오버랩하지 않는 듀티 사이클과 정밀한 타이밍 제어로 동작할 수 있다. 이것은 디지털식으로 생성된 펄스폭 변조 신호로 각 트랜지스터를 구동하여 성취될 수 있다. 그러나 이것은 출력단을 구동하는데 필요한 전력 레벨로 RF 주파수에서 실용적이지 않다. 또한 클래스 DE 증폭기는 구동단의 효율성이 전체 증폭기 효율성을 저하시키지 않는 경우에만 주로 실용적이다.
도 2는 도 1a 내지 도 1c에서 전류 파형(103, 104)을 성취하는데 사용되는 구동 신호(201, 202)를 도시한다. 트랜지스터(101)는 NMOS 트랜지스터, 트랜지스터(102)는 PMOS 트랜지스터, 그리고 구동 파형(201, 202)은 트랜지스터(101, 102)에 공급되는 구동 신호를 도시한다. 클래스 DE 증폭에 따라 구동 파형(201, 202)이 생성되어 트랜지스터(101, 102)를 구동하도록 공급될 수 있다. 또한 디바이스와 관련된 큰 입력 커패시턴스와 높은 동작 주파수는 큰 양의 전력이 주로 필요할 것이라는 것을 의미한다. 실제로, 출력단 트랜지스터로부터 1GHz에서 약 8dB 이득만이 예상될 수 있다. 증폭기가 1W 출력 전력을 전달하도록 요구된다면, 구동단이 전형적으로 총 전력의 약 1/6인 158mW의 구동 전력을 공급해야한다. 이것은 구동단이 출력단과 유사한 높은 효율성에서 동작하지 않는 경우에 전체 증폭기의 효율성은 사실상 저하될 수 있다는 것을 의미한다.
두 기술이 이들 어려움을 극복하기 위해 사용되었다. 제1 기술은 회로(300)를 보여주는 도 3에 도시된다. 도 3은 사인파 구동 신호로부터 동작하도록 클래스 DE 증폭기를 구성할 수 있는 방법을 도시한다. 여기서, 변압기(301)는 푸시-풀 단의 두 트랜지스터를 위한 DC 레벨을 분리시키는데 사용된다. 그 후, 증폭기가 50%보다 작은 듀티 사이클을 가지도록, 트랜지스터는 임계치 이하로 바이어스된다. 이 해결방안은 몇몇 문제를 일으킬 수 있다. 특히 부임계치 바이어스가 출력단 디바이스의 이득을 더 감소시킬 것이다. 또한 트랜지스터의 게이트에서 최종 파형은 디바이스에 대한 소정 항복 요건을 초과할 수 있으므로, 이득을 감소시키고 복잡도를 증가시키는 다이오드 또는 다른 보호 회로의 추가를 필요로 할 것이다.
회로(400)와 관련하여 도 4에 도시된 제2 공통 기술은 출력단 트랜지스터를 펄스폭 변조(pulse width modulator : PWM) 회로(401)와 독립적으로 구동하는 것이다. PWM 회로는 유연성(flexibility)을 제공할 수 있고, 적합한 형태의 전압 파형을 생성할 수 있다. 그러나 PWM 회로는 전형적으로 출력 트랜지스터(101, 102)를 제어하는데 필요한 전력을 전달할 수 없는 저전력 디지털 회로 기술을 사용하여 구현된다. 큰 버퍼단이 주로 필요하며, 결과적으로 수용불가한 효율성 저하를 가져온다. 결과적으로, 이 기술은 RF 애플리케이션에 비실용적이며, 전형적으로 오디오 주파수에만 사용된다.
도 5는 본 발명의 일부 실시예에 따라, RF 주파수에서 효율적인 동작에 적합한, 동조 클래스 DE 증폭기와 같은 동조 증폭기(500)를 도시한다. 전술한 문제에 대한 해결방안은 증폭기를 (예를 들면 절반 두 개로) 분할하고, 그 자신의 전력 구동 회로로 출력단의 각 트랜지스터를 구동하는 것을 포함할 수 있다. 증폭기(503)는 출력단의 클래스 DE 동작을 성취하기 위하여 펄스 파형으로 출력 트랜지스터(501)를 구동하도록 설계될 수 있다. 마찬가지로, 증폭기(504)는 출력단의 클래스 DE 동작을 성취하기 위하여 펄스 파형으로써 출력 트랜지스터(502)를 구동하도록 설계될 수 있다. 각 구동 증폭기는 유리하게도, 바람직한 듀티 사이클, 급격한 천이(sharp transition) 및 높은 효율성으로 특징지어진 펄스로 그의 출력단 트랜지스터(501 또는 502)를 구동할 수 있다.
이와 함께 동일자에 출원된 "Pulse Amplifier"라는 명칭의 특허출원은 급격한 천이, 가변 듀티 사이클 및 높은 효율성을 가진 파형을 전달할 수 있는 구동 증 폭기를 기술한다. 이러한 증폭기의 예는 도 6에 도시된다. 증폭기(600)는 클래스 DE 증폭기의 변형을 포함하고, 푸시-풀 동작으로 작동하도록 구성된 트랜지스터(601, 602)를 포함한다. 트랜지스터(601, 602)는, 각 트랜지스터가 다른 트랜지스터가 턴온되기 전에 턴오프되도록, 입력 신호(605, 606)에 의해 구동됨으로써, 전류를 인출하기 전에 각 디바이스에 걸친 전압이 제로로 돌아가기에 충분한 시간을 생성한다. 증폭기(600)는 트랜지스터(601, 602)의 출력 커패시턴스에 걸친 전압을 방전시키는데 사용되는 출력 매칭 네트워크(604)가 출력 신호를 실질적으로 필터링되지 않게 하는 분로 병렬 공진 구조를 사용하여 구현된다는 점에서 표준 클래스 DE 증폭기와 다르다. 필터링되지 않은 출력 신호를 공급하면서 트랜지스터(601, 602)의 스위칭 주파수에서 출력 매칭 네트워크의 임피던스가 트랜지스터(601, 602)의 출력 커패시턴스를 방전시키기에 적합하도록, 출력 매칭 네트워크(604)의 구성소자를 선택할 수 있다. 그 결과로 급격한 천이를 가진 출력 파형(607)일 수 있는데, 반면에 표준 클래스 DE 증폭기(도 1c)는 사인 파형을 생성하기 위해 출력을 필터링하는 출력 네트워크를 포함한다.
급격한 천이는 스위칭 주파수의 역인 스위칭 주기 Tsw에 비하여 신속하게 발생되는 천이를 포함할 수 있다. 예를 들면 Vout에서 전압이 제로로부터 Vdd로 천이한다면, 천이는 Tsw의 5%보다 작은, Tsw의 2%보다 작은, 또는 Tsw의 1%보다 작은 스위칭 주기의 작은 부분에서 발생될 수 있다. 그러나 Tsw의 천이 시간 부분은 천이가 급격한 지의 여부를 결정하기 위한 단지 하나의 측정치이며, 급격한 천이는 상이한 측정치에 의해 특징지어질 수 있다는 것을 알아야 한다. 천이 시간이 측정 치로서 사용된다면, 예를 들면 천이 시간은 신호가 신호값 변화의 10% 내지 90%의 천이에 걸리는 시간량과 같이 임의 적합한 방식으로 측정될 수 있다. 스위칭 주기 Tsw에 대한 시간 스케일에서 볼 때에, 천이는 펄스 신호의 파형이 사다리꼴 형태 또는 구형파(square wave)의 파형으로 나타나기에 충분하도록 급격할 수 있다. 따라서 급격한 천이를 가진 파형은 단지 직선 에지, 또는 각진 천이(angular transition)를 가진 직선 상승 및 하강 에지를 포함할 수 있다.
증폭기(600)는 이 증폭기가 50% 이외의 출력 듀티 사이클을 생성할 수 있다는 점에서 표준 클래스 DE 증폭기와 더 상이하다. 도 6에 도시된 바와 같이, 입력 신호(605)는 NMOS "풀" 트랜지스터(602)를 구동하며, 50%보다 큰 듀티 사이클을 가지도록 선택되고, 그리고 입력 신호(606)는 PMOS "푸시" 트랜지스터(603)를 구동하며, 50%보다 작은 듀티 사이클을 가지도록 선택된다. 두 트랜지스터가 OFF 상태에 있는 시간 φ는 표준 클래스 DE 증폭기에서와 동일하게 유지될 수 있다. 여기에 기술한 실시예에서 바람직한 출력 듀티 사이클의 경우, 펄스 증폭기로의 입력 펄스의 듀티 사이클은 효율성을 최대화하기 위하여 선택될 수 있다. 예를 들면 입력 신호의 듀티 사이클이 효율성을 최대화하기 위하여 적절히 조정되는 동안에 총 OFF 시간 φ이 일정하게 유지될 수 있다. 출력 매칭 네트워크(604)에서 구성소자는 OFF 시간 φ 동안에 출력 커패시턴스를 적절히 방전시키도록 선택될 수 있다. 파형(607)은 50%보다 작은 듀티 사이클을 가지며 급격한 천이에 의해 특징지어진 최종 출력 전압을 보여준다. 소정 실시예에서, 출력 전압은 입력 신호(605)의 듀티 사이클을 감소시키고 입력 신호(606)의 듀티 사이클을 증가시킴으로써 50%와 동일 하거나, 또는 이보다 큰 바람직한 듀티 사이클을 갖도록 생성될 수 있다.
본 발명의 예시적인 실시예에 따른 다단 증폭기(700)가 도 7에 도시된다. 도시된 바와 같이, 다단 증폭기(700)는 클래스 DE 출력단(701), 그리고 클래스 DE 펄스 증폭기일 수 있는 두 구동 증폭기(702, 703)를 포함하는 2단 증폭기이다. 각 구동 증폭기는 클래스 DE 출력단(701)에서 한 트랜지스터를 구동하도록 구성된다. 각 구동 증폭기(702, 703)는, 클래스 DE 출력단(701)의 출력 트랜지스터의 (저항 RL과 직렬인 커패시터 CL에 의해 도 7에 표시된) 진성 기생 임피던스와, 바이패스 커패시터와 직렬인 분로 인덕터(shunt inductor)에 의해 형성되는 부하 네트워크(706, 707)를 각각 가진다. 입력 파형(1-4)(708a-d)은 구동 증폭기(702, 703)에서 각 트랜지스터를 구동한다. 파형(708a, b)은 구동 증폭기(702)가 고효율성을 가진 50%보다 작은 듀티 사이클로 정의된 전압 파형(704)을 생성할 것이다. 예를 들면 전압 파형(704)의 듀티 사이클은 파형(808b)과 동일할 수 있다. 구동 증폭기(802)에서 어느 트랜지스터도 턴온되지 않는 동안에 OFF 시간이 제공되도록, 파형(808a)은 파형(808b)보다 큰 듀티 사이클을 가지도록 선택될 수 있다. OFF 시간은 부하 네트워크(806)가 구동 증폭기(802)의 트랜지스터들의 커패시턴스를 방전할 수 있기에 충분하게 크도록 선택될 수 있고, 따라서 제로 전압, 제로 기울기 및/또는 제로 전류 스위칭을 성취하여 결과적으로 클래스 ED 또는 클래스 DE 동작에 가까우며, 따라서 구동 증폭기(802)를 위해 높은 효율성을 얻는다. 파형(704)은 전술한 바와 같이 급격한 천이에 의해 정의될 수 있다. 마찬가지로, 구동 증폭기(703)가 높은 효율성을 가지며 50%보다 큰 듀티 사이클에 의해 정의된 전압 파 형(705)을 생성하도록, 파형(708c)을 선택할 수 있다. 파형(705)은 전술한 바와 같이 급격한 천이에 의해 정의될 수 있다. 도 7에 도시된 바와 같이, 출력 부하 네트워크(709)는 클래스 DE 동작을 가능하게 하고 필터링된 파형(710)을 생성할 수 있도록 선택된 구성소자를 가진 클래스 DE 출력단(701)의 출력에 연결된다. 다단 증폭기(700)의 각 단은 이득, 출력 전력, 높은 효율성을 제공할 수 있다. 다단 증폭기(700)는 단일 단 클래스 DE 증폭기와 관련된 높은 효율성을 보여줄 수 있지만, 단일 단 클래스 DE 증폭기보다 높은 이득을 제공할 수 있다. 도 7에 도시된 바와 같이, 다단 증폭기(700)는 표준 클래스 DE 증폭기를 위해 사용된 두 입력 신호 대신에 4 입력 신호를 수신한다. 그러나 다단 증폭기(700)의 4 입력 신호(708a-d)의 각각은 표준 클래스 DE 증폭기를 위해 사용된 두 입력 신호에 비하여 보다 작은 양의 입력 커패시턴스를 구동하고, 보다 작은 양의 전력을 필요로 할 수 있다. 결과적으로, 다단 증폭기(700)의 4 입력 신호(708a-d)는 PWM 회로로 효율적으로 구현될 수 있다. 그러나 다른 회로가 입력 신호를 생성하는데 사용될 수 있으므로, 입력 신호가 PWM 회로를 사용하여 생성될 필요는 없다.
도 8은 도 7에 도시된 다단 증폭기 기술이 구동 증폭기의 제3 단을 포함하도록 확장될 수 있는 방법을 도시한다. 도 8은 본 발명의 다른 실시예에 따라서 3단 증폭기인 다단 증폭기(800)를 도시한다. 도 8에 도시된 바와 같이, 추가된 4 구동 증폭기(803a-d)는 구동 증폭기(802a-b)의 각 트랜지스터를 구동하도록 제공된다. 다단 증폭기(800)는 클래스 DE 출력단(801)을 구동하는 구동 신호(805a-d)를 각각 생성하도록 선택할 수 있는 8 입력 신호(806a-h)를 수신한다. 구동 신호(806a-h) 는 구동 증폭기(803a-d)로 하여금 높은 효율성을 가진 바람직한 듀티 사이클의 펄스를 생성할 수 있도록 하기 위하여 도 7의 파형(708a, 708b)에 관하여 전술한 바와 유사한 방식으로 선택될 수 있다. 그 결과로 다단 증폭기(800)는 다단 증폭기(700)와 유사한 방식으로 높은 효율성으로 이득 및 출력 전력을 생성할 수 있지만, 다단 증폭기(800)는 추가 단으로 인하여 다단 증폭기(700)보다 더욱 높은 이득을 성취할 수 있다. 입력 신호(806a-h)는 비례적으로 보다 작은 양의 전력을 요구할 수 있고, 비례적으로 보다 작은 양의 부하 커패시턴스를 구동할 수 있다. 또한 이 다단 증폭기 기술은 3보다 큰 바람직한 수의 단을 가진 다단 분산 증폭기를 생성하도록 확장될 수 있다. 단의 수는 원하는 이득 양을 기반으로 선택될 수 있다. 매칭 회로가 명료성을 위해 도 8에 도시되지 않았지만, 임의 적합한 매칭 회로가 여기에 기술된 기술에 따라 사용될 수 있다.
또 다른 실시예에서, 구동 신호(806a-h)는 생성할 필요가 있는 입력 신호 파형의 총 수를 감소시키도록 선택될 수 있다. 입력 신호 파형의 수 감소는 신호를 복제하거나, 입력 신호에 조건을 부과하거나, 또는 입력 신호들 간 관계를 정의함으로써 다수의 방식으로 성취될 수 있다. 예시적인 실시예에서, 구동 신호(805a, 805d)는 구형파이도록 선택된다. 파형(805b, 805c)은 개략적으로 전술한 바와 같이 클래스 DE 동작을 보장하도록 선택될 수 있다. 제1 단 구동 증폭기(803a, 803d)는 동일 구동 신호를 수신할 수 있고, 이로써 필요한 파형의 총 수를 인자 2만큼 감소시킬 수 있다. 이들 파형은 신호(806a, g)를 위한 N, 신호(806b, h)를 위한 P로서 지정될 수 있다. 파형 N 및 P은 예를 들면 NMOS 트랜지스터를 구동하 기 위하여 포지티브가 되고, PMOS 트랜지스터를 구동하기 위하여 역이 되는, 30% 듀티 사이클을 가진 펄스일 수 있다. 제1 단 구동 증폭기(803b)는 NMOS 트랜지스터를 위한 급격한 포지티브 지향 펄스 구동 신호(806c), 그리고 PNOS 트랜지스터를 위한 보다 넓은 포지티브 지향 펄스(806d)를 수신할 수 있다. 그 넓은 펄스(806d)는 입력 신호 N과 동등한 듀티 사이클을 가지도록 선택될 수 있지만, 급격한 펄스가 고효율성 클래스 DE 동작 및 바람직한 출력 파형을 보장하기 위하여 충분히 좁게 만들어진다면 유리할 수 있다. 마찬가지로, 제1 단 구동 증폭기(803c)는 급격한 네거티브 지향 펄스(806f) 및 보다 넓은 네거티브 지향 펄스(806e)를 수신할 수 있다. 그 넓은 펄스는 입력 신호 P와 동등하게 만들어질 수 있지만, 이는 급격한 펄스가 고효율성 클래스 DE 증폭 및 바람직한 출력 파형을 보장하기 위하여 충분히 신속하다면 유리할 수 있다. 도 8에 도시된 바와 같이, 파형의 총 수는 인자 2만큼 감소되었고, (예를 들면 PWM 회로에 의해) 4 입력 파형만을 생성할 필요가 있을 수 있다. 본 발명은 이 양상으로 제한되지 않으므로, 다른 파형 감소 기술 및 대체가 사용될 수 있다. 또한 이들 기술은 보다 큰 수의 단 M을 가진 다단 증폭기로 확장될 수 있다. 각 개별 증폭기가 두 입력 단자를 가진다면, 제1 증폭단에서 입력 단자의 총 수는 2M일 수 있다. 예를 들면 도 8은 M=3이고 8 입력 신호를 제1 단에 제공하는 8 입력 단자를 가진 다단 증폭기(800)를 도시한다. 파형 감소 기술을 사용하여, 생성할 필요가 있는 파형의 수는 2M보다 작을 수 있다. 도 8에 관하여 전술한 예에서, 파형의 총 수는 인자 2만큼 감소되었고, 생성된 입력 파형의 수는 2M-1이다.
파형(806a-h)과 같이 다단 증폭기에 공급되는 입력 파형은 본 발명의 일 실시예에 따라서 도 9에 도시된 회로(900)를 사용하는 것과 같이 임의 적합한 회로 기술을 사용하여 생성될 수 있다. 회로(900)는 일반적으로 디지털 회로에서 오프셋 클럭 신호를 생성하는데 사용되지만, 지연 소자 D(906)에 의해 정의되는 폭을 가진 펄스를 생성하도록 맞춰질 수 있다. 도 9에 도시된 바와 같이, 입력 신호(901)는 고이득 제한기(902)를 통과하여 구형파 신호(903)를 생성한다. NAND 게이트(904, 905) 및 지연 소자(906a-c)는 구형파 신호를 그 자체의 지연 버전과 비교하여 파형(907a, 907b)에서와 같이 도시된 90°만큼 오프셋된 펄스를 생성하도록 행동할 수 있다. 하나 이상의 출력 신호는 PMOS 디바이스를 구동하기에 적합할 수 있는 네거티브 지향 펄스(908)를 형성하기 위하여 인버터(910)에 의해 역이 될 수 있다. 출력 버퍼(909a, 909b)는 다단 증폭기(예를 들면 다단 증폭기 700, 800)의 제1 단을 구동하기 위해 적절한 신호 레벨 및 전력 능력을 보장할 수 있다. 전형적으로, 적어도 두 회로(900)가 3단 다단 증폭기(800)를 위한 모든 신호를 생성하도록 요구될 수 있다. 제1 회로(900)는 파형 N 및 P를 생성할 수 있고, 제2 회로(900)는 보다 급격한 신호 (NQ, PQ)를 생성할 수 있다. 구동할 제1 트랜지스터의 수에 따라 상이한 크기의 버퍼를 필요로 할 수 있다. 또한 분산 증폭기의 차동 버전을 구동하기 위해 추가 버퍼 및/또는 인버터를 필요로 할 수 있다. 그러나 본 발명은 다양한 다른 적합한 입력 파형 생성 기술을 사용할 수 있으므로, 입력 파형 을 생성하기 위한 PWM 회로 또는 회로(900)의 사용으로 제한되지 않는다는 것을 이해해야 한다.
도 10은 본 발명의 소정 실시예에 따라 차동 증폭기(920)를 도시한다. 차동 증폭기(920)는 부하 네트워크(706, 707)에서 분로 인덕터와 직렬인 큰 블록킹 커패시터의 커패시턴스의 결과로서 발생될 수 있는 문제를 다룬다. 이들 커패시터의 커패시턴스는 전형적으로, 커패시터의 임피던스가 인덕터보다 상당히 적은, 예를 들면 10배보다 더 적도록 충분히 커야한다. 그러나 이러한 커패시턴스는 반도체 제조 공정과 일치하지 않을 수 있다. 이 어려움은 차동 방식으로 전체 증폭기 회로를 구현함으로써 극복될 수 있다. 도 10은 도 7의 다단 증폭기 회로와 유사한 차동 증폭기(920)를 도시하지만, 위상에 있어 180°차이나는 두 절반부를 포함한다. 도시된 바와 같이, 회로(920)는 2단 클래스 DE 증폭기쌍(921, 922)을 포함한다. 증폭기(921)는 개별 부하 네트워크(929, 930) 및 클래스 DE 출력단(925)을 각각 가지는 두 구동 증폭기(923, 924)를 포함한다. 증폭기(922)는 개별 부하 네트워크(931, 932) 및 클래스 DE 출력단(928)을 각각 가지는 두 구동 증폭기(926, 927)를 포함한다. 입력 신호(1-4)는 도 7에 도시된 동작과 일치되는 구동 증폭기(923, 924)를 구동하기 위하여 선택될 수 있다. 입력 신호(5-8)는 입력 신호(1-4)와 각각 동일하지만 180°위상 시프트되도록 선택될 수 있다. 이것은 증폭기(921)와 동일한 동작의 결과를 가져오고, 이전에 기술한 본 발명의 실시예와 일치하지만, 여기서 생성된 파형은 증폭기(921)에 의해 생성된 파형과 180°위상차가 난다. 증폭기(921, 922)로부터 출력 파형은 결과적으로 서로 180°위상차가 나고, 단일 2단 증폭기만의 전력의 두 배인 출력 신호를 생성하기 위하여 발룬(balun)(935)을 사용하여 결합될 수 있다. 일 양상에서, 부하 네트워크(929, 931)는 커넥션(934)을 통해 서로 연결될 수 있다. 구동 증폭기(924, 927)가 180°위상차로 동작하므로, 커넥션(934)은 가상 접지된다. 이로써, 도 7의 실시예에 도시된 바이패스 커패시터는 제거될 수 있다. 마찬가지로, 부하 네트워크(930, 932)는 커넥션(913)을 통해 연결되어, 가상 접지를 생성하고 바이패스 커패시터를 더 제거할 수 있다.
여기에 기술된 일부 기술은 클래스 DE 동작 모드로 증폭기를 동작시키는 것과 관련있다. 그러나 소정 환경에서, 상당히 높은 효율성은 클래스 DE 동작에 근접하지만 "진실로(true)" 클래스 DE 동작은 아닌 방식으로 클래스 D 증폭기를 동작시킴으로써 성취될 수 있다. 예를 들면 비교적 작은 전압 및/또는 전류가 스위칭시에 트랜지스터의 단자에 존재할 수 있지만, 결과적인 전력 손실은 수용할만한 작은 것일 수 있다. 이러한 기술은 본 개시물의 범주내에 있다.
여기에 기술된 기술을 사용할 시에, 70%보다 큰 효율성을 얻을 수 있지만, 본 발명은 성취한 효율성이 보다 높거나 낮을 수 있으므로 이 양상으로 제한되지 않는다. 일부 구현에서, 효율성은 적어도 50%일 수 있고, 반면에 일부 구현에서는 80% 또는 90%보다 큰 효율성을 성취할 수 있다. 여기에 사용된 바와 같이, 용어 효율성은 입력 전력 대 출력 전력의 비에 관한 것이다.
단순성을 위하여, 전술한 설명은 CMOS(complementary metal-oxide-semiconductor) 공정을 사용하여 제조된 디바이스 상황에서 다양한 기술을 기술한 다. 그러나 본 발명이 이 양상으로 제한되지 않으므로, 여기에 기술된 기술은 CMOS로 제한되지 않으며 Si 바이폴라 및 GaAs 기술을 포함한 넓은 제조 배열 기술을 사용할 수 있다는 것을 알아야 한다. 본 발명에 따른 증폭기는 바이폴라 기술을 사용하여 구현될 수 있고, 이 경우 구동 신호는 상관 전류를 가진다. 또한 증폭기는 구동 신호가 적절히 조정되는 한 상보 트랜지스터의 사용을 요구하지 않는다. 다수의 다른 결합 및 변형이 가능하다.
전술한 바와 같이, 본 애플리케이션의 기술과 동일자에 출원된 "Pulse Amplier"라는 명칭의 특허 출원에 기술된 기술은 효율적인 증폭을 제공하기 위하여 서로 결합하여 유리하게 사용될 수 있다. 그러나 본 발명이 이 양상으로 제한되지 않으므로, 이들 기술은 함께 사용될 필요는 없으며 개별적으로 이용될 수 있다.
따라서 본 발명의 적어도 한 실시예의 기술된 몇몇 양상에서, 다양한 변경, 변형 및 개선이 본 발명의 사상 및 범주내에서 행해질 수 있다는 것을 알 것이다. 따라서 전술한 설명 및 도면은 단지 예일 뿐이다.

Claims (57)

  1. RF 신호를 증폭시키기 위한 회로로서,
    푸시 트랜지스터 및 풀 트랜지스터를 포함하는 푸시-풀(push-pull) 증폭기와,
    제1 RF 신호로 상기 푸시-풀 증폭기의 상기 푸시 트랜지스터를 구동하는 제1 구동 증폭기와,
    상기 제1 RF 신호와 상이한 제2 RF 신호로 상기 푸시-풀 증폭기의 상기 풀 트랜지스터를 구동하는 제2 구동 증폭기
    를 포함하는 증폭 회로.
  2. 제1항에 있어서,
    상기 제1 및 제2 RF 신호는 펄스 신호인 증폭 회로.
  3. 제2항에 있어서,
    상기 제1 펄스 RF 신호는 상기 제2 펄스 RF 신호의 제2 듀티 사이클과 상이한 제1 듀티 사이클을 가지는 증폭 회로.
  4. 제3항에 있어서,
    상기 제1 및 제2 듀티 사이클 중의 하나는 50%보다 작고, 상기 제1 및 제2 듀티 사이클 중의 다른 하나는 50%보다 큰 증폭 회로.
  5. 제3항에 있어서,
    상기 제1 및 제2 듀티 사이클은 상기 회로의 효율성을 최대화하도록 선택되고, 효율성은 입력 전력 대 출력 전력의 비인 증폭 회로.
  6. 제1항에 있어서,
    상기 푸시-풀 증폭기는 제1 푸시-풀 증폭기이고, 상기 제1 구동 증폭기는 제2 푸시-풀 증폭기를 포함하고, 상기 제2 구동 증폭기는 제3 푸시-풀 증폭기를 포함하는 증폭 회로.
  7. 제6항에 있어서,
    상기 제1 및 제2 구동 증폭기의 각각은 동조 클래스 D(tuned class D) 증폭기를 포함하는 증폭 회로.
  8. 제7항에 있어서,
    상기 제1 구동 증폭기에 연결되고, 상기 제1 구동 증폭기가 클래스 DE 모드로 동작하도록 선택된 임피던스를 가지는 제1 부하 네트워크와,
    상기 제2 구동 증폭기에 연결되고, 상기 제2 구동 증폭기가 클래스 DE 모드로 동작하도록 선택된 임피던스를 가지는 제2 부하 네트워크와,
    상기 제1 푸시-풀 증폭기에 연결되고, 상기 제1 푸시-풀 증폭기가 클래스 DE 모드로 동작하도록 선택된 임피던스를 가지는 제3 부하 네트워크
    를 더 포함하고, 효율성은 입력 전력 대 출력 전력의 비인 증폭 회로.
  9. 제8항에 있어서,
    상기 회로는 적어도 70%의 효율성으로 동작하고, 효율성은 입력 전력 대 출력 전력의 비인 증폭 회로.
  10. 제1항에 있어서,
    상기 제1 구동 증폭기는 제1 인버터를 포함하고, 상기 제2 구동 증폭기는 제2 인버터를 포함하는 증폭 회로.
  11. 제10항에 있어서,
    상기 제1 인버터는 서로 상보적인 제1 및 제2 트랜지스터를 포함하고, 상기 제2 인버터는 서로 상보적인 제3 및 제4 트랜지스터를 포함하는 증폭 회로.
  12. 제11항에 있어서,
    상기 제1 트랜지스터는 PMOS 트랜지스터이고, 상기 제2 트랜지스터는 NMOS 트랜지스터이고, 상기 제3 트랜지스터는 PMOS 트랜지스터이고, 상기 제4 트랜지스터는 NMOS트랜지스터인 증폭 회로.
  13. 제12항에 있어서,
    상기 제1 푸시-풀 증폭기는 서로 상보적인 제5 및 제6 트랜지스터를 포함하고, 상기 제5 트랜지스터는 PMOS 트랜지스터이고, 상기 제6 트랜지스터는 NMOS 트랜지스터인 증폭 회로.
  14. 제1항에 있어서,
    상기 회로는 M단(M stages)을 포함하는 다단 증폭기이고, M은 적어도 3과 동일한 정수이고, 상기 다단 증폭기의 제1 단은 상기 푸시-풀 증폭기를 포함하고, 상기 다단 증폭기의 제2 단은 상기 제1 및 제2 구동 증폭기를 포함하는 증폭 회로,
  15. 제14항에 있어서,
    상기 다단 증폭기의 제3 단은 복수의 구동 증폭기를 포함하고, 동일한 입력 신호가 상기 복수의 구동 증폭기의 상이한 구동 증폭기에 공급되는 증폭 회로.
  16. 제14항에 있어서,
    상기 다단 증폭기의 입력단은 복수의 구동 증폭기를 포함하고, 상기 입력단은 2M개의 입력 단자를 포함하고, 상기 2M개의 입력 단자 중의 적어도 둘은 동일한 입력 신호를 수신하는 증폭 회로.
  17. 제1항에 있어서,
    상기 회로는 CMOS로 구현되는 증폭 회로.
  18. 제1항에 있어서,
    상기 회로는 적어도 70%의 효율성으로 동작하고, 상기 효율성은 입력 전력 대 출력 전력의 비인 증폭 회로.
  19. 제1항에 있어서,
    상기 푸시-풀 증폭기는 동조 증폭기인 증폭 회로.
  20. 제1항에 있어서,
    상기 푸시-풀 증폭기는 클래스 DE 증폭기인 증폭 회로.
  21. 제1항에 있어서,
    상기 제1 및 제2 RF 신호는 실질적으로 필터링되지 않는 증폭 회로.
  22. 제1항에 있어서,
    푸시 트랜지스터 및 풀 트랜지스터를 포함하는 제2 푸시-풀 증폭기와,
    제3 RF 신호로 상기 제2 푸시-풀 증폭기의 상기 푸시 트랜지스터를 구동하는 제3 구동 증폭기와,
    상기 제3 RF 신호와 상이한 제4 RF 신호로 상기 제2 푸시-풀 증폭기의 상기 풀 트랜지스터를 구동하는 제4 구동 증폭기
    를 더 포함하고,
    상기 푸시-풀 증폭기는 제1 푸시-풀 증폭기이고,
    상기 제1 푸시-풀 증폭기와 상기 제1 및 제2 구동 증폭기는 차동 증폭기의 제1 부분으로서 구성되고,
    상기 제2 푸시-풀 증폭기와 상기 제3 및 제4 구동 증폭기는 상기 차동 증폭기의 제2 부분으로서 구성되는 증폭 회로.
  23. 제22항에 있어서,
    상기 차동 증폭기의 상기 제1 및 제2 부분은 부하를 차동 구동하도록 발룬(balun)에 연결되는 증폭 회로.
  24. 제23항에 있어서,
    상기 제1 구동 증폭기의 출력과, 상기 회로의 동작 동안에 접지되는 단자에 연결되는 분로 인덕터를 더 포함하는 증폭 회로.
  25. 제22항에 있어서,
    상기 제1 구동 증폭기의 출력에 연결되는 제1 분로 인덕터와,
    상기 제2 구동 증폭기의 출력에 연결되는 제2 분로 인덕터와,
    상기 제3 구동 증폭기의 출력에 연결되는 제3 분로 인덕터와,
    상기 제4 구동 증폭기의 출력에 연결되는 제4 분로 인덕터
    를 더 포함하고,
    상기 제1 분로 인덕터는 상기 제3 분로 인덕터에 연결되고,
    상기 제1 및 제3 구동 증폭기는 그들의 출력이 서로에 대하여 대략 180°위상 시프트되도록 구동되고, 상기 제1 및 제3 분로 인덕터는 가상 접지 노드에서 서로 연결되고,
    상기 제2 분로 인덕터는 상기 제4 분로 인덕터에 연결되고,
    상기 제2 및 제4 구동 증폭기는 그들의 출력이 서로에 대하여 대략 180°위상 시프트되도록 구동되고, 상기 제2 및 제4 분로 인덕터는 가상 접지 노드에서 서로 연결되는 증폭 회로.
  26. RF 신호를 증폭시키기 위하여 푸시 트랜지스터 및 풀 트랜지스터를 포함하는 푸시-풀 증폭기를 구동하기 위한 구동단으로서,
    제1 RF 신호로 상기 푸시-풀 증폭기의 상기 풀 트랜지스터를 구동하는 제1 구동 증폭기와,
    상기 제1 RF 신호와 상이한 제2 RF 신호로 상기 푸시-풀 증폭기의 상기 푸시 트랜지스터를 구동하는 제2 구동 증폭기
    를 포함하는 구동단.
  27. 제26항에 있어서,
    상기 제1 및 제2 RF 신호는 펄스화되는 구동단.
  28. 제26항에 있어서,
    상기 제1 및 제2 구동 증폭기는 동조 클래스 D 증폭기인 구동단.
  29. 제28항에 있어서,
    상기 제1 및 제2 구동 증폭기는 클래스 DE 증폭기로 동조되는 구동단.
  30. 제26항에 있어서,
    상기 푸시-풀 증폭기는 제1 푸시-풀 증폭기이고, 상기 제1 구동 증폭기는 제2 푸시-풀 증폭기를 포함하고, 상기 제2 구동 증폭기는 제3 푸시-풀 증폭기를 포함하는 구동단.
  31. 제30항에 있어서,
    상기 제2 및 제3 푸시-풀 증폭기 중의 적어도 하나는 인버터를 포함하는 구동단.
  32. 제26항에 있어서,
    상기 구동단은 CMOS로 구현되는 구동단.
  33. 제26항에 있어서,
    상기 구동단은 적어도 70% 효율성으로 동작하고, 효율성은 입력 전력 대 출력 전력의 비인 구동단.
  34. 제26항에 있어서,
    상기 제1 및 제2 RF 신호는 실질적으로 필터링되지 않는 구동단.
  35. 푸시 트랜지스터 및 풀 트랜지스터를 포함하는 푸시-풀 증폭기를 구동하기 위한 방법으로서,
    제1 펄스 RF 신호로 상기 푸시 트랜지스터를 구동하는 단계와,
    상기 제1 펄스 RF 신호와 상이한 제2 펄스 RF 신호로 상기 풀 트랜지스터를 구동하는 단계
    를 포함하는 구동 방법.
  36. 제35항에 있어서,
    상기 제1 및 제2 펄스 RF 신호는 펄스폭 변조 RF 신호인 구동 방법.
  37. 제35항에 있어서,
    상기 제1 및 제2 펄스 RF 신호는 실질적으로 필터링되지 않는 구동 방법.
  38. 제35항에 있어서,
    제1 동조 클래스 D 증폭기를 사용하여 상기 제1 펄스 RF 신호를 생성하는 단계와,
    제2 동조 클래스 D 증폭기를 사용하여 상기 제2 펄스 RF 신호를 생성하는 단계
    를 더 포함하는 구동 방법.
  39. 제38항에 있어서,
    상기 제1 및 제2 동조 클래스 D 증폭기의 각각은 클래스 DE 모드로 동작하도록 동조되는 구동 방법.
  40. 제39항에 있어서,
    상기 방법은 적어도 70%의 효율성으로 수행되고, 효율성은 상기 푸시 및 풀 트랜지스터를 구동하는 총 입력 전력 대, 상기 푸시-풀 증폭기의 출력에서 전달되는 출력 전력의 비인 구동 방법.
  41. 제35항에 있어서,
    상기 제1 및 제2 펄스 신호의 각각은 구형(square) 또는 사다리꼴 파형을 포 함하는 구동 방법.
  42. 제35항에 있어서,
    상기 제1 펄스 RF 신호는 상기 제2 펄스 RF 신호의 제2 듀티 사이클과 상이한 제1 듀티 사이클을 가지는 구동 방법.
  43. 제35항에 있어서,
    상기 제1 및 제2 듀티 사이클 중의 하나는 50%보다 작고, 상기 제1 및 제2 듀티 사이클 중의 다른 하나는 50%보다 큰 구동 방법.
  44. 제35항에 있어서,
    상기 푸시-풀 증폭기는 부하를 차동 구동하는 구동 방법.
  45. 신호를 증폭시키기 위한 회로로서,
    푸시 트랜지스터 및 풀 트랜지스터를 포함하는 푸시-풀 증폭기와,
    제1 신호로 상기 푸시-풀 증폭기의 상기 푸시 트랜지스터를 구동하는 제1 클래스 D 증폭기와,
    상기 제1 신호와 상이한 제2 신호로 상기 푸시-풀 증폭기의 상기 풀 트랜지스터를 구동하는 제2 클래스 D 증폭기
    를 포함하는 증폭 회로.
  46. 제45항에 있어서,
    상기 제1 및 제2 신호는 제1 및 제2 펄스 신호인 증폭 회로.
  47. 제46항에 있어서,
    상기 제1 및 제2 펄스 신호의 각각은 구형 또는 사다리꼴 파형을 포함하는 증폭 회로.
  48. 제46항에 있어서,
    상기 제1 및 제2 펄스 신호는 펄스 RF 신호인 증폭 회로.
  49. 제46항에 있어서,
    상기 제1 펄스 신호는 상기 제2 펄스 신호의 제2 듀티 사이클과 상이한 제1 듀티 사이클을 가지는 증폭 회로.
  50. 제45항에 있어서,
    상기 푸시-풀 증폭기는 제1 푸시-풀 증폭기이고, 상기 제1 클래스 D 증폭기는 제2 푸시-풀 증폭기를 포함하고, 상기 제2 동조 클래스 D 증폭기는 제3 푸시-풀 증폭기를 포함하는 증폭 회로.
  51. 제50항에 있어서,
    상기 제1, 제2 및 제3 푸시-풀 증폭기의 각각은 클래스 DE 모드로 동작하도록 동조되는 증폭 회로.
  52. 제45항에 있어서,
    상기 회로는 적어도 70%의 효율성을 가지고, 상기 효율성은 입력 전력 대 출력 전력의 비인 증폭 회로.
  53. 제45항에 있어서,
    상기 제1 및 제2 신호는 실질적으로 필터링되지 않는 증폭 회로.
  54. 제45항에 있어서,
    푸시 트랜지스터 및 풀 트랜지스터를 구비한 제2 푸시-풀 증폭기와,
    제3 RF 신호로 상기 제2 푸시-풀 증폭기의 상기 푸시 트랜지스터를 구동하는 제3 클래스 D 증폭기와,
    상기 제3 RF 신호와 상이한 제4 RF 신호로 상기 제2 푸시-풀 증폭기의 상기 풀 트랜지스터를 구동하는 제4 클래스 D 증폭기
    를 더 포함하고,
    상기 푸시-풀 증폭기는 제1 푸시-풀 증폭기이고,
    상기 제1 푸시-풀 증폭기와 상기 제1 및 제2 클래스 D 증폭기는 차동 증폭기 의 제1 부분으로서 구성되고,
    상기 제2 푸시-풀 증폭기와 상기 제3 및 제4 클래스 D 증폭기는 상기 차동 증폭기의 제2 부분으로서 구성되는 증폭 회로.
  55. 제54항에 있어서,
    상기 차동 증폭기의 상기 제1 및 제2 부분은 부하를 차동 구동하도록 발룬에 연결되는 증폭 회로.
  56. 제55항에 있어서,
    상기 제1 클래스 D 증폭기의 출력과, 상기 회로의 동작 동안에 접지되는 단자에 연결되는 분로 인덕터를 더 포함하는 증폭 회로.
  57. 제54항에 있어서,
    상기 제1 클래스 D 증폭기의 출력에 연결되는 제1 분로 인덕터와,
    상기 제2 클래스 D 증폭기의 출력에 연결되는 제2 분로 인덕터와,
    상기 제3 클래스 D 증폭기의 출력에 연결되는 제3 분로 인덕터와,
    상기 제4 클래스 D 증폭기의 출력에 연결되는 제4 분로 인덕터
    를 더 포함하고,
    상기 제1 분로 인덕터는 상기 제3 분로 인덕터에 연결되고,
    상기 제1 및 제3 클래스 D 증폭기는 그들의 출력이 서로에 대해 대략 180° 위상 시프트되도록 구동되고, 상기 제1 및 제3 분로 인덕터는 가상 접지 노드에서 서로 연결되고,
    상기 제2 분로 인덕터는 제4 분로 인덕터에 연결되고,
    상기 제2 및 제4 클래스 D 증폭기는 그들의 출력이 서로에 대해 대략 180°위상 시프트되도록 구동되고, 상기 제2 및 제4 분로 인덕터는 가상 접지 노드에서 서로 연결되는 증폭 회로.
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