KR20090100192A - 반도체 집적 회로 장치의 제조 방법 및 이에 따라 제조된반도체 집적 회로 장치 - Google Patents

반도체 집적 회로 장치의 제조 방법 및 이에 따라 제조된반도체 집적 회로 장치 Download PDF

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Abstract

반도체 집적 회로 장치의 제조 방법이 제공된다. 반도체 집적 회로 장치의 제조 방법은 금속 배선을 포함하는 제1 절연막을 기판 상에 형성하고, 금속 배선의 상부 표면 및 제1 절연막을 제1 산소-제거 플라즈마에 노출시켜 금속 배선의 상부 표면에 포함된 산소를 제거하고, 금속 배선의 상부 표면 및 제1 절연막 상에 제1 절연 장벽층을 형성하고, 제1 절연 장벽층을 제2 산소 제거 플라즈마에 노출시켜 금속 배선의 상부 표면에 표함된 산소를 제거하는 것을 포함한다.
반도체 집적 회로 장치, 금속 산화막, 플라즈마

Description

반도체 집적 회로 장치의 제조 방법 및 이에 따라 제조된 반도체 집적 회로 장치{Method for fabricating semiconductor intergrated circuit device and semiconductor intergrated circuit device fabricated thereby}
본 발명은 반도체 집적 회로 장치의 제조 방법 및 이에 따라 제조된 반도체 집적 회로 장치에 관한 것으로, 더욱 상세하게는 신뢰성이 향상된 반도체 집적 회로 장치의 제조 방법 및 이에 따라 제조된 반도체 집적 회로 장치에 관한 것이다.
최근 배선의 저항을 줄이기 위해 구리(Cu)가 배선 재료로 사용되고 있으며, 구리 배선을 형성할 때는 일반적으로 다마신(damascene) 공정이 사용된다. 다마신 공정 중에 화학적 기계적 평탄화(Chemical Mechanical Polishing; 이하 'CMP'라 한다)공정이 진행되는데, CMP 공정이 진행된 후 구리 배선 상에는 얇은 구리 산화막이 형성된다. 구리 산화막이 형성되는 이유는 CMP 공정 동안 산소가 완전히 차단되기 어렵고, CMP 공정에 사용되는 슬러리(slurry)에 산소 성분이 포함되어 있어서, 구리 배선이 산화되기 때문이다. 구리 산화막이 구리 배선 상에 존재할 경우 구리 배선 상에 증착되는 막과의 접착성이 떨어지게 되고, 배선 저항이 높아지는 등 반도체 소자의 신뢰성이 저하된다.
일반적으로, 구리 산화막을 제거하기 위해 반도체 기판에 플라즈마 처리를 진행할 수 있다. 반도체 기판에 플라즈마 처리를 진행하면, 플라즈마에 의해 절연막의 탄소 성분이 일부 제거되어 절연막의 탄소 함량이 줄어든다. 뿐만 아니라, 절연막의 재료로 주로 사용되는 저유전 물질(low-k)은 다공성(多孔性)이 있고 기계적 경도도 작아서, 저유전 물질로 형성된 절연막에 플라즈마 처리를 진행할 경우 절연막의 다공성이 더욱 증가하여 반도체 소자의 신뢰성이 저하된다.
반면, 구리 산화막을 완전히 제거하기 위해서는 장시간의 플라즈마 처리가 필요하다. 그런데, 플라즈마 처리를 장시간 진행할수록 손상되는 절연막의 두께가 두꺼워진다. 따라서, 구리 산화막을 완전히 제거하기 위해 플라즈마 처리를 장시간 진행한 경우 손상된 절연막의 두께는 예를 들면, 절연막의 상면으로부터 약 1000Å으로 형성될 수 있다.
손상되는 절연막의 두께가 증가하면, 전자 이동이 활발해져서 인접하는 배선으로 전류가 누설될 수 있고, 절연막의 다공성이 증가되어 소자의 수명이 짧아지게 된다. 한편, 손상되는 절연막의 두께를 줄이기위해 플라즈마 처리를 약하게 하면 구리 산화막이 완전히 제거되지 않는다. 따라서, 구리 산화막을 완전히 제거되면서도 손상되는 절연막의 두께를 얇게 하는 기술이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 신뢰성이 향상된 반도체 집적 회로 장치의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 신뢰성이 향상된 반도체 집적 회로 장치를 제공하는 데 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 금속 배선을 포함하는 제1 절연막을 기판 상에 형성하고, 상기 금속 배선의 상부 표면 및 상기 제1 절연막을 제1 산소-제거 플라즈마에 노출시켜 상기 금속 배선의 상부 표면에 포함된 산소를 제거하고, 상기 금속 배선의 상부 표면 및 상기 제1 절연막 상에 제1 절연 장벽층을 형성하고, 상기 제1 절연 장벽층을 제2 산소 제거 플라즈마에 노출시켜 상기 금속 배선의 상부 표면에 표함된 산소를 제거하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 금속 배선을 포함하는 제1 절연층을 기판 상에 형성하고, 상기 금속 배선의 상부 표면 및 상기 제1 절연층 상에 제1 절연 장벽층을 형성하고, 상기 제1 절연 장벽층을 플라즈마에 노출시켜 상기 금속 배선의 상부 표면에서 산소를 제거하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 SiCOH를 포함하는 제1 절연막을 반도체 기판 상에 형성하고, 상기 제1 절연막 내에 구리 영역 및 산화 구리(copper oxide) 영역을 포함하는 금속 배선을 형성하고, 상기 금속 배선의 상부 표면 상에 제1 절연 장벽층을 형성하고, 상기 제1 절연 장벽층을, 상기 제1 절연 장벽층을 통과하여 상기 산화 구리 영역에 자유 수소를 이동시키는 수소 함유 플라즈마에 노출시켜 상기 산화 구리 영역의 적어도 일부분을 구리 금속으로 전환하고, 상기 제1 절연 장벽층 상에 제2 절연 장벽층을 형성하는 것을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 반도체 기판, 반도체 기판 상에 형성되며 하부 영역 및 하부 영역 보다 탄소함량이 작고 두께가 50~500Å인 상부 영역을 포함하는 절연막, 절연막 내에 형성된 다마신 배선, 및 다마신 배선 및 절연막 상에 형성된 장벽층을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치는 반도체 기판, 반도체 기판 상에 형성된 절연막, 절연막 내에 형성된 다마신 배선, 다마신 배선 및 절연막 상에 형성된 제1 장벽층, 및 제1 장벽층 상에 제1 장벽층과 동일한 물질로 형성되며 제1 장벽층과 불연속적으로 형성된 제2 장벽층을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발 명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참고 부호는 동일 구성 요소를 지칭한다.
이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 및/또는 은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하, 도 1 내지 도 9를 참조하여 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명한다. 도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 흐름도이다. 도 2 내지 도 9는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
먼저, 도 1 및 도 2를 참조하면, 반도체 기판(100) 상에 절연막(110a)을 형성한다(S110).
반도체 기판(100)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비 소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등이 될 수 있다. 또한, 반도체 기판(100)으로는 P형 기판 또는 N형 기판이 사용될 수 있는데 주로 P형 기판이 사용된다. 이 때, 도면에는 표시하지 않았으나, 반도체 기판(100) 상부에 P형 에피층(epitaxial layer)을 성장시켜 사용할 수 있다. 한편, 도면에는 도시하지 않았지만, 반도체 기판(100)은 p형 또는 n형 불순물이 도핑되어 있는 P형 웰 또는 N형 웰을 포함할 수 있다.
한편, 반도체 기판(100) 상에는 트랜지스터, 콘택홀 및 하부 배선 등이 형성되어 있을 수 있으며, 이러한 내용은 본 발명이 속하는 기술 분야에 통상의 지식을 가진 자에게 자명하다고 판단되므로, 이에 대한 구체적인 설명은 생략한다.
절연막(110a)은 SiO2 등의 실리콘 산화막일 수 있다. 한편, 절연막(110a)은 저유전 물질로 형성할 수도 있다. 저유전 물질은 유전 상수(k)가 약 3.0 이하의 물질일 수 있으며, 예를 들어, 탄소 함유 실리콘 옥사이드(SiCOH) 등일 수 있다.
이어서, 도 1 및 도 3을 참조하면, 절연막(110b)에 리세스(120)를 형성한다(S120).
절연막(110b)의 소정 부분을 예를 들어, 사진 식각 공정으로 패터닝하여 리세스(120)를 형성한다. 여기서, 도면에는 단일 다마신 형태로 도시되어 있으나, 듀얼(dual) 다마신 배선으로 형성할 수도 있다.
이어서, 도 1 및 도 4를 참조하면, 리세스(120)를 완전히 매립하도록 다마신 배선층(130a)을 형성한다(S130).
이 때, 다마신 배선층(130a)은 제1 금속층(131a) 및 제2 금속층(132a)을 포 함할 수 있다. 구체적으로, 먼저 제1 금속층(131a)을 리세스(120)의 하면 및 양 측벽을 포함하는 절연막(110b) 상에 컨포말하게 증착한다. 이 때 제1 금속층(131a)은 예를 들면, CVD(Chemical Vapor Deposition) 또는 PVD(Physical Vapor Deposition) 등으로 증착할 수 있다. 또, 제1 금속층(131a)은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W) 또는 이들의 질화물 등으로 형성할 수 있는데, 예를 들어, TiN, TaN, WN 등으로 형성할 수 있다. 또한, TaSiN, WSiN, TiSiN 등으로 형성할 수도 있다. 여기서, 제1 금속층(131a)은 제2 금속층(132a)의 금속 원자가 절연막(110b)으로 확산하는 것을 방지할 수 있다.
이어서, 제1 금속층(131a) 상에 리세스(120)를 완전히 매립하도록 제2 금속층(132a)을 증착한다. 제2 금속층(132a)은 구리 또는 구리 합금일 수 있는데, 이에 한정되는 것은 아니다. 구리 합금이란 구리안에 미량의 원소, 예를 들어, C, Ag, Co, Ta, In, Sn, Zn, Mn, Ti, Mg, Cr, Ge, Sr, Pt, Mg, Al, 또는 Zr 등이 혼합된 것을 의미하나 이에 한정되는 것은 아니다. 제2 금속층(132a)도 CVD, PVD 등으로 증착할 수 있다.
또한, 도면에 도시되지는 않았으나 제1 금속층(131a) 상에는 씨드 금속막이 더 형성될 수도 있다. 씨드 금속막은 금속층의 균일성을 증가시키며 초기 핵생성 자리 역할을 할 수 있다. 씨드 금속으로는 구리, 금, 은, 백금(Pt), 팔라듐(Pd) 등을 사용할 수 있는데 이에 한정되지는 않는다.
이어서, 도 1 및 도 5를 참조하면, 평탄화 공정을 진행하여 다마신 배선(130)을 형성한다(S140).
즉, 절연막(110b)의 상면이 노출될 때까지 다마신 배선층(130a)을 평탄화하여 다마신 배선(130)을 형성한다. 다마신 배선층(130a)을 평탄화하는 것은 예를 들어, CMP(Chemical Mechanical Polishing)로 진행할 수 있다. 한편, CMP를 진행하는 동안 산소를 완전히 차단하는 것이 어렵고, CMP에 사용되는 슬러리(slurry)에 산소 성분이 포함되어 있을 수 있기 때문에, 다마신 배선층(130a)을 평탄화하여 형성된 다마신 배선(130)의 상부 표면에는 얇은 금속 산화막(140)이 형성된다. 이 때, 금속 산화막(140)의 두께(A)는 약 50Å 로 형성될 수 있다. 특히, 구리 또는 구리 합금으로 제2 금속층(132)을 형성할 경우에, 구리 배선 표면에 CuOx 등의 구리 산화막이 형성된다.
이어서, 도 1 및 도 6을 참조하면, 다마신 배선(130)이 형성된 반도체 기판(100)을 제1 플라즈마(150) 처리한다(S150).
구체적으로, 플라즈마 처리 장치(미도시) 안에 다마신 배선(130)이 형성된 반도체 기판(100)을 넣고, 예를 들어 NH3를 포함하는 가스를 주입하여 제1 플라즈마(150) 처리를 한다. 제1 플라즈마(150) 처리를 진행하면, 다마신 배선(130) 상부에 형성된 금속 산화막(141)의 일부가 환원된다. 즉, 금속 산화막(141)의 약 50~90%, 바람직하게는 금속 산화막(141)의 약 1/3이 환원될 수 있다.
또한, 제1 플라즈마 처리가 금속 산화막(141)에만 국한되어 진행되는 것이 아니라 반도체 기판(100) 전체에 걸쳐 진행되기 때문에, 반도체 기판(100) 상에 형성된 절연막(도 5의 110b)에도 영향을 줄 수 있다. 따라서, 제1 플라즈마 처리가 절연막(110b)에 주는 영향을 최소화하기 위해서 제1 플라즈마(150) 처리를 보다 완 화된 조건에서 진행한다. 예를 들면 약 50~300W의 전력으로, 약 5~30초 동안 플라즈마 처리를 진행할 수 있다. 이 때, 전력과 처리 시간은 서로 상보적이어서, 낮은 전력일 때는 긴 시간 동안 플라즈마 처리를 진행하고, 반대로 높은 전력에서는 짧은 시간 동안 플라즈마 처리를 진행한다. 예를 들어 약 50W의 전력에서는 약 30초 동안 플라즈마 처리를 할 수 있다.
제1 플라즈마 처리를 마친 후의 반도체 기판(100) 상의 절연막(110)은 상부 영역(111)과 하부 영역(112)으로 구분될 수 있는데, 상부 영역(111)은 제1 플라즈마 처리에 의해 절연막이 손상된 영역을 나타낸다. 구체적으로 설명하면, 예를 들어 NH3를 포함하는 가스를 사용하여 형성된 플라즈마가 절연막(110b)의 표면에 도달하면 절연막(110b)의 탄소 원자가 일부 제거된다. 즉, 플라즈마 처리가 진행되는 동안 상부 영역(111)의 탄소 원자도 지속적으로 제거되어, 절연막(110)의 상부 영역(111)의 탄소 함량은 줄어든다. 또한, 탄소 원자가 제거된 곳은 공간이 생기므로 상부 영역(111)은 하부 영역(112) 보다 다공성(多孔性)이 높아지게 된다.
그러나, 제1 플라즈마 처리에 의해 금속 산화막의 일부만을 보다 완화된 조건에서 환원시키기 때문에 손상된 절연막 상부 영역(111)의 두께(B)는 약 50~500Å로 형성된다. 따라서, 손상된 상부 영역(111)의 두께가 보다 감소되어 소자의 신뢰성이 훨씬 향상될 수 있다.
이어서, 도 1 및 도 7을 참조하면, 다마신 배선(130) 및 절연막(110) 상에 제1 장벽층(161a)을 형성한다(S160).
제1 장벽층(161a)은 CVD 또는 PECVD 등으로 형성할 수 있으며, 플라즈마 처 리와 인-시츄(in-situ)로 진행할 수 있다. 제1 장벽층(161a)은 예를 들어, 실리콘 질화막(SiN), 실리콘카바이드(SiC), 또는 실리콘카본질화막(SiCN) 등으로 형성할 수 있다. 제1 장벽층(161a)은 다마신 배선(130)에 포함된 전자의 확산을 방지하거나, 또 다른 다마신 배선(미도시)을 형성할 때 식각 공정에서 스톱퍼(stopper)의 기능을 할 수 있다.
제1 장벽층(161a)은 제2 플라즈마 처리 공정에서 절연막의 상부 영역(111)을 보호하되, 이온 및 라디칼이 통과할 수 있어야 한다. 즉, 제1 장벽층(161a)의 두께(C)는 제2 플라즈마 처리에 의해 절연막의 상부 영역(111)이 손상되지 않으며, 제2 플라즈마 처리시 이온 및 라디칼이 제1 장벽층(161a)을 통과할 수 있는 두께를 갖는다. 즉, 제1 장벽층(161a)의 두께(C)는 약 5~50Å일 수 있으며, 바람직하게는 약 20Å이하일 수 있다.
이어서, 도 1 및 도 8을 참조하면, 제1 장벽층(161a)이 형성된 반도체 기판(100)을 제2 플라즈마(170) 처리한다(S170).
플라즈마 처리 장치(미도시) 안에 제1 장벽층(161a)까지 형성한 반도체 기판(100)을 넣고, 수소를 포함하는 가스를 주입하여 제2 플라즈마(170)를 형성한다. 플라즈마에 포함된 수소 이온 및 수소 라디칼은 제1 장벽층(161a)을 통과하여, 다마신 배선(130) 상의 금속 산화막(141)을 완전히 환원시킨다. 이 때, 부산물인 H2O는 제1 장벽층(161a) 밖으로 방출된다. 제2 플라즈마 처리는 예를 들어, 약 10~60초 동안 진행할 수 있다.
제2 플라즈마 처리를 마치면, 다마신 배선(130)과 제1 장벽층(161a) 사이에 존재하던 금속 산화막(141)은 모두 환원된다.
이어서, 도 1 및 도 9를 참조하면, 제1 장벽층(161) 상에 제2 장벽층(162)을 형성한다(S180).
제2 장벽층(162)은 제1 장벽층(161)과 실질적으로 동일한 물질을 사용할 수 있다. 또한, 제1 장벽층(161)을 형성할 때와 동일하게 CVD 또는 PECVD 등으로 형성할 수 있으며, 플라즈마 처리와 인-시츄(in-situ)로 진행할 수 있다.
이 때, 제1 장벽층(161) 및 제2 장벽층(162)을 포함하는 장벽층(160)의 두께(D)가 충분히 두껍지 않으면 산소가 장벽층(160)을 통과하여 다마신 배선(130)으로 주입될 수 있으므로, 장벽층(160)의 두께(D)는 산소가 투과할 수 없는 두께를 가져야 하며, 예를 들어 약 250Å이상이 되어야 한다. 따라서, 제2 장벽층(162)의 두께는 제1 장벽층(161)의 두께와 합하여 약 250Å이상이 되도록 형성한다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 따르면, 제1 플라즈마 처리를 보다 완화된 조건에서 진행함으로써 플라즈마에 의해 절연막이 환원되는 영역을 줄일 수 있다. 따라서, 배선 사이의 누설 전류를 감소시킬 수 있다.
또한, 두 번에 걸쳐 플라즈마 처리를 진행함으로써, 절연막 손상을 최소화하면서도 금속 산화막을 환원시킬 수 있다. 따라서, 보다 신뢰성이 향상된 반도체 집적 회로 장치를 제조할 수 있다.
이하, 도 9를 참조하여, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치에 대하여 설명한다.
도 9를 참조하면, 본 발명의 일 실시예에 다른 반도체 집적 회로 장치는 반도체 기판(100), 반도체 기판(100) 상에 형성되며 하부 영역(112) 및 하부 영역(112) 보다 탄소 함량이 작고 두께가 50~500Å인 상부 영역(111)을 포함하는 절연막(110), 절연막(110) 내에 형성된 다마신 배선(130) 및 다마신 배선(130) 및 절연막(110) 상에 형성된 장벽층(160)을 포함한다.
절연막(110)은 상부 영역(111) 및 하부 영역(112)으로 구분될 수 있다. 앞서 설명한 바와 같이, 상부 영역(111)은 제1 플라즈마 처리에 의해 탄소가 제거된 영역으로써 하부 영역(112) 보다 탄소 함량이 작고 다공성은 높다.
또한, 제1 플라즈마 처리를 보다 완화된 조건에서 진행하면, 상부 영역(111)의 두께는 약 50~500Å로 형성된다. 따라서, 제1 플라즈마 처리만을 진행하여 금속 산화막을 모두 제거할 때 보다 상부 영역(111)의 두께가 얇아지게 되므로, 소자의 신뢰성이 보다 향상될 수 있다.
장벽층(160)은 제1 장벽층(161) 및 제2 장벽층(162)을 포함하며, 제1 장벽층(161)과 제2 장벽층(162)은 불연속적으로 형성된다. 구체적으로 설명하면, 제1 장벽층(161)을 형성한 후에 금속 산화막을 제거하기 위한 제2 플라즈마 처리를 진행하였기 때문에, 제1 장벽층(161)과 제2 장벽층(162)사이에는 불연속적인 면이 존재하게 된다. 이 때, 제1 장벽층(161) 및 제2 장벽층(162)은 실질적으로 동일한 물질로 형성될 수 있다.
다른 구성 요소들은 앞서 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법에서 설명한 것과 동일하므로, 자세한 설명은 생략한다.
이하, 도 10 내지 도 13을 참조하여 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명한다. 도 10은 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 흐름도이다. 도 11 내지 도 13은 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 순차적으로 나타낸 단면도들이다. 도 1 내지 도 10과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법이 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법과 다른 점은, 제1 플라즈마 처리 없이 제1 장벽층을 형성한다는 점이다. 따라서, S250 이전까지의 단계는 본 발명의 일 실시예와 동일하므로, 그 이후의 단계만을 설명한다.
먼저, 도 10 및 도 11을 참조하면, 반도체 기판(100) 상에 절연막(110a)을 형성하고(S110), 절연막에 리세스를 형성하고(S120), 리세스를 완전히 매립하도록 다마신 배선층(130a)을 형성하고(S130), 평탄화 공정을 진행하여 다마신 배선(130)을 형성한 후(S140), 다마신 배선(130) 및 절연막(110b) 상에 제1 장벽층(161a)을 형성한다(S250).
구체적으로 설명하면, 다마신 배선(130) 및 금속 산화막(140)이 형성된 절연막(110b)상에 제1 장벽층(161a)을 얇게 증착한다. 이 때, 제1 장벽층(161a)은 CVD 또는 PECVD 등으로 형성할 수 있다. 제1 장벽층(161a)은 예를 들어, 실리콘 질화막(SiN), 실리콘카바이드(SiC), 또는 실리콘카본질화막(SiCN) 등으로 형성할 수 있 다. 제1 장벽층(161a)은 다마신 배선(130)에 포함된 전자의 확산을 방지하거나, 또 다른 다마신 배선(미도시)을 형성할 때 식각 공정에서 스톱퍼(stopper)의 기능을 할 수 있다.
제1 장벽층(161a)의 두께(E)는 플라즈마 처리에 의해 절연막(110b)이 손상되지 않으며, 플라즈마 처리시 이온 및 라디칼이 제1 장벽층(161a)을 통과할 수 있는 두께를 갖는다. 즉, 제1 장벽층(161a)의 두께(E)는 약 5~50Å일 수 있으며, 바람직하게는 약 20Å이하일 수 있다.
이어서, 도 10 및 도 12를 참조하면, 플라즈마 처리를 진행한다(S260).
플라즈마 처리 장치(미도시) 안에 제1 장벽층(161a)까지 형성한 반도체 기판(100)을 넣고, 예를 들어 수소를 포함하는 가스를 주입하여 플라즈마(270)를 형성한다. 플라즈마(270)에 의해 생성된 수소 이온 및 수소 라디칼은 제1 장벽층(161)을 통과하여, 다마신 배선(130) 상부에 형성된 금속 산화막(142)과 환원반응을 일으킨 뒤, 부산물인 H2O는 제1 장벽층(161) 밖으로 방출된다. 이 때, 충분한 시간 동안 플라즈마 처리를 진행하여 금속 산화막(142)을 완전히 제거한다.
이어서, 도 10 및 도 13을 참조하면, 제1 장벽층(161) 상에 제2 장벽층(162)을 형성한다(S250).
제2 장벽층(162)은 제1 장벽층(161)과 실질적으로 동일한 물질을 사용할 수 있으며, 제1 장벽층(161)을 형성할 때와 동일하게 CVD 또는 PECVD 등으로 형성할 수 있다. 이 때, 플라즈마 처리와 인-시츄(in-situ)로 진행할 수 있다.
이 때, 제1 장벽층(161) 및 제2 장벽층(162)을 포함하는 장벽층(160)의 두 께(D)가 충분히 두껍지 않으면 산소가 장벽층(160)을 통과하여 다마신 배선(130) 상에 다시 금속 산화막이 형성될 수 있으므로, 장벽층(160)의 두께(D)는 약 250Å이상이 되어야 한다. 따라서, 제2 장벽층(162)의 두께는 제1 장벽층(161)의 두께와 합하여 약 250Å이상이 되도록 형성한다.
본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 따르면, 다마신 배선을 형성하고 제1 장벽층을 증착한 후 플라즈마 처리를 함으로써, 플라즈마 처리시에 제1 장벽층이 절연막을 보호한다. 즉, 제1 장벽층이 플라즈마와 절연막의 직접적인 접촉을 막아 플라즈마에 의한 절연막의 손상을 방지하여 보다 신뢰성이 향상된 반도체 집적 회로 장치를 제조할 수 있다.
이하, 도 13을 참조하여, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치에 대하여 설명한다.
도 13을 참조하면, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치는 반도체 기판(100), 반도체 기판(100) 상에 형성된 절연막(110), 절연막 내에 형성된 다마신 배선(130), 다마신 배선(130) 및 절연막(110) 상에 형성된 제1 장벽층(161) 및 제1 장벽층(161) 상에 제1 장벽층(161)과 동일한 물질로 형성되며 제1 장벽층(161)과 불연속적으로 형성된 제2 장벽층(162)을 포함한다. 여기서 앞서 설명한 반도체 집적 회로 장치의 제조 방법과 동일한 구성요소들은 이하에서 생략하거나 간단히 설명한다.
제1 장벽층(161a)의 두께는 약 5~50Å로 형성된다. 또한, 제1 장벽층(161)을 형성한 후 플라즈마 처리를 진행하여 제1 장벽층(161)과 제2 장벽층(162) 사이에는 불연속적인 면이 존재한다. 이 때, 제1 장벽층(161) 및 제2 장벽층(162)은 실질적으로 동일한 물질로 형성될 수 있다. 예를 들면, 실리콘질화막(SiN), 실리콘카바이드(SiC), 또는 실리콘카본질화막(SiCN) 등일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 반도체 집적 회로 장치 및 그 제조 방법에 따르면 다음과 같은 하나 또는 그 이상의 효과가 있다.
첫째, 절연막이 손상되는 상부 영역의 두께를 줄임으로써, 누설 전류가 감소될 수 있다.
둘째, 플라즈마 처리를 보다 완화된 조건에서 진행함으로써 배선 자체의 저항이 높아지는 것을 방지할 수 있다. 즉, 반도체 집적 회로 장치의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 흐름도이다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 흐름도이다.
도 11 내지 도 13은 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
100: 반도체 기판 110, 210: 절연막
111: 상부 영역 112: 하부 영역
120: 리세스 130: 다마신 배선
131: 제1 금속층 132: 제2 금속층
140, 141: 금속 산화막 150: 제1 플라즈마
160: 장벽층 161: 제1 장벽층
162: 제2 장벽층 170: 제2 플라즈마
270: 플라즈마

Claims (27)

  1. 금속 배선을 포함하는 제1 절연막을 기판 상에 형성하고,
    상기 금속 배선의 상부 표면 및 상기 제1 절연막을 제1 산소-제거 플라즈마에 노출시켜 상기 금속 배선의 상부 표면에 포함된 산소를 제거하고,
    상기 금속 배선의 상부 표면 및 상기 제1 절연막 상에 제1 절연 장벽층을 형성하고,
    상기 제1 절연 장벽층을 제2 산소 제거 플라즈마에 노출시켜 상기 금속 배선의 상부 표면에 표함된 산소를 제거하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 산소 제거 플라즈마는 암모니아(NH3)를 포함하는 반도체 집적 회로 장치의 제조 방법.
  3. 제2 항에 있어서,
    상기 제2 산소 제거 플라즈마는 수소를 포함하는 반도체 집적 회로 장치의 제조 방법.
  4. 제1 항에 있어서,
    상기 제2 산소 제거 플라즈마는 수소를 포함하는 반도체 집적 회로 장치의 제조 방법.
  5. 제1 항에 있어서,
    상기 제1 절연 장벽층을 제2 산소 제거 플라즈마에 노출시키기 전에, 상기 제1 절연 장벽층 상에 제2 절연 장벽층을 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  6. 제5 항에 있어서,
    상기 제1 및 제2 절연 장벽층은 실리콘질화막(SiN), 실리콘카바이드(SiC), 또는 실리콘카본질화막(SiCN)으로 이루어진 군 중에서 선택된 물질을 포함하는 반도체 집적 회로 장치의 제조 방법.
  7. 제1 항에 있어서,
    상기 제1 절연 장벽층의 두께는 5~50Å인 반도체 집적 회로 장치의 제조 방법.
  8. 금속 배선을 포함하는 제1 절연층을 기판 상에 형성하고,
    상기 금속 배선의 상부 표면 및 상기 제1 절연층 상에 제1 절연 장벽층을 형 성하고,
    상기 제1 절연 장벽층을 플라즈마에 노출시켜 상기 금속 배선의 상부 표면에서 산소를 제거하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  9. 제8 항에 있어서,
    상기 제1 절연 장벽층의 두꼐는 5~50Å이고, 상기 제1 절연 장벽층을 플라즈마에 노출시키는 것은 제1 절연 장벽층을 수소 함유 플라즈마에 노출시키는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  10. 제9 항에 있어서,
    상기 금속 배선은 구리 다마신 패턴을 포함하되, 상기 금속 배선 상에 구리 산화막이 형성된 반도체 집적 회로 장치의 제조 방법.
  11. 제8 항에 있어서,
    상기 제1 절연 장벽층은 실리콘질화막(SiN), 실리콘카바이드(SiC), 또는 실리콘카본질화막(SiCN) 중 적어도 하나를 포함하는 반도체 집적 회로 장치의 제조 방법.
  12. SiCOH를 포함하는 제1 절연막을 반도체 기판 상에 형성하고,
    상기 제1 절연막 내에 구리 영역 및 산화 구리(copper oxide) 영역을 포함하 는 금속 배선을 형성하고,
    상기 금속 배선의 상부 표면 상에 제1 절연 장벽층을 형성하고,
    상기 제1 절연 장벽층을, 상기 제1 절연 장벽층을 통과하여 상기 산화 구리 영역에 자유 수소를 이동시키는 수소 함유 플라즈마에 노출시켜 상기 산화 구리 영역의 적어도 일부분을 구리 금속으로 전환하고,
    상기 제1 절연 장벽층 상에 제2 절연 장벽층을 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  13. 제12 항에 있어서,
    상기 제1 절연 장벽층의 두께는 5~50Å인 반도체 집적 회로 장치의 제조 방법.
  14. 제12 항에 있어서,
    상기 제1 절연막은 SiCOH인 반도체 집적 회로 장치의 제조 방법.
  15. 제12 항에 있어서,
    상기 제1 및 제2 절연 장벽층은 실리콘질화막(SiN), 실리콘카바이드(SiC), 또는 실리콘카본질화막(SiCN)으로 이루어진 군에서 선택된 물질을 포함하는 반도체 집적 회로 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 제1 및 제2 절연 장벽층의 총 두께는 250Å 이상인 반도체 집적 회로 장치의 제조 방법.
  17. 제12 항에 있어서,
    상기 금속 배선의 상부 표면 상에 제1 절연 장벽층을 형성하는 것은 암모니아를 함유하는 플라즈마에 산화 구리 영역을 노출시키는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  18. 제12 항에 있어서,
    상기 금속 배선을 형성하는 것은, 구리를 산화시키는 물질을 포함하는 슬러리를 사용하여 구리층을 화학적 기계적 평탄화(CMP) 시키는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  19. 반도체 기판;
    상기 반도체 기판 상에 형성되고, 하부 영역 및 상기 하부 영역 보다 탄소 함량이 작고 두께가 50~500Å인 상부 영역을 포함하는 절연막;
    상기 절연막 내에 형성된 다마신 배선; 및
    상기 다마신 배선 및 상기 절연막 상에 형성된 장벽층을 포함하는 반도체 집적 회로 장치.
  20. 제19 항에 있어서,
    상기 상부 영역은 상기 하부 영역보다 다공성(多孔性)이 큰 반도체 집적 회로 장치.
  21. 제19 항에 있어서,
    상기 장벽층은 제1 및 제2 장벽층을 포함하며, 상기 제2 장벽층은 상기 제1 장벽층 상에 상기 제1 장벽층과 불연속적으로 형성된 반도체 집적 회로 장치.
  22. 제21 항에 있어서,
    상기 제1 및 제2 장벽층은 동일한 물질로 형성된 반도체 집적 회로 장치.
  23. 반도체 기판;
    상기 반도체 기판 상에 형성된 절연막;
    상기 절연막 내에 형성된 다마신 배선;
    상기 다마신 배선 및 상기 절연막 상에 형성된 제1 장벽층; 및
    상기 제1 장벽층 상에 상기 제1 장벽층과 동일한 물질로 형성되며 상기 제1 장벽층과 불연속적으로 형성된 제2 장벽층을 포함하는 반도체 집적 회로 장치.
  24. 제23 항에 있어서,
    상기 제1 장벽층의 두께는 5~50Å인 반도체 집적 회로 장치.
  25. 제23 항에 있어서,
    상기 제1 및 제2 장벽층은, 실리콘질화막(SiN), 실리콘카바이드(SiC), 또는 실리콘카본질화막(SiCN)인 반도체 집적 회로 장치.
  26. 반도체 기판 상에 절연막을 형성하고,
    상기 절연막 내에 다마신 배선을 형성하고,
    상기 다마신 배선이 형성된 반도체 기판을 제1 플라즈마 처리하고,
    상기 다마신 배선 및 상기 절연막 상에 제1 장벽층을 형성하고,
    상기 제1 장벽층이 형성된 반도체 기판을 제2 플라즈마 처리하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  27. 반도체 기판 상에 저유전율 절연막을 형성하고,
    상기 저유전율 절연막 내에 다마신 배선을 형성하고,
    상기 다마신 배선 상에 제1 장벽층을 형성하고,
    상기 반도체 기판을 플라즈마 처리하여 상기 다마신 배선과 상기 제1 장벽층 사이에 형성된 금속 산화막을 환원하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
KR1020080045129A 2008-03-18 2008-05-15 반도체 집적 회로 장치의 제조 방법 및 이에 따라 제조된반도체 집적 회로 장치 KR101458019B1 (ko)

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