KR20090099402A - Method for manufacturing semiconductor device - Google Patents

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KR20090099402A
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semiconductor device
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nitride film
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임성혁
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Abstract

A method for forming a semiconductor device is provided to prevent an SAC(Self Aligned Contact) fail between a landing plug and a gate by forming a nitride layer pattern of a bill shape in a side wall of a gate by forming the nitride layer on the whole surface. A gate(330) is formed on a semiconductor substrate(300). An insulating layer is reclaimed between the gates. The insulating layer is planarized and etched with a lower step than the gate. The nitride layer is formed on the whole surface including the gate. The nitride layer is etched back and a nitride layer pattern(420) of the bill shape is formed in the side wall of the gate of the upper part of the insulating layer. A gate spacer(400) is formed in the side wall of the gate.

Description

반도체 소자의 형성 방법{Method for Manufacturing Semiconductor Device}Method for Forming Semiconductor Device {Method for Manufacturing Semiconductor Device}

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들.1A to 1D are cross-sectional views illustrating a method of forming a semiconductor device according to the prior art.

도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.2A to 2D are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

<도면의 주요 부분에 대한 부호 설명>  <Description of Signs for Main Parts of Drawings>

100, 300: 반도체 기판 110, 310: 활성영역100 and 300: semiconductor substrates 110 and 310: active region

120, 320: 소자분리막 130, 330: 리세스 게이트 영역120 and 320: isolation layers 130 and 330: recess gate regions

140, 340: 게이트 산화막 150, 240, 350: 폴리실리콘층140, 340: gate oxide films 150, 240, 350: polysilicon layer

160, 360: 배리어 메탈 170, 370: 도전층160, 360: barrier metal 170, 370: conductive layer

180, 380: 하드마스크층 190, 390: 리세스 게이트180, 380: hard mask layer 190, 390: recess gate

200, 400: 게이트 스페이서 210: 셀 스페이서200, 400: gate spacer 210: cell spacer

220: 절연막 230, 430: 랜딩 플러그 콘택홀220: insulating film 230, 430: landing plug contact hole

250: 랜딩 플러그 410: 절연막250: landing plug 410: insulating film

420: 질화막 패턴420: nitride film pattern

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 게이트 사이에 절연막을 형성하고 상기 절연막을 게이트보다 낮은 단차로 평탄화 식각한 후, 전체 표면상에 질화막을 형성하여 상기 게이트 측벽에 새부리 모양의 질화막 패턴을 형성함으로써, 랜딩 플러그와 게이트 간에 SAC(Self Aligned Contact) 페일(Fail) 및 소자분리막의 절연막 로스(Loss)에 의한 SAC(Self Aligned Contact) 페일(Fail)을 방지하여 반도체 소자의 수율 향상이 가능한 기술이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor device, wherein an insulating film is formed between gates, and the insulating film is flattened and etched with a lower level than the gate, and a nitride film is formed on the entire surface to form a bird-shaped nitride film pattern on the sidewall of the gate. Formation prevents SAC (Self Aligned Contact) Fail between the landing plug and the gate and SAC (Self Aligned Contact) Fail due to the insulating film loss of the device isolation film, thereby improving the yield of semiconductor devices. to be.

반도체 메모리는 전기의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리(Volatile memory)와 전기의 공급이 중단되더라도 정보를 계속적으로 유지시킬 수 있는 비휘발성 메모리(Non-volatile memory)로 구별된다. 비휘발성 메모리에는 EPROM(Erasable Programmable Read Only Memory), EEPROM(Electrically Erasable Programmable Read Only Memory), 플래시 메모리(Flash Memory) 등이 있다.The semiconductor memory is classified into a volatile memory in which stored information disappears as the supply of electricity is stopped, and a non-volatile memory in which information can be continuously maintained even when the supply of electricity is interrupted. The nonvolatile memory includes erasable programmable read only memory (EPROM), electrically erasable programmable read only memory (EPROM), and flash memory.

플래시 메모리는 셀(Cell) 구성에 따라 노아(NOR)형과 낸드(NAND)형으로 구분된다. 낸드형 플래시 메모리의 셀 어레이 영역은 복수개의 스트링으로 구성되며, 하나의 스트링(String)에 16개 또는 32개의 셀이 연결된다. 각 스트링은 직렬 연결된 스트링 선택 트랜지스터, 복수 개의 셀 트랜지스터 및 접지 선택 트랜지스터로 구성된다. 스트링 선택 트랜지스터의 드레인 영역은 비트라인과 접속되고, 접지 선택 트랜지스터의 소스 영역은 공통 소스 라인과 접속된다.Flash memory is classified into a NOR type and a NAND type according to a cell configuration. The cell array area of the NAND flash memory is composed of a plurality of strings, and 16 or 32 cells are connected to one string. Each string consists of a string select transistor connected in series, a plurality of cell transistors, and a ground select transistor. The drain region of the string select transistor is connected to the bit line, and the source region of the ground select transistor is connected to the common source line.

반도체 소자의 집적도가 증가함에 따라 전사법(Photo lithography) 공정의 오정렬(Mis-alignment) 마진 감소로 인해 직접 콘택(Direct contact) 방식에 의해서는 효과적으로 액티브 오픈 영역(Active open area)을 확보하는데 어려움이 있다.As the degree of integration of semiconductor devices increases, it is difficult to effectively secure an active open area by the direct contact method due to the decrease in misalignment margin of the photo lithography process. have.

이를 개선하기 위해 이종의 절연막 간 예컨대, 산화막과 질화막 등의 식각선택비 차이를 이용하는 SAC 공정 방법이 개발되었다.In order to improve this problem, a SAC process method using a difference in etching selectivity between heterogeneous insulating films, for example, an oxide film and a nitride film, has been developed.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.1A to 1D are cross-sectional views illustrating a method of forming a semiconductor device according to the prior art.

도 1a를 참조하면, 반도체 기판(100)에 활성 영역(110)을 정의하는 소자분리막(120)을 형성한 후, 리세스 게이트 예정 영역의 활성 영역(110)을 식각하여 리세스 게이트 영역(130)을 형성한다.Referring to FIG. 1A, after forming the device isolation layer 120 defining the active region 110 in the semiconductor substrate 100, the active region 110 of the recess gate predetermined region is etched to form the recess gate region 130. ).

다음에는, 리세스 게이트 영역(130)에 게이트 산화막(140)을 형성한 후, 리세스 게이트 영역(130)을 매립하는 게이트 폴리실리콘층(150)을 형성한다. Next, after the gate oxide layer 140 is formed in the recess gate region 130, the gate polysilicon layer 150 filling the recess gate region 130 is formed.

그 다음에는, 전면에 배리어 메탈(160), 도전층(170) 및 하드마스크층(180)을 순차적으로 형성한 후, 게이트 형성을 위한 감광막 패턴을 노광 및 현상하는 공정으로 리세스 게이트(190)를 형성한다. Next, the barrier metal 160, the conductive layer 170, and the hard mask layer 180 are sequentially formed on the entire surface, and then the recess gate 190 is exposed and developed by exposing and developing the photoresist pattern for forming the gate. To form.

도 1b를 참조하면, 게이트 스페이서(200)를 리세스 게이트(190)을 포함한 전체 표면상에 형성한다.Referring to FIG. 1B, a gate spacer 200 is formed on the entire surface including the recess gate 190.

다음에는, 게이트 스페이서(200)를 형성한 후, 셀 스페이서(210)를 전체 표면상에 형성한다.Next, after the gate spacers 200 are formed, the cell spacers 210 are formed on the entire surface.

그 다음에는, 셀 스페이서(210) 상에 절연막(220)을 형성한다.Next, an insulating film 220 is formed on the cell spacer 210.

도 1c 및 도 1d를 참조하면, 절연막(220) 상에 감광막을 형성하고, 랜딩플러그 콘택 마스크를 이용한 노광 및 현상공정으로 감광막 패턴(미도시)을 형성한다.1C and 1D, a photoresist film is formed on the insulating film 220, and a photoresist pattern (not shown) is formed by an exposure and development process using a landing plug contact mask.

다음에는, 감광막 패턴을 마스크로 절연막(220) 및 셀 스페이서(210)를 식각하여 활성 영역(110)과 소자 분리막(120)을 노출시키는 랜딩 플러그 콘택홀(230)을 형성한다.Next, the insulating layer 220 and the cell spacer 210 are etched using the photoresist pattern as a mask to form a landing plug contact hole 230 exposing the active region 110 and the device isolation layer 120.

그 다음에는, 감광막 패턴을 제거하고, 랜딩 플러그 콘택홀(230)에 콘택 물질인 폴리실리콘층(240)을 매립하고 평탄화 식각하여 랜딩 플러그(250)를 형성한다.Next, the photoresist pattern is removed, and the landing plug 250 is formed by filling the planar etching layer with the polysilicon layer 240, which is a contact material, in the landing plug contact hole 230.

상기한 바와 같이 종래 기술에 따른 반도체 소자의 형성 방법은, 랜딩 플러그 형성을 위한 에칭(Etching) 시 절연막, 게이트 스페이서 및 셀 스페이서의 식각을 실시하되, 식각 선택비의 차이로 인한 과도 식각이 발생하여 절연막의 많은 로스(Loss)가 발생하고 게이트 하드마스크층의 두께 마진(Margin) 감소에 따른 랜딩 플러그와 게이트 간의 SAC(Self-aligned contact) 페일(Fail)이 발생하는 문제가 있다.As described above, in the method of forming a semiconductor device according to the prior art, the etching of the insulating film, the gate spacer, and the cell spacer during etching for forming the landing plug is performed, but excessive etching occurs due to the difference in the etching selectivity. There is a problem in that a lot of loss of the insulating film occurs and a self-aligned contact (SAC) fail between the landing plug and the gate occurs due to a decrease in the thickness margin of the gate hard mask layer.

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 게이트 사이에 절연막을 형성하고 상기 절연막을 게이트보다 낮은 단차로 평탄화 식각한 후, 전체 표면상에 질화막을 형성하여 상기 게이트 측벽에 새부리 모양의 질화막 패턴을 형성함으로써, 랜딩 플러그와 게이트 간에 SAC(Self Aligned Contact) 페일(Fail) 및 소자분리막의 절연막 로스(Loss)에 의한 SAC(Self Aligned Contact) 페일(Fail)을 방 지하여 소자의 수율 향상이 가능한 반도체 소자의 형성 방법을 제공하는 것을 목적으로 한다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor device, wherein an insulating film is formed between gates, and the insulating film is flattened and etched with a lower level than the gate, and a nitride film is formed on the entire surface to form a bird-shaped nitride film pattern on the sidewall of the gate. A semiconductor capable of improving device yield by preventing self-aligned contact (SAC) failure between the landing plug and the gate and self-aligned contact (SAC) failure due to insulation loss of the device isolation film. It is an object to provide a method of forming an element.

본 발명에 따른 반도체 소자의 형성 방법은,       The method for forming a semiconductor device according to the present invention,

반도체 기판상에 게이트를 형성하는 단계와,Forming a gate on the semiconductor substrate,

상기 게이트 사이에 절연막을 매립하는 단계와,Filling an insulating film between the gates;

상기 절연막을 상기 게이트보다 낮은 단차로 평탄화 식각하는 단계와,Planarization etching the insulating layer to a lower level than the gate;

상기 게이트를 포함한 전체 표면상에 질화막을 형성하는 단계와,Forming a nitride film over the entire surface including the gate;

상기 질화막을 에치백하여 상기 절연막 상부의 상기 게이트 측벽에 새부리 모양의 질화막 패턴을 형성하는 단계 및Etching back the nitride film to form a beak-shaped nitride film pattern on the gate sidewalls of the insulating film;

상기 절연막을 제거하는 단계를 포함하는 것을 특징으로 한다.And removing the insulating film.

여기서, 상기 게이트 스페이서는 질화막으로 형성하는 것과,Here, the gate spacer is formed of a nitride film,

상기 게이트 스페이서는 10 ~ 80Å 두께로 형성하는 것과,The gate spacer is formed to a thickness of 10 ~ 80Å,

상기 절연막은 4000 ~ 6000Å 두께로 형성하는 것과,The insulating film is formed to a thickness of 4000 ~ 6000Å,

상기 절연막은 200 ~ 300Å 두께의 단차를 갖도록 평탄화 식각하는 것과,The insulating film is flattened etching to have a step of 200 ~ 300Å thickness,

상기 절연막은 SOD(Spin on Dielectric) 물질을 사용하는 것과,The insulating layer may be formed of a spin on dielectric material,

상기 질화막은 50 ~ 150Å 두께로 형성하는 것과,The nitride film is formed to a thickness of 50 ~ 150Å,

상기 게이트 측벽에 게이트 스페이서를 형성하는 것을 더 포함하는 것을 특징으로 한다.And forming a gate spacer on the sidewall of the gate.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 된 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다. In addition, in the drawings, the thicknesses of layers and regions are exaggerated for clarity, and if it is mentioned that the layer is on another layer or substrate it may be formed directly on another layer or substrate, Alternatively, a third layer may be interposed therebetween.

또한, 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성요소들을 나타낸다.Also, the same reference numerals throughout the specification represent the same components.

도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.2A to 2D are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

도 2a를 참조하면, 반도체 기판(300)에 활성 영역(310)을 정의하는 소자분리막(320)을 형성한 후, 활성 영역(310) 및 소자분리막(320)을 식각하여 리세스 게이트 영역(330)을 형성한다.Referring to FIG. 2A, after the device isolation layer 320 defining the active region 310 is formed on the semiconductor substrate 300, the recess region 330 is etched by etching the active region 310 and the device isolation layer 320. ).

다음에는, 리세스 게이트 영역(330)에 게이트 산화막(340)을 형성한 후, 리세스 게이트 영역(330)을 매립하는 게이트 폴리실리콘층(350)을 형성한다. Next, after the gate oxide layer 340 is formed in the recess gate region 330, the gate polysilicon layer 350 filling the recess gate region 330 is formed.

그 다음에는, 전체 표면상에 배리어 메탈(360), 도전층(370) 및 하드마스크층(380)을 순차적으로 형성한다. Next, the barrier metal 360, the conductive layer 370, and the hard mask layer 380 are sequentially formed on the entire surface.

다음에는, 하드마스크층(380) 상에 감광막을 형성한 후, 리세스 게이트 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.Next, after the photoresist film is formed on the hard mask layer 380, a photoresist pattern (not shown) is formed by an exposure and development process using a recess gate mask.

그 다음에는, 감광막 패턴을 마스크로 하드마스크층(380), 도전층(370) 및 배리어 메탈(360) 및 게이트 폴리실리콘층(350)을 식각하여 리세스 게이트(390)를 형성한다. Next, the hard mask layer 380, the conductive layer 370, the barrier metal 360, and the gate polysilicon layer 350 are etched using the photoresist pattern as a mask to form a recess gate 390.

도 2b를 참조하면, 리세스 게이트(390)를 포함한 전체 표면상에 게이트 스페이서(400)를 형성한다.Referring to FIG. 2B, the gate spacer 400 is formed on the entire surface including the recess gate 390.

이때, 게이트 스페이서(400)는 질화막(Nitride)으로 형성하는 것이 바람직하다.In this case, the gate spacer 400 may be formed of a nitride film.

또한, 게이트 스페이서(400)는 10 ~ 80Å 두께로 형성하는 것이 바람직하다.In addition, the gate spacer 400 is preferably formed to a thickness of 10 ~ 80Å.

다음에는, 게이트 스페이서(400)를 포함한 전체 표면상에 절연막(410)을 형성한다.Next, an insulating film 410 is formed on the entire surface including the gate spacer 400.

이때, 절연막(410)은 4000 ~ 6000Å 두께로 형성하는 것이 바람직하며,At this time, the insulating film 410 is preferably formed to a thickness of 4000 ~ 6000Å,

또한, 절연막(410)은 SOD(Spin on Dielectric) 물질을 사용하는 것이 바람직하다.In addition, it is preferable that the insulating layer 410 uses a spin on dielectric (SOD) material.

그 다음에는, 절연막(410)을 리세스 게이트(390) 보다 200 ~ 300Å 두께의낮은 단차를 갖도록 상기 절연막(410)을 평탄화 식각하여 게이트 하드마스크층(380)을 노출시킨다.Next, the gate hard mask layer 380 is exposed by planarizing etching of the insulating layer 410 so that the insulating layer 410 has a lower step of 200 to 300 Å thicker than the recess gate 390.

다음에는, 전체 표면상에 질화막(미도시)을 형성한다. Next, a nitride film (not shown) is formed on the entire surface.

이때, 질화막은 50 ~ 150Å 두께로 형성하는 것이 바람직하다.At this time, the nitride film is preferably formed to a thickness of 50 ~ 150Å.

도 2c를 참조하면, 질화막을 에치백(Etchback)하여 리세스 게이트(390) 상측의 양 측벽에 새 부리 형태의 질화막 패턴(420)을 형성한다.Referring to FIG. 2C, the nitride film is etched back to form a new beak-shaped nitride film pattern 420 on both sidewalls of the recess gate 390.

도 2d를 참조하면, 절연막(도 2c의 410)을 습식 식각(Wet Etching)을 이용하 여 제거한 후, 랜딩 플러그 콘택홀(430)을 형성한다.Referring to FIG. 2D, the insulating film 410 of FIG. 2C is removed by wet etching, and then a landing plug contact hole 430 is formed.

다음에는, 랜딩 플러그 콘택홀(430)을 매립하는 랜딩 플러그(미도시)를 형성한다. Next, a landing plug (not shown) filling the landing plug contact hole 430 is formed.

이때, 랜딩 플러그는 랜딩 플러그 콘택홀(430)을 매립하는 콘택 물질을 형성하고 이를 평탄화 식각하여 형성한 것이다.In this case, the landing plug is formed by forming a contact material filling the landing plug contact hole 430 and flattening the etching.

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 게이트 사이에 절연막을 형성하고 상기 절연막을 게이트보다 낮은 단차로 평탄화 식각한 후, 전체 표면상에 질화막을 형성하여 상기 게이트 측벽에 새부리 모양의 질화막 패턴을 형성함으로써, 랜딩 플러그와 게이트 간에 SAC(Self Aligned Contact) 페일(Fail) 및 소자분리막의 절연막 로스(Loss)에 의한 SAC(Self Aligned Contact) 페일(Fail)을 방지하여 반도체 소자의 수율 향상이 가능한 효과를 제공한다.      BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor device, wherein an insulating film is formed between gates, and the insulating film is flattened and etched with a lower level than the gate, and a nitride film is formed on the entire surface to form a bird-shaped nitride film pattern on the sidewall of the gate. Formation prevents SAC (Self Aligned Contact) Fail between the landing plug and the gate and SAC (Self Aligned Contact) Fail due to the insulating film loss of the device isolation film, thereby improving the yield of the semiconductor device. To provide.

아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.     In addition, the preferred embodiment of the present invention for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (8)

반도체 기판상에 게이트를 형성하는 단계;Forming a gate on the semiconductor substrate; 상기 게이트 사이에 절연막을 매립하는 단계;Filling an insulating film between the gates; 상기 절연막을 상기 게이트보다 낮은 단차로 평탄화 식각하는 단계;Planar etching the insulating film to a step lower than the gate; 상기 게이트를 포함한 전체 표면상에 질화막을 형성하는 단계;Forming a nitride film over the entire surface including the gate; 상기 질화막을 에치백하여 상기 절연막 상부의 상기 게이트 측벽에 새부리 모양의 질화막 패턴을 형성하는 단계; 및Etching back the nitride film to form a beak-shaped nitride film pattern on the gate sidewall of the insulating film; And 상기 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.And removing the insulating film. 제 1 항에 있어서,The method of claim 1, 상기 절연막은 4000 ~ 6000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.The insulating film is a method of forming a semiconductor device, characterized in that formed to a thickness of 4000 ~ 6000Å. 제 1 항에 있어서,The method of claim 1, 상기 절연막은 200 ~ 300Å 두께의 단차를 갖도록 평탄화 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.The insulating film is a method of forming a semiconductor device, characterized in that the planarization etching so as to have a step of 200 ~ 300Å thickness. 제 1 항에 있어서,The method of claim 1, 상기 절연막은 SOD 물질을 사용하는 것을 특징으로 하는 반도체 소자의 형성 방법.The insulating layer is a method of forming a semiconductor device, characterized in that using the SOD material. 제 1 항에 있어서,The method of claim 1, 상기 질화막은 50 ~ 150Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.The nitride film is a method of forming a semiconductor device, characterized in that formed to a thickness of 50 ~ 150Å. 제 1 항에 있어서,The method of claim 1, 상기 게이트 측벽에 게이트 스페이서를 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.And forming a gate spacer on the sidewalls of the gate. 제 6 항에 있어서,The method of claim 6, 상기 게이트 스페이서는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.The gate spacer is formed of a nitride film. 제 6 항에 있어서,The method of claim 6, 상기 게이트 스페이서는 10 ~ 80Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법. The gate spacer is a method of forming a semiconductor device, characterized in that formed in a thickness of 10 ~ 80Å.
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