【０００１】
【発明の属する技術分野】
この発明は、半導体装置、特に、セルフアラインコンタクトを備え、メモリーゲートを有する半導体装置に関するものである。
【０００２】
【従来の技術】
半導体装置の微細化に必須の技術である自己整合型のコンタクト（セルフアラインコンタクト）構造は、ゲート電極の上部及び両側壁部を窒化膜などの電気的な絶縁性を持ち、かつ、ゲート電極を埋め込んでいる高濃度にドーピングされた酸化膜（ＢＰ−ＴＥＯＳなど）とコンタクトエッチング時に選択性を持つような膜でカバーすることにより、ゲート電極との電気的絶縁性を確保できるようなコンタクト構造である。
【０００３】
セルフアラインコンタクト構造の形成に当たって重要なポイントはエッチングである。即ち、ゲート電極をカバーする窒化膜などの絶縁膜と、ゲート電極を埋め込んでいる高濃度にドーピングされた酸化膜（ＢＰ−ＴＥＯＳなど）とを高い選択比をもってエッチングできるかどうかが問題となる。
この選択比が十分に確保できなければ、コンタクトを形成するコンタクト部材とゲート電極との絶縁が不十分となる。ゲート電極の断面形状の高さ／横幅の比（アスペクト比）が高いと、当然コンタクト深さは深く、それに応じてコンタクトのエッチング時間は長くなり、エッチングのストッパとなる窒化膜にも膜減りが生ずる。この結果として所期の目的である絶縁性の確保が困難になってくる。
【０００４】
一方、アスペクト比の高いゲート電極を有する半導体装置としてＥＥ−ＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）が良く知られている。この装置のゲート電極は、いわゆるメモリーゲート構造となっており、半導体基板上に形成されたソース電極とドレイン電極に挟まれたチャンネル領域上にゲート絶縁膜を介してフローティングゲート電極が形成され、更に、フローティングゲート電極上に例えば酸化／窒化／酸化膜（以下、ＯＮＯ膜という）からなる層間絶縁膜を介してコントロールゲート電極が形成された構造となっており、フローティングゲート電極に蓄積された電荷量によって変化するコントロールゲート電極のしきい値電圧の状態をメモリとして用いている。（例えば特許文献１参照）。
【０００５】
【特許文献１】
特開２０００−２１６２７２号公報（段落０００１−０００２、図１）
【０００６】
【発明が解決しようとする課題】
従来の半導体装置は以上のように構成され、メモリーゲートの断面は単体トランジスタのゲート構造よりも高いアスペクト比となるため、セルフアラインコンタクト構造部分における絶縁性の確保が困難となる。
また、ＥＥ−ＰＲＯＭにおいては、その動作原理上、消去または書き込みの動作時に非常に高い電圧がコンタクト部材とゲート電極間に印加されるため、セルフアラインコンタクト構造部分における絶縁性の確保の問題が一層厳しくなる。
更に、特許文献１に記載されたメモリーゲート構造は、フローティングゲート電極とコントロールゲート電極との間に設けられている層間絶縁膜の幅がコントロールゲート電極の幅と等しく、かつ、フローティングゲート電極の幅より狭く形成され、コントロールゲート電極の側面に形成される第１サイドウォール及びその外側面に設けられる第２サイドウォールが層間絶縁膜の側端面を覆う形になっているため、セルフアラインコンタクト形成のドライエッチング時にフォトレジストマスクの重ね合わせのずれ等に起因して層間絶縁膜側端面近傍のサイドウォールがエッチングされた場合には、高電圧印加時にセルフアラインコンタクトとフローティングゲートとがショートするという問題点があった。
【０００７】
この発明は、上記のような問題点に対処するためになされたもので、ＥＥ−ＰＲＯＭのようなメモリーゲート構造においてもセルフアラインコンタクト構造部分における十分な絶縁性を確保し、また、セルフアラインコンタクト形成のドライエッチング時において、フォトレジストマスクの重ね合わせにずれが生じた場合でもセルフアラインコンタクト部とフローティングゲート電極とがショートすることのない半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体基板上にゲート絶縁膜を介して形成された複数のフローティングゲート電極と、これらのフローティングゲート電極上にそれぞれ設けられ、上記各フローティングゲート電極と同じ幅を有する層間絶縁膜と、上記各層間絶縁膜上に上記フローティングゲート電極より狭い幅で形成され、上記フローティングゲート電極及び層間絶縁膜と共にメモリーゲートを構成するコントロールゲート電極と、これらのコントロールゲート電極上にそれぞれ設けられ、上記コントロールゲート電極形成時のハードマスクを構成する絶縁膜と、上記各コントロールゲート電極の側面及び上記層間絶縁膜の上面に形成され、外側面が上記層間絶縁膜の側端面より外方にはみださないようにされた第１サイドウォールと、上記第１サイドウォールの外側面及び上記層間絶縁膜の側面並びに上記フローティングゲート電極の側面に形成された第２サイドウォールと、上記第２サイドウォールと上記絶縁膜上に形成され、上記メモリーゲートに対応したセルフアラインコンタクト形成用の絶縁膜とを備えたものである。
【０００９】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１を図にもとづいて説明する。図１は、実施の形態１の構成上の特徴を明確にするため、この発明をＥＥ−ＰＲＯＭに適用した場合の製造方法を工程順に示したものである。
先ず、図１（ａ）に示すように、シリコン基板１上に厚さ９ｎｍのＳｉＯ２からなるゲート酸化膜２、厚さ１００ｎｍのポリＳｉからなるフローティングゲート電極３、厚さ１５ｎｍの層間絶縁膜を形成するＯＮＯ膜４、厚さ１２０ｎｍのポリＳｉからなるコントロールゲート電極の下層５Ａ、厚さ１００ｎｍのＷＳｉからなり、下層５Ａと共にコントロールゲート電極５を構成するコントロールゲート電極の上層５Ｂ、厚さ２００ｎｍのＳｉＮからなり、ハードマスクを構成する絶縁層６を順次形成し、更に、絶縁層６の上にメモリーゲート用のパターンを構成する厚さ６５５ｎｍのフォトレジストパターン７を形成する。
【００１０】
次に、図１（ｂ）に示すように、フォトレジストパターン７をマスクとして絶縁層６をエッチングし、メモリーゲート形成用のハードマスク６を形成する。
次に、図１（ｃ）に示すように、ハードマスク６を用いてコントロールゲート電極の上層５Ｂ、下層５Ａをエッチングすると共に、コントロールゲート電極５Ａ、５Ｂ（合わせて５とする、以下同じ）の側面にＳｉＮからなる第１サイドウォール８を枠付け形成する。第１サイドウォール８の下端はＯＮＯ膜４の上面に接するようにする。その後、図１（ｄ）に示すように、ハードマスク６及び第１サイドウォール８をマスクにして層間絶縁膜であるＯＮＯ膜４をエッチングする。
その後、図１（ｅ）に示すように、フローティングゲート電極３をエッチングし、コントロールゲート電極５、ＯＮＯ膜４及びフローティングゲート電極３からなるメモリーゲートを形成する。
【００１１】
この時、ＯＮＯ膜４はフローティングゲート電極３と同じ幅に形成され、コントロールゲート電極５と第１サイドウォール８及びフローティングゲート電極３は次のような寸法関係に形成される。
（コントロールゲート電極の幅）＋（第１サイドウォールの厚さ）＝（フローティングゲート電極の幅） ……（式１）
次に、図１（ｆ）に示すように、第１サイドウォール８の外側面及びＯＮＯ膜４の側面並びにフローティングゲート電極３の側面にＳｉＮからなる第２サイドウォール９を枠付け形成すると共に、ＳｉＯ２からなる絶縁膜１０で全体を覆う。
【００１２】
その後、図２に示すように、絶縁膜１０上にフォトレジストパターン１１を形成し、これをマスクとして絶縁膜１０にドライエッチングを施し、絶縁膜１０と第２サイドウォール９との選択性が得られる条件とすることにより、セルフアラインコンタクト用の開口１２を形成する。この開口１２には、図示しないタングステンが埋め込まれ、ソース電極が形成される。
このような構成において、メモリーゲートへの書き込み、消去は周知のように、ゲート酸化膜２を通して電子のやり取りをすることにより行なわれる。
【００１３】
この実施の形態は以上のように構成され、コントロールゲート電極５の幅と第１サイドウォール８の厚さ及びフローティングゲート電極３の幅を（式１）のような関係に設定しているため、セルフアラインで形成された開口１２とコントロールゲート電極５との間の絶縁膜の厚さを十分なものとすることができ、絶縁耐性を向上することができる。なお、上記の実施の形態では、第１サイドウォール８をシリコン窒化膜ＳｉＮを用いて形成しているが、これをシリコン酸化膜、例えばＴＥＯＳ膜によって形成しても同様な効果を期待することができる。
また、セルフアラインコンタクト１３の平面形状については、図３に平面図を示すように、ＤＲＡＭで使用されているような円形にしてもよいし、図４に平面図を示すように、ＤＩＮＯＲ型フラッシュメモリーのソース線のような長方形にしてもよい。
【００１４】
【発明の効果】
この発明に係る半導体装置は、半導体基板上にゲート絶縁膜を介して形成された複数のフローティングゲート電極と、これらのフローティングゲート電極上にそれぞれ設けられ、上記各フローティングゲート電極と同じ幅を有する層間絶縁膜と、上記各層間絶縁膜上に上記フローティングゲート電極より狭い幅で形成され、上記フローティングゲート電極及び層間絶縁膜と共にメモリーゲートを構成するコントロールゲート電極と、これらのコントロールゲート電極上にそれぞれ設けられ、上記コントロールゲート電極形成時のハードマスクを構成する絶縁膜と、上記各コントロールゲート電極の側面及び上記層間絶縁膜の上面に形成され、外側面が上記層間絶縁膜の側端面より外方にはみださないようにされた第１サイドウォールと、上記第１サイドウォールの外側面及び上記層間絶縁膜の側面並びに上記フローティングゲート電極の側面に形成された第２サイドウォールと、上記第２サイドウォールと上記絶縁膜上に形成され、上記メモリーゲートに対応したセルフアラインコンタクト形成用の絶縁膜とを備えたものであるため、セルフアラインコンタクト形成のドライエッチング時において、フォトレジストマスクの重ね合わせにずれが生じた場合でも、セルフアラインコンタクト部とフローティングゲート電極とがショートすることがなく、十分な絶縁性を確保することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１の構成上の特徴を明確にするため、この発明をＥＥ−ＰＲＯＭに適用した場合の製造方法を工程順に示したものである。
【図２】この発明の実施の形態１の構成を示す概略図である。
【図３】実施の形態１のセルフアラインコンタクトの平面形状を示す概略図である。
【図４】実施の形態１のセルフアラインコンタクトの平面形状を示す概略図である。
【符号の説明】
１ シリコン基板、 ２ ゲート酸化膜、 ３ フローティングゲート電極、 ４ 層間絶縁膜、 ５Ａ、５Ｂ コントロールゲート電極、６ 絶縁層、 ７ ハードマスク、 ８ 第１サイドウォール、
９ 第２サイドウォール、 １０ 絶縁膜。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a self-aligned contact and having a memory gate.
[0002]
[Prior art]
The self-aligned contact (self-aligned contact) structure, which is an essential technology for miniaturization of semiconductor devices, has an electrical insulating property such as a nitride film on the upper and both side walls of the gate electrode, and has a gate electrode. By covering with a buried highly doped oxide film (such as BP-TEOS) and a film that has selectivity at the time of contact etching, it has a contact structure that can secure electrical insulation with the gate electrode. is there.
[0003]
An important point in forming a self-aligned contact structure is etching. That is, it is a problem whether an insulating film such as a nitride film covering the gate electrode and a heavily doped oxide film (such as BP-TEOS) filling the gate electrode can be etched with a high selectivity.
If this selectivity cannot be sufficiently ensured, insulation between the contact member forming the contact and the gate electrode will be insufficient. If the height / width ratio (aspect ratio) of the gate electrode cross-sectional shape is high, the contact depth is naturally large, and accordingly the contact etching time is prolonged, and the nitride film serving as an etching stopper is also reduced in film thickness. Occurs. As a result, it is difficult to secure the intended purpose of insulation.
[0004]
On the other hand, an EE-PROM (Electrically Erasable and Programmable Read Only Memory) is well known as a semiconductor device having a gate electrode with a high aspect ratio. The gate electrode of this device has a so-called memory gate structure, and a floating gate electrode is formed via a gate insulating film on a channel region sandwiched between a source electrode and a drain electrode formed on a semiconductor substrate. A control gate electrode is formed on the floating gate electrode via an interlayer insulating film composed of, for example, an oxidized / nitrided / oxide film (hereinafter referred to as an ONO film), and the amount of charge stored in the floating gate electrode The state of the threshold voltage of the control gate electrode, which changes depending on the state, is used as a memory. (See, for example, Patent Document 1).
[0005]
[Patent Document 1]
JP-A-2000-216272 (paragraph 0001-0002, FIG. 1)
[0006]
[Problems to be solved by the invention]
The conventional semiconductor device is configured as described above, and the cross section of the memory gate has a higher aspect ratio than that of the gate structure of the single transistor, so that it is difficult to secure the insulation in the self-aligned contact structure.
Further, in the EE-PROM, a very high voltage is applied between the contact member and the gate electrode at the time of erasing or writing operation due to its operation principle. It becomes severe.
Further, in the memory gate structure described in Patent Document 1, the width of the interlayer insulating film provided between the floating gate electrode and the control gate electrode is equal to the width of the control gate electrode, and the width of the floating gate electrode is Since the first side wall formed on the side surface of the control gate electrode and the second side wall provided on the outer side surface thereof are formed to cover the side end surface of the interlayer insulating film, the self-aligned contact is formed. When the sidewall near the interlayer insulating film side end face is etched due to misalignment of the photoresist mask during dry etching, the self-aligned contact and the floating gate are short-circuited when a high voltage is applied. was there.
[0007]
SUMMARY OF THE INVENTION The present invention has been made in order to address the above-described problems. Even in a memory gate structure such as an EE-PROM, a sufficient insulation property in a self-aligned contact structure portion is ensured. It is an object of the present invention to provide a semiconductor device in which a self-aligned contact portion and a floating gate electrode are not short-circuited even when a photoresist mask is misaligned during dry etching.
[0008]
[Means for Solving the Problems]
A semiconductor device according to the present invention includes a plurality of floating gate electrodes formed on a semiconductor substrate via a gate insulating film, and an interlayer provided on each of the floating gate electrodes and having the same width as each of the floating gate electrodes. An insulating film, a control gate electrode formed on each of the interlayer insulating films with a width smaller than that of the floating gate electrode, and constituting a memory gate together with the floating gate electrode and the interlayer insulating film, and provided on these control gate electrodes, respectively. An insulating film that forms a hard mask when the control gate electrode is formed, and is formed on a side surface of each of the control gate electrodes and on an upper surface of the interlayer insulating film, and an outer surface is located outside a side end surface of the interlayer insulating film. The first sidewall, which is prevented from protruding, and A second sidewall formed on an outer surface of one sidewall, a side surface of the interlayer insulating film, and a side surface of the floating gate electrode; and a second sidewall formed on the second sidewall and the insulating film and corresponding to the memory gate. And an insulating film for forming a self-aligned contact.
[0009]
BEST MODE FOR CARRYING OUT THE INVENTION
Embodiment 1 FIG.
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. FIG. 1 shows a manufacturing method when the present invention is applied to an EE-PROM in order of steps in order to clarify the structural features of the first embodiment.
First, as shown in FIG. 1A, a gate oxide film 2 made of SiO 2 having a thickness of 9 nm, a floating gate electrode 3 made of poly-Si having a thickness of 100 nm, and an interlayer insulating film having a thickness of 15 nm are formed on a silicon substrate 1. ONO film 4, a lower layer 5A of a control gate electrode made of poly-Si having a thickness of 120 nm, an upper layer 5B made of WSi having a thickness of 100 nm and constituting the control gate electrode 5 together with the lower layer 5A, a thickness of 200 nm An insulating layer 6 comprising a hard mask is sequentially formed, and a 655 nm thick photoresist pattern 7 constituting a memory gate pattern is formed on the insulating layer 6.
[0010]
Next, as shown in FIG. 1B, the insulating layer 6 is etched using the photoresist pattern 7 as a mask to form a hard mask 6 for forming a memory gate.
Next, as shown in FIG. 1C, the upper layer 5B and the lower layer 5A of the control gate electrode are etched using the hard mask 6, and the control gate electrodes 5A and 5B (together, 5) are formed. A first sidewall 8 made of SiN is framed and formed on the side surface. The lower end of the first sidewall 8 is in contact with the upper surface of the ONO film 4. Thereafter, as shown in FIG. 1D, the ONO film 4 which is an interlayer insulating film is etched using the hard mask 6 and the first sidewall 8 as a mask.
Thereafter, as shown in FIG. 1E, the floating gate electrode 3 is etched to form a memory gate including the control gate electrode 5, the ONO film 4, and the floating gate electrode 3.
[0011]
At this time, the ONO film 4 is formed to have the same width as the floating gate electrode 3, and the control gate electrode 5, the first sidewall 8, and the floating gate electrode 3 are formed in the following dimensional relationship.
(Width of control gate electrode) + (thickness of first sidewall) = (width of floating gate electrode) (Formula 1)
Next, as shown in FIG. 1F, a second sidewall 9 made of SiN is framed and formed on the outer surface of the first sidewall 8, the side surface of the ONO film 4, and the side surface of the floating gate electrode 3. The whole is covered with an insulating film 10 made of SiO 2 .
[0012]
Thereafter, as shown in FIG. 2, a photoresist pattern 11 is formed on the insulating film 10 and the insulating film 10 is dry-etched using the photoresist pattern 11 as a mask to obtain selectivity between the insulating film 10 and the second sidewall 9. Under these conditions, an opening 12 for self-aligned contact is formed. In the opening 12, tungsten (not shown) is buried to form a source electrode.
In such a configuration, writing and erasing to the memory gate are performed by exchanging electrons through the gate oxide film 2 as is well known.
[0013]
This embodiment is configured as described above, and the width of the control gate electrode 5, the thickness of the first side wall 8, and the width of the floating gate electrode 3 are set in a relationship as shown in (Equation 1). The thickness of the insulating film between the control gate electrode 5 and the opening 12 formed by self-alignment can be made sufficient, and the insulation resistance can be improved. In the above embodiment, the first sidewall 8 is formed using the silicon nitride film SiN. However, the same effect can be expected even if the first side wall 8 is formed using a silicon oxide film, for example, a TEOS film. it can.
The planar shape of the self-aligned contact 13 may be a circular shape as used in a DRAM as shown in a plan view in FIG. 3, or a DINOR type flash as shown in a plan view in FIG. It may be a rectangle such as a memory source line.
[0014]
【The invention's effect】
A semiconductor device according to the present invention includes a plurality of floating gate electrodes formed on a semiconductor substrate via a gate insulating film, and an interlayer provided on each of the floating gate electrodes and having the same width as each of the floating gate electrodes. An insulating film, a control gate electrode formed on each of the interlayer insulating films with a width smaller than that of the floating gate electrode, and forming a memory gate together with the floating gate electrode and the interlayer insulating film; and a control gate electrode provided on each of these control gate electrodes. An insulating film that forms a hard mask when the control gate electrode is formed, and is formed on a side surface of each of the control gate electrodes and on an upper surface of the interlayer insulating film, and an outer surface thereof is located outside a side end surface of the interlayer insulating film. The first sidewall, which is prevented from protruding, and A second sidewall formed on an outer surface of one sidewall, a side surface of the interlayer insulating film, and a side surface of the floating gate electrode; and a second sidewall formed on the second sidewall and the insulating film and corresponding to the memory gate. Since it is provided with an insulating film for forming a self-aligned contact, the self-aligned contact portion and the floating gate electrode can be formed even when the photoresist mask is misaligned during dry etching for forming the self-aligned contact. However, there is no short circuit, and sufficient insulation can be secured.
[Brief description of the drawings]
FIG. 1 shows a manufacturing method in the case where the present invention is applied to an EE-PROM in order of steps in order to clarify the structural features of the first embodiment of the present invention.
FIG. 2 is a schematic diagram showing a configuration of the first embodiment of the present invention.
FIG. 3 is a schematic diagram showing a planar shape of a self-aligned contact according to the first embodiment.
FIG. 4 is a schematic diagram showing a planar shape of the self-aligned contact according to the first embodiment.
[Explanation of symbols]
Reference Signs List 1 silicon substrate, 2 gate oxide film, 3 floating gate electrode, 4 interlayer insulating film, 5A, 5B control gate electrode, 6 insulating layer, 7 hard mask, 8 first sidewall,
9 Second sidewall, 10 Insulating film.
