KR20090095841A - 적층 구조 반도체 소자의 제조 방법 - Google Patents

적층 구조 반도체 소자의 제조 방법 Download PDF

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Abstract

터짐 불량 등의 의한 반도체 소자의 불량률이 높아지는 것을 방지할 수 있는 적층 구조 반도체 소자의 제조 방법을 개시한다. 본 발명에 따른 적층 구조 반도체 소자의 제조 방법은 제1 영역과 제2 영역이 정의된 제1 반도체 기판을 준비하는 단계, 반도체 기판의 제1 영역 상에 제1 트랜지스터를 형성하는 단계, 제1 트랜지스터를 덮는 제1 절연층을 형성하는 단계, 제1 영역 상에 형성된 제1 절연층 상에 제2 반도체 기판층을 접합하는 단계 및 제2 영역 상에 제2 반도체 기판층의 상면과 동일 평면상의 상면을 가지는 제2 절연층을 형성하는 단계를 포함한다.
적층 구조, 터짐 불량, 기판 접합, 열처리

Description

적층 구조 반도체 소자의 제조 방법{Method for fabricating of a stacked semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 특히 실리콘 직접 접합 방법에 의하여 형성되는 적층 구조 반도체 소자의 제조 방법에 관한 것이다.
산업 전 분야에 걸친 기술의 발전과 함께 인터넷이 널리 보급되면서 인터넷을 통해서 다양하고 많은 정보를 얻을 수 있다. 이러한 상황에서 보다 많은 정보를 저장할 수 있고, 보다 많은 정보를 신속하게 처리할 수 있는 정보 저장 장치가 요구되고 있다. 이에 따라 DRAM이나 SRAM과 같은 휘발성 메모리 소자에서부터 플래시 메모리나 MRAM, FRAM, PRAM 등과 같은 불휘발성 메모리 소자 등이 소개되고 있고, 이들의 변형 제품도 개발되고 있다.
이러한 메모리 소자는 트랜지스터와 커패시터 혹은 불휘발성 메모리 저장 셀 등과 같은 기본 소자들을 포함하고 있으므로, 메모리 소자에 보다 많은 정보를 저장하기 위해서는 이러한 기본 소자들의 집적도를 높일 필요가 있다. 그 한 방법으로 기존에는 상기 기본 소자들의 전기적 특성은 그대로 유지하면서 메모리 소자에서 상기 기본 소자들이 차지하는 면적을 줄여 상기 메모리 소자의 집적도를 높여 왔고, 최근에는 보다 높은 집적도를 갖는 메모리 소자에 대한 수요가 증가하면서 상기 기본 소자들, 예컨대 CMOS 소자를 구성하는 트랜지스터들을 평면상에 형성하는 대신, 수직으로 적층하는 적층 구조 반도체 소자를 채용하여 메모리 소자의 집적도를 높이고 있다.
이와 같은 적층 구조 반도체 소자의 제조 방법에는 여러 가지가 제시되고 있다. 예를 들면 반도체 기판 상에 한 층의 반도체 소자를 제조한 후, 실리콘과 같은 반도체 기판층을 증착하는 방법이 제시되고 있다. 그러나 이 경우, 증착된 반도체 기판층은 다른 층의 반도체 소자를 제조하는 데에 있어서 요구되는 품질을 얻기에 어려움을 가지고 있다. 따라서 형성된 한 층의 반도체 소자를 덮은 절연층 상에 직접 실리콘과 같은 반도체 기판을 접합하는 방법이 제시되었다.
그런데, 반도체 기판을 접합하기 위하여 열처리하는 과정에서 접합면에 존재하는 상기 이온들과 분자들에 의해 가스가 형성되는데, 이러한 가스들이 완전히 배출되지 못하고 잔류되는 경우가 발생할 수 있다. 이 경우, 접합면에서 부분적인 단차가 있는 곳에 가스들이 포집되어 접합된 반도체 기판이 터지는 결함(popping defect)들이 발생할 수 있다. 이러한 터지는 결함들이 발생한 경우, 반도체 소자의 불량율을 높이게 되어 수율을 떨어뜨리게 되는 문제점을 발생시킨다.
본 발명이 해결하고자 하는 기술적 과제는 상기한 문제점을 해결하기 위하여 터지는 결함을 방지할 수 있는 적층 구조 반도체 소자의 제조 방법을 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 적층 구조 반도체 소자의 제조 방법을 제공한다.
본 발명에 따른 적층 구조 반도체 소자의 제조 방법의 제1 양상은 제1 영역과 제2 영역이 정의된 제1 반도체 기판을 준비하는 단계, 상기 반도체 기판의 제1 영역 상에 제1 트랜지스터를 형성하는 단계, 상기 제1 트랜지스터를 덮는 제1 절연층을 형성하는 단계, 상기 제1 영역 상에 형성된 상기 제1 절연층 상에 제2 반도체 기판층을 접합하는 단계 및 상기 제2 영역 상에 상기 제2 반도체 기판층의 상면과 동일 평면상의 상면을 가지는 제2 절연층을 형성하는 단계를 포함한다.
상기 제2 반도체 기판층을 접합하는 단계는, 상기 제1 절연층 상에 예비 제2 반도체 기판을 접합하는 단계 및 상기 예비 제2 반도체 기판 중 상기 제2 영역 상에 형성된 부분을 제거하여 상기 제1 절연층을 노출시키는 단계를 포함할 수 있다.
상기 제1 절연층을 노출시키는 단계 후에 상기 제1 절연층과 상기 제2 반도체 기판층과의 결합력을 강화하기 위하여 열처리를 하는 단계를 더 포함하는 것이 바람직하다.
상기 제1 절연층을 형성하는 단계는, 상기 제1 트렌지스터를 덮는 제1 절연물질층을 형성하는 단계 및 상기 제1 절연물질층을 평탄화하는 단계를 포함할 수 있다.
또한 본 발명에 따른 적층 구조 반도체 소자의 제조 방법의 제1 양상은 제1 영역과 제2 영역이 정의된 제1 반도체 기판을 준비하는 단계, 상기 반도체 기판의 제1 영역 상에 제1 트랜지스터를 형성하는 단계, 상기 제1 트랜지스터를 덮는 제1 절연층을 형성하는 단계, 상기 제1 상면 상에 제2 반도체 기판층을 접합하는 단계 및 상기 제2 상면 상에 상기 제2 반도체 기판층의 상면과 동일 평면상의 상면을 가지는 제2 절연층을 형성하는 단계를 포함하고, 상기 제1 절연층의 상면은 상기 제1 영역 상의 상면인 제1 상면과 상기 제2 영역 상의 상면인 제2 상면으로 이루어지며, 상기 제1 상면은 상기 제2 상면보다 돌출된다.
상기 제1 절연층을 형성하는 단계는, 상기 제1 트렌지스터를 덮는 제1 절연물질층을 형성하는 단계, 상기 제1 절연물질층을 평탄화하여 예비 제1 절연층을 형성하는 단계 및 상기 예비 제1 절연층 중 상기 제2 영역 상에 형성된 부분을 일부 제거하는 단계를 포함하는 것이 바람직하다.
상기 제2 반도체 기판층을 접합하는 단계는, 상기 제1 절연층 상에 상기 제1 상면과 접촉하는 예비 제2 반도체 기판을 접합하는 단계, 상기 예비 제2 반도체 기판 중 상기 제2 상면 상에 있는 부분을 분리해 제거하여 상기 제2 반도체 기판층을 형성하는 단계 및 상기 제1 상면과 상기 제2 반도체 기판층과의 결합력을 강화하기 위하여 열처리를 하는 단계를 더 포함하는 것이 바람직하다.
상기 제2 반도체 기판층 상에 제2 트랜지스터를 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 제1 영역은 셀 영역을 포함하고, 상기 제2 영역은 코어 및 주변 회로 영역을 포함하는 것이 바람직하다. 또는 상기 제1 영역은 상기 제2 트랜지스터가 형성되는 활성 영역을 포함하고, 상기 제2 영역은 상기 제2 트랜지스터 간의 소자 분리 영역을 포함하는 것이 바람직하다.
본 발명에 따른 적층 구조 반도체 소자의 제조 방법은 상층에 트랜지스터를 포함하는 단위 소자를 형성하기 위한 반도체 기판을 접합하고 결합력을 높이는 과정에서 발생할 수 있는 부산물 등의 가스를 배출할 수 있어, 터지는 결함 등에 의하여 반도체 소자의 불량률이 높아지는 것을 방지할 수 있다.
그리고 상층의 소자 분리 영역에 해당하는 공간도 상기 부산물 등의 가스를 배출할 수 있도록 하는 경우에는, 상기 부산물 등의 가스를 더욱 효율적으로 배출할 수 있어서, 반도체 소자의 불량률을 더욱 낮출 수 있다. 또한 상층의 소자 분리막도 별도의 공정없이 함께 형성할 수 있어서 생산성을 더욱 높일 수 있다.
이하에서는 바람직한 실시 예를 통해 당업자가 본 발명을 용이하게 이해하고 재현할 수 있도록 상세히 설명하기로 한다. 그러나 다음에 예시하는 본 발명의 실시 예는 동일한 발명의 범위 내에서 여러 가지 다른 형태로 변형될 수 있으며 본 발명의 범위가 다음에 상술하는 실시 예 및 첨부 도면에 도시된 바에 한정되는 것 은 아니다. 이하의 설명에서 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1 내지 도 5는 본 발명의 제1 실시 예에 따른 적층 구조 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 1은 본 발명의 제1 실시 예에 따른 제1 트랜지스터를 형성한 단계를 나타내는 단면도이다.
도 1을 참조하면, 제1 반도체 기판(100)은 제1 영역(I) 및 제2 영역(II)이 정의된다. 예를 들면, 제1 영역(I)을 셀(cell) 영역일 수 있고, 제2 영역(II)은 코어(core) 및 주변회로 영역일 수 있다. 제1 반도체 기판(100) 상에는 제1 트랜지스터(200, 210)를 형성한 후, 제1 트랜지스터(200, 210)를 덮는 제1 절연층(300)을 형성한다. 도시하지는 않았으나, 제1 반도체 기판(100)과 제1 절연층(300) 사이에는 캐패시터, 도전배선 등도 형성되어 있을 수 있다. 또한 제1 반도체 기판(100)에는 제1 트랜지스터(200, 210) 등의 단위 소자들간의 분리를 위한 제1 소자분리막(110, 120)이 형성될 수 있다.
여기에서 제1 트랜지스터(200, 210)는 하나의 트랜지스터 또는 동일한 종류 의 트랜지스터들을 의미하는 것은 아니며, 동일한 반도체 기판, 즉 이 경우에는 제1 반도체 기판(100) 상에 형성되는 트랜지스터들을 포괄적으로 지칭한다. 제1 영역(I) 상에 형성된 제1 트랜지스터(200)는 예를 들면, 게이트 절연막 및 게이트 전극을 포함하는 모스 트랜지스터일 도 있다. 또는 제1 영역(I) 상에 형성된 제1 트랜지스터(210)는 터널링 절연막, 전하 저장층, 블로킹 절연막 및 게이트 전극을 포함하는 메모리 트랜지스터일 수도 있다. 즉 제1 트랜지스터(200)는 디램(DRAM) 또는 플래시메모리(Flash memory) 등의 메모리 소자를 형성하기 위한 단위 소자일 수 있다. 물론 현재 가장 높은 집적도를 요구하는 반도체 소자 중 하나가 메모리 소자이기 때문에 메모리 소자를 예를 들었을 뿐, 본 발명이 메모리 소자에 한정되는 것은 아니다.
제1 절연층(300)을 형성하기 위하여 먼저 제1 트랜지스터(200, 210)를 덮는 제1 절연물질층(미도시)를 형성한다. 제1 반도체 기판(100) 상에는 제1 트랜지스터(200, 210) 등이 형성되므로 상기 제1 절연물질층의 상면은 단차를 가질 수가 있다. 따라서 상기 제1 절연물질층을 평탄화하여 제1 절연층(300)을 형성한다. 상기 제1 절연물질층은 예를 들면, 화학 기계적 연마(CMP, Chemical Mechanical Polishing)에 의하여 평탄화할 수 있다.
도 2는 본 발명의 제1 실시 예에 따른 예비 제2 반도체 기판을 접합한 단계를 나타내는 단면도이다.
도 2를 참조하면, 제1 절연층(300)의 평탄화된 상면에 예비 제2 반도체 기판(400)을 접합한다. 예비 제2 반도체 기판(400)은 적층 구조 반도체 소자의 복수 층의 반도체 기판 역할을 한다. 따라서 일반적으로 실리콘 웨이퍼를 사용하는 제1 반도체 기판(100)에 비하여 얇은 두께를 가질 수 있다. 그 이유는 예비 제2 반도체 기판(400)으로 일반적인 실리콘 웨이퍼를 사용하는 경우에는 전체 적층 구조 반도체 소자의 두께가 두꺼워져서 반도체 소자의 소형화를 이를 수 없고, 하층과 상층 사이의 전기적 연결에 어려움이 있기 때문이다. 따라서 예비 제2 반도체 기판(400)은 미리 얇은 두께를 가지도록 형성한 후 제1 절연층(300) 상에 접합하거나, 두꺼운 반도체 기판을 접합한 후 상기 두꺼운 반도체 기판을 일부 제거하여 원하는 두께만 남도록 하여 형성할 수 있다.
제1 절연층(300)과 예비 제2 반도체 기판(400)의 접합 과정은 제1 절연층(300)과 예비 제2 반도체 기판(400)의 접합면 사이에 접합 과정에서 발생하는 부산물이 발생하지 않거나 적은 양만이 발생하도록 수행되어야 한다. 예를 들면 상기 접합 과정은 짧은 시간 동안의 열처리 또는 낮은 온도의 열처리에 의하여 수행될 수 있다. 따라서 제1 절연층(300)과 예비 제2 반도체 기판(400)은 접합된 상태이나 서로 간의 결합력은 높지 않은 상태가 된다.
도 3은 본 발명의 제1 실시 예에 따른 마스크층을 형성한 단계를 나타내는 단면도이다.
도 3을 참고하면, 예비 제2 반도체 기판(400) 상에 마스크층(500)을 형성한다. 마스크층(500)은 예를 들면 포토레지스트(photo resist)로 형성될 수도 있으나, 예비 제2 반도체 기판(400)의 두께가 큰 경우에는 하드마스크층으로 형성될 수도 있다. 마스크층(500)은 바람직하게는 제1 영역(I) 상에 형성될 수 있다.
도 4는 본 발명의 제1 실시 예에 따른 제2 반도체 기판층을 형성한 단계를 나타내는 단면도이다.
도 4를 참고하면, 마스크층(500)을 식각마스크로 제1 절연층(300)이 노출될 때까지 예비 제2 반도체 기판(400)을 일부 제거하여 제2 반도체 기판층(400a)을 형성한다. 예를 들어, 마스크층(500)을 제1 영역(I) 상에 형성한 경우, 예비 제2 반도체 기판(400) 중 제2 영역(II) 상에 형성된 부분이 제거된다.
예비 제2 반도체 기판(400)을 일부 제거하기 위해서는 건식 식각법 또는 습식 식각법을 사용할 수 있다. 다만, 습식 식각법을 이용하여 예비 제2 반도체 기판(400)을 일부 제거하는 경우에는, 등방성 식각에 의한 언더컷(under-cut)을 고려하여 마스크층(500)을 형성하여야 한다. 즉, 습식 식각법으로 예비 제2 반도체 기판(400)을 일부 제거하는 경우에는 형성하고자 하는 제2 반도체 기판층(400a)보다 평면상에서 더 넓은 크기를 가지도록 마스크층(500)을 형성하여야 한다.
전술한바와 같이 제1 절연층(300)과 제2 반도체 기판층(400a)은 접합은 되었으나 그 결합력은 높지 않은 상태이다. 따라서 결합력을 높이기 위하여 열처리를 할 수 있다. 이러한 열처리 과정에서 발생되는 부산물인 H2, H2O 등의 가스는 제2 반도체 기판층(400a)이 형성되지 않아서 제1 절연층(300)이 노출된 부분을 통하여 배출되게 된다. 따라서 이러한 부산물들에 의하여 제2 반도체 기판층(400a)에 터지는 결함이 생기는 것을 방지할 수 있다.
도 5는 본 발명의 제2 실시 예에 따른 제2 절연층을 형성한 단계를 나타내는 단면도이다.
도 5를 참고하면, 노출된 제1 절연층(300) 상에 제2 절연층(600)을 형성한다. 즉, 제2 반도체 기판층(400a)이 형성되지 않은 제1 절연층(300) 상에 제2 절연층(600)을 형성한다. 이때 제2 절연층(600)의 상면과 제2 반도체 기판층(400a)의 상면은 동일 평면을 이루도록 하는 것이 바람직하다. 즉, 제2 반도체 기판층(400a)과 제2 절연층(600)은 평탄화된 연속된 상면을 가지는 것이 바람직하다.
제2 절연층(600)을 형성하기 위하여 먼저 제2 반도체 기판층(400a)을 덮는 제2 절연물질층(미도시)을 형성한다. 그런 후, 제2 반도체 기판층(400a)이 노출될 때까지 상기 제2 절연물질층을 평탄화하여 제2 절연층(600)을 형성할 수 있다. 상기 제2 절연물질층의 평탄화는 화학적 기계적 연마 공정에 의하여 이루어질 수 있다.
도시하지는 않았지만, 제2 반도체 기판층(400a) 상에는 제2 트랜지스터를 형성할 수 있다. 또한 제2 반도체 기판층(400a)과 제1 반도체 기판(100)을 연결하는 플러그(미도시)도 형성할 수 있다. 본 예시에서는 하층, 즉 제1 반도체 기판(100) 상에는 셀 영역과 코어 및 주변 회로 영역에 모두 트랜지스터, 즉 제1 트랜지스터(200, 210)를 형성하고, 상층, 즉 제2 반도체 기판층(400a) 상에는 셀 영역에만 트랜지스터, 즉 상기 제2 트랜지스터를 형성하는 경우를 보였다. 그러나, 상기 상층의 코어 및 주변 회로 영역에도 트랜지스터를 형성하는 것도 가능하다. 이를 위해서는 마스크층(500) 형성시 코어 및 주변 회로 영역 중 트랜지스터를 형성하고자 하는 부분에 해당하는 예비 제2 반도체 기판(400) 부분을 함께 덮어주어야 한다.
또한 도시하지는 않았지만, 동일한 방법으로 2개층의 적층 구조가 아니라 3개층, 4개층 또는 그 이상의 적층 구조도 형성 가능하다.
도 6 내지 도 10는 본 발명의 제2 실시 예에 따른 적층 구조 반도체 소자의 제조 방법을 나타내는 단면도들이다. 본 발명의 제2 실시 예는 도 1에 도시된 단계까지는 제1 실시 예와 동일하므로, 이후의 단계만을 설명하도록 한다. 또한 제1 실시 예와 중복되는 부분은 생략될 수도 있다.
도 6 및 도 7은 본 발명의 제2 실시 예에 따른 마스크층을 형성한 단계 및 제1 절연층을 일부 제거한 단계를 나타내는 단면도이다.
도 6 및 도 7을 참조하면, 제1 절연층(300) 상에 마스크층(510)을 형성한다. 마스크층(510)은 바람직하게는 제1 영역(I)을 덮도록 형성될 수 있다. 그런 후 마스크층(510)을 식각마스크로 제1 절연층(300)을 일부 제거한다. 이때, 제2 영역(II) 상의 제2 트랜지스터(210)는 도시한 바와 같이 노출되지 않거나, 적어도 제2 영역(II) 상의 제2 트랜지스터(210)에 포함되어 있는 도전물질이 노출되지 않도록 한다. 만일, 제2 영역(II) 상의 제2 트랜지스터(210)보다 위 부분의 제1 절연층(300) 내에 다른 도전배선이 형성되어 있는 경우에는 상기 다른 도전 배선이 노출되지 않도록 한다.
제2 영역(II) 상의 제2 트랜지스터(210) 또는 상기 다른 도전 배선에 도전물질을 보호하기 위한 캐핑층이 형성된 경우에는 상기 캐핑층을 식각 정지막으로 하여 제1 절연층(300)을 제거하는 것이 바람직하다.
그 결과, 제1 절연층(300)은 제1 영역(I) 상의 상면인 제1 상면이 제2 영 역(II) 상의 상면인 제2 상면보다 돌출되어 있는 형태를 가지게 된다. 즉, 제1 절연층(300)은 제1 영역(I) 상에서 제2 영역(II) 상보다 돌출된 구조를 가진다.
도 8은 본 발명의 제2 실시 예에 따른 예비 제2 반도체 기판을 접합한 단계를 나타내는 단면도이다.
도 8을 참조하면, 제1 절연층(300) 상에 예비 제2 반도체 기판(410)을 접합한다. 예비 제2 반도체 기판(410)은 상면과 하면이 평탄화되어 있으므로 제1 절연층(300)의 제1 영역(I) 상의 상면인 상기 제1 상면과만 접합된다. 따라서 제2 영역 (II) 상에서 제1 절연층(300)과 예비 제2 반도체 기판(410)의 사이에는 빈 공간이 존재하게 된다.
도 9는 본 발명의 제2 실시 예에 따른 제2 반도체 기판층을 형성한 단계를 나타내는 단면도이다.
도 9를 참조하면, 예비 제2 반도체 기판(410) 중 제2 영역(II) 상에 있는 부분을 제거하여 제2 반도체 기판층(410a)을 형성한다. 이때 예비 제2 반도체 기판(410) 중 제2 영역(II) 상에 있는 부분은 도 3 및 도 4에서 설명한 것과 같이, 식각으로 제거할 수도 있다. 그러나 예비 제2 반도체 기판(410) 중 제1 영역(I) 상에 있는 부분은 제1 절연층(300)과 접합되어 있는 점을 이용하여, 제1 절연층(300)과 접합되어 있지 않은 부분을 직접 분리시켜서 제거할 수 있다.
예를 들어, 제1 영역(I)이 셀 영역인 경우, 제1 영역(I)은 넓은 직사각형 형태를 가질 수 있다. 이때 예비 제2 반도체 기판(410)이 단결정 실리콘 기판인 경우에는 제2 반도체 기판(410)은 방향성을 가지고 쉽게 분리될 수 있다. 따라서 예비 제2 반도체 기판(410) 중 제1 절연층(300)과 접합되어 있는 부분은 그대로 남기고, 제2 영역(II) 상에 형성된 부분만을 제거할 수 있다.
그 후 제1 절연층(300)과 제2 반도체 기판층(410a) 사이 접합의 결합력을 높이기 위하여 열처리를 할 수 있다. 이러한 열처리 과정에서 발생되는 부산물인 H2, H2O 등의 가스는 제2 반도체 기판층(401a)이 형성되지 않아서 제1 절연층(300)이 노출된 부분을 통하여 배출되게 된다. 따라서 이러한 부산물들에 의하여 제2 반도체 기판층(410a)에 터지는 결함이 생기는 것을 방지할 수 있다.
도 10은 본 발명의 제2 실시 예에 따른 제2 절연층을 형성한 단계를 나타내는 단면도이다.
도 10을 참고하면, 제2 영역(II) 상의 제1 절연층(300) 상에 제2 절연층(610)을 형성한다. 이때 제2 절연층(610)의 상면과 제2 반도체 기판층(410a)의 상면은 동일 평면을 이루도록 하는 것이 바람직하다. 즉, 제2 반도체 기판층(410a)과 제2 절연층(610)은 평탄화된 연속된 상면을 가지는 것이 바람직하다.
도 11 내지 도 12은 본 발명의 제3 실시 예에 따른 적층 구조 반도체 소자의 제조 방법을 나타내는 단면도들이다. 본 발명의 제3 실시 예는 도 1 내지 도 2에 도시된 단계까지는 제1 실시 예와 동일하므로, 이후의 단계만을 설명하도록 한다. 또한 제1 실시 예와 중복되는 부분은 생략될 수도 있다.
도 11은 본 발명의 제3 실시 예에 따른 마스크층을 형성한 단계를 나타내는 단면도이다.
도 11을 참고하면, 예비 제2 반도체 기판(420) 상에 마스크층(500)을 형성한다. 이때 마스크층(500)은 후술할 제2 트랜지스터가 형성될 활성영역(Ia) 상을 덮도록 형성할 수 있다. 도 11에서 활성영역(Ia)은 제1 반도체 기판(100)의 활성영역과 동일한 영역으로 보이나, 반드시 일치해야만 하는 것은 아니다.
도 12는 본 발명의 제3 실시 예에 따른 제2 반도체 기판층을 형성한 단계를 나타내는 단면도이다.
도 12를 참고하면, 마스크층(500)을 식각마스크로 하여 예비 제2 반도체 기판(420)을 제1 절연층(300)이 노출될 때까지 제거하여 제2 반도체 기판층(420a)을 형성한다. 그런 후 제2 반도체 기판층(420a)과 제1 절연층(300) 사이 접합의 결합력을 높이기 위한 열처리를 진행할 수 있다.
도시하지는 않았으나, 도 5에서 설명한 것과 유사하게, 제2 반도체 기판층(420a)이 형성되지 않아 제1 절연층(300)이 노출된 부분 상에 제2 절연층(미도시)을 형성한다. 따라서 상기 제2 절연층은 코어 및 주변 회로 영역과 함께 소자 분리 영역(Ib) 상에 형성되게 된다. 따라서 제2 반도체 기판층(420a)과 제1 절연층(300) 사이 접합의 결합력을 높이기 위한 열처리 과정에서 발생하는 부산물인 가스를 배출시키기 위한 공간과 함께 상기 제2 트랜지스터를 형성하는데에 필요한 제2 소자 분리막(미도시)의 형성에 필요한 공간을 함께 형성할 수 있게 된다. 이때 소자 분리 영역(Ib) 상에 형성된 상기 제2 절연층은 상기 제2 소자 분리막이 된다.
이후, 도 5에서 설명한 것과 같은 방법으로 제2 반도체 기판층(420a) 상에는 상기 제2 트랜지스터 및 제2 반도체 기판층(420a)과 제1 반도체 기판(100)을 연결 하는 플러그(미도시)를 형성할 수 있다.
도시하지는 않았으나, 본 발명의 제4 실시 예는, 제3 실시 예에 제2 실시 예의 방법을 응용하여 달성할 수 있다. 즉, 도 11에서 예비 제2 반도체 기판(420)을접합하기 전에 제1 절연층(300) 상에 먼저 마스크층(520)을 형성하여 제1 절연층(300)의 일부를 제거한다. 그 후 예비 제2 반도체 기판(420)을 마스크층(520)이 형성되어 일부 제거되지 않은 제1 절연층(300)의 상면과 접합시킨다. 예비 제2 반도체 기판(420) 중 제1 절연층(300)과 접합하지 않은 부분을 제거하면 제2 반도체 기판층을 형성할 수 있다.
도 1 내지 도 5는 본 발명의 제1 실시 예에 따른 적층 구조 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 6 내지 도 10는 본 발명의 제2 실시 예에 따른 적층 구조 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 11 내지 도 12은 본 발명의 제3 실시 예에 따른 적층 구조 반도체 소자의 제조 방법을 나타내는 단면도들이다.
<도면의 주요부분에 대한 설명>
100 : 제1 반도체 기판 110, 120 : 제1 소자분리막
200, 210 : 제1 트랜지스터 300 : 제1 절연층
400, 410, 420 : 예비 제2 반도체 기판
400a, 410a, 420a : 제2 반도체 기판층
500, 510, 520 : 마스크층 600, 610 : 제2 절연층

Claims (13)

  1. 제1 영역과 제2 영역이 정의된 제1 반도체 기판을 준비하는 단계;
    상기 반도체 기판의 제1 영역 상에 제1 트랜지스터를 형성하는 단계;
    상기 제1 트랜지스터를 덮는 제1 절연층을 형성하는 단계;
    상기 제1 영역 상에 형성된 상기 제1 절연층 상에 제2 반도체 기판층을 접합하는 단계; 및
    상기 제2 영역 상에 상기 제2 반도체 기판층의 상면과 동일 평면상의 상면을 가지는 제2 절연층을 형성하는 단계;를 포함하는 적층 구조 반도체 소자의 제조 방법.
  2. 제1 항에 있어서 상기 제2 반도체 기판층을 접합하는 단계는,
    상기 제1 절연층 상에 예비 제2 반도체 기판을 접합하는 단계; 및
    상기 예비 제2 반도체 기판 중 상기 제2 영역 상에 형성된 부분을 제거하여 상기 제1 절연층을 노출시키는 단계;를 포함하는 것을 특징으로 하는 적층 구조 반도체 소자의 제조 방법.
  3. 제2 항에 있어서, 상기 제1 절연층을 노출시키는 단계 후에 상기 제1 절연층과 상기 제2 반도체 기판층과의 결합력을 강화하기 위하여 열처리를 하는 단계를 더 포함하는 것을 특징으로 하는 적층 구조 반도체 소자의 제조 방법.
  4. 제1 항에 있어서 상기 제1 절연층을 형성하는 단계는,
    상기 제1 트렌지스터를 덮는 제1 절연물질층을 형성하는 단계; 및
    상기 제1 절연물질층을 평탄화하는 단계;를 포함하는 것을 특징으로 하는 적층 구조 반도체 소자의 제조 방법.
  5. 제1 항에 있어서,
    상기 제2 반도체 기판층 상에 제2 트랜지스터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 적층 구조 반도체 소자의 제조 방법.
  6. 제5 항에 있어서,
    상기 제1 영역은 셀 영역을 포함하고, 상기 제2 영역은 코어 및 주변 회로 영역을 포함하는 것을 특징으로 하는 적층 구조 반도체 소자의 제조 방법.
  7. 제5 항에 있어서,
    상기 제1 영역은 상기 제2 트랜지스터가 형성되는 활성 영역을 포함하고, 상기 제2 영역은 상기 제2 트랜지스터 간의 소자 분리 영역을 포함하는 것을 특징으로 하는 적층 구조 반도체 소자의 제조 방법.
  8. 제1 영역과 제2 영역이 정의된 제1 반도체 기판을 준비하는 단계;
    상기 반도체 기판의 제1 영역 상에 제1 트랜지스터를 형성하는 단계;
    상기 제1 트랜지스터를 덮는 제1 절연층을 형성하는 단계;
    상기 제1 상면 상에 제2 반도체 기판층을 접합하는 단계; 및
    상기 제2 상면 상에 상기 제2 반도체 기판층의 상면과 동일 평면상의 상면을 가지는 제2 절연층을 형성하는 단계;를 포함하고,
    상기 제1 절연층의 상면은 상기 제1 영역 상의 상면인 제1 상면과 상기 제2 영역 상의 상면인 제2 상면으로 이루어지며, 상기 제1 상면은 상기 제2 상면보다 돌출된 것을 특징으로 하는 적층 구조 반도체 소자의 제조 방법.
  9. 제8 항에 있어서 상기 제1 절연층을 형성하는 단계는,
    상기 제1 트렌지스터를 덮는 제1 절연물질층을 형성하는 단계;
    상기 제1 절연물질층을 평탄화하여 예비 제1 절연층을 형성하는 단계; 및
    상기 예비 제1 절연층 중 상기 제2 영역 상에 형성된 부분을 일부 제거하는 단계;를 포함하는 것을 특징으로 하는 적층 구조 반도체 소자의 제조 방법.
  10. 제8 항에 있어서 상기 제2 반도체 기판층을 접합하는 단계는,
    상기 제1 절연층 상에 상기 제1 상면과 접촉하는 예비 제2 반도체 기판을 접합하는 단계;
    상기 예비 제2 반도체 기판 중 상기 제2 상면 상에 있는 부분을 분리해 제거하여 상기 제2 반도체 기판층을 형성하는 단계; 및
    상기 제1 상면과 상기 제2 반도체 기판층과의 결합력을 강화하기 위하여 열처리를 하는 단계를 더 포함하는 것을 특징으로 하는 적층 구조 반도체 소자의 제조 방법.
  11. 제8 항에 있어서,
    상기 제2 반도체 기판층 상에 제2 트랜지스터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 적층 구조 반도체 소자의 제조 방법.
  12. 제8 항에 있어서,
    상기 제1 영역은 셀 영역을 포함하고, 상기 제2 영역은 코어 및 주변 회로 영역을 포함하는 것을 특징으로 하는 적층 구조 반도체 소자의 제조 방법.
  13. 제11 항에 있어서,
    상기 제1 영역은 상기 제2 트랜지스터가 형성되는 활성 영역을 포함하고, 상기 제2 영역은 상기 제2 트랜지스터 간의 소자 분리 영역을 포함하는 것을 특징으로 하는 적층 구조 반도체 소자의 제조 방법.
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