KR20090095367A - 반도체용 기판의 패턴 제조방법 - Google Patents

반도체용 기판의 패턴 제조방법 Download PDF

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Abstract

본 발명은 반도체용 기판의 패턴 제조방법에 관한 것으로, 더욱 상세하게는 원소재인 동박(Cu)의 상면에 포토레지스트를 도포하고, 상기 포토레지스트에 회로패턴을 형성하여, 상기 포토레지스트에 형성된 회로패턴의 형태와 동일하게 하프에칭으로 상기 동박에 회로패턴을 형성하고, 상기 동박을 절연체(Core)에 위치되도록 하여, 상기 동박을 절연체에 매립 한 후, 상기 절연체에 매립되지 못한 잔여 동박(Cu) 부분을 제거한 반도체용 기판의 패턴 제조방법에 관한 것이다.
따라서, 본 발명은 고가의 캐리어필름을 대신하여 원소재인 동박을 적용함으로써 제조원가를 절감하는 효과가 있으며, 세미에디티브(Semi-Additive)공법을 대신하여 하프에칭공법을 적용함으로써, 단순화하는 효과가 있다.
인쇄회로기판, 반도체기판, 매립 패턴, 하프에칭(Half Etching).

Description

반도체용 기판의 패턴 제조방법{Pattern manufacturing method of semiconductor substrate}
본 발명은 반도체용 기판의 패턴 제조방법에 관한 것으로, 더욱 상세하게는 원소재인 동박(Cu)의 상면에 포토레지스트를 도포하고, 상기 포토레지스트에 회로패턴을 형성하여, 상기 포토레지스트에 형성된 회로패턴의 형태와 동일하게 하프에칭으로 상기 동박에 회로패턴을 형성하고, 상기 동박을 절연체(Core)에 위치되도록 하여, 상기 동박을 절연체에 매립 한 후, 상기 절연체에 매립되지 못한 잔여 동박(Cu) 부분을 제거한 반도체용 기판의 패턴 제조방법에 관한 것이다.
현재, 전자산업의 발달에 따라 전자 부품의 고성능화, 고기능화, 소형화가 요구되고 있으며, 이에 따라 SIP(System in package), 3D패키지 등 고밀도 표면 실장 부품용 기판이 대두되고 있다. 이와 같이 기판의 고밀도화 및 박판화의 요구에 대응하기 위하여 회로패턴 층간의 고밀도 접속이 필요한 실정이다.
도 1은 종래의 반도체용 기판의 패턴 제조방법을 나타낸 단면도로서, 반도체용 기판이 소형화를 할 수 있도록 회로패턴을 절연체에 매립하여 형성하는 것을 나타낸다.
도1에 도시한 바와 같이, 종래의 반도체용 기판의 패턴 제조방법은 시드층(Seed Layer, 102)이 코팅된 캐리어필름(101) 상면에 포토레지스트(103)를 도포하고, 회로패턴에 상응하여 포토레지스트(103)의 일부를 선택적으로 제거하고, 상기 제거된 포토레지스트(103) 사이에 동도금하여 도금층(104)을 형성한다. 이때, 상기 도금층(104)을 회로패턴이라고도 한다.
이어서, 상기 도금층(104)은 남겨둔 채 상기 포토레지스트(103)를 박리하고, 상기 도금층(104) 패턴을 형성하고 시드층(102)이 코팅된 캐리어필름(101) 두 개를 서로 마주보게 하여 그 사이에 절연체(Core, 105)를 위치한다.
이어서, 상기 대향한 캐리어필름(101) 사이에 있는 절연체(105)에 도금층(104) 패턴을 적층하여 가압하고, 상기 절연체(105)와 적층되지 않은 시드층(Seed Layer, 102)이 코팅된 캐리어필름(101)을 제거하여 도금층(104) 패턴을 매립한다. 즉, 상기 시드층(102) 및 캐리어필름(101)을 제거한다.
상기와 같이 형성한 반도체용 기판은 회로패턴을 절연층에 매립하여 형성하므로 기판 두께를 얇게 하여 반도체 기판을 형성할 수 있으나, 고가의 시드층(Seed Layer)이 코팅된 캐리어필름을 사용하여 반도체용 기판을 형성함으로써 제조원가가 상승하는 단점이 있다.
또한, 상기와 같은 종래의 반도체용 기판의 패턴 제조방법에서는 동박이나 동박 이외 부분의 표면에 선택적으로 전도성 물질을 부착시킴으로써 회로패턴를 형성시키는 세미에디티브(Semi-Additive)공법의 적용으로 공정 수의 증가에 따른 제조원가가 상승한다는 단점이 있다.
상기와 같은 문제점을 해결하기 위해 안출된 본 발명의 목적은, 미세 피치(Fine Pitch) 및 반도체용 기판의 두께를 줄이기에 유리한 매립 패턴을 형성하는데 있어, 저가의 원소재인 동박 또는 캐리어동박이 적층된 동박을 이용하여 회로패턴을 형성하고, 세미에디티브(Semi-Additive) 공법이 아닌 하프에칭(half etching) 공법을 적용하여 공정을 단순화하는 반도체용 기판의 패턴 제조방법을 제공하는데 있다.
이와 같은 목적을 달성하기 위해 본 발명에 따른 반도체용 기판의 패턴 제조방법은, 반도체용 기판의 패턴 제조방법에 있어서, 원소재인 동박(Cu)의 상면에 포토레지스트를 도포하는 (a)단계와, 상기 포토레지스트에 회로패턴을 형성하는 (b)단계와, 상기 포토레지스트에 형성된 회로패턴의 형태와 동일하게 하프에칭으로 상기 동박에 회로패턴을 형성하는 (c)단계와, 상기 동박을 절연체(Core) 상에 위치되도록 하는 (d)단계와, 상기 동박을 절연체에 매립하는 (e)단계, 및 상기 절연체에 매립되지 못한 잔여 동박(Cu) 부분을 제거하는 (f)단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명에 있어서, 상기 (c)단계의 포토레지스트를 동박으로부터 박리하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 (d)단계에서의 동박은 절연체 상에 위치하여 상부, 하부 또는 상하부 중 어느 하나에 매립하는 것을 특징으로 한다.
본 발명에 있어서, 상기 (f)단계에서의 잔여 동박 제거는 기계연마 또는 화학연마를 적용하여 하는 것을 특징으로 한다.
이와 같은 목적을 달성하기 위해 본 발명에 따른 또 다른 반도체용 기판의 패턴 제조방법은, 반도체용 기판의 패턴 제조방법에 있어서, 캐리어 동박이 적층된 동박(Cu)의 상면에 포토레지스트를 도포하는 (a)단계와, 상기 포토레지스트에 회로패턴을 형성하는 (b)단계와, 상기 포토레지스트에 형성된 회로패턴의 형태와 동일하게 하프에칭으로 상기 동박에 회로패턴을 형성하는 (c)단계와, 상기 회로패턴이 형성된 동박의 상면에 도포한 포토레지스트를 동박으로부터 박리하는 (d)단계와, 상기 동박에 형성한 회로패턴 두 개를 서로 마주보게 하여 그 사이에 절연체(Core)가 위치하도록 하는 (e)단계와, 상기 대향한 동박 사이에 있는 절연체에 동박을 매립하는 (f)단계, 및 상기 절연체와 적층되지 못한 캐리어동박을 벗겨(Peeling)내는 (g)단계를 포함하여 이루어지는 것을 특징으로 한다.
상술한 바와 같이, 본 발명에 따른 반도체용 기판의 패턴 제조방법은 고가의 캐리어필름을 사용하지 않고 원소재인 동박을 적용함으로써 제조원가를 절감하는 효과가 있다.
또한, 본 발명은 세미에디티브(Semi-Additive) 공법을 대신하여 하프에칭(Half Etching) 공법을 적용함으로써 공정을 단순화하는 효과가 있다.
이하, 본 발명의 바람직한 실시 예를 첨부한 도면에 의거하여 더욱 상세하게 설명하면 다음과 같다.
도 2는 본 발명에 따른 반도체용 기판의 패턴 제조방법의 제1 실시 예를 나타낸 단면도이다.
도 2에 도시한 바와 같이, 본 발명에 따른 반도체용 기판의 패턴 제조방법은, 원소재인 동박(Cu, 201)의 상면에 포토레지스트(203)를 도포하는 (a)단계와; 상기 포토레지스트(203)에 회로패턴을 형성하는 (b)단계와; 상기 포토레지스트(203)에 형성된 회로패턴의 형태와 동일하게 하프에칭으로 상기 동박(201)에 회로패턴을 형성하는 (c)단계와; 상기 (c)단계의 결과물로부터 회로패턴이 형성된 동박(201)의 상면에 도포한 포토레지스트(203)를 동박(201)으로부터 박리하는 (d)단계와; 상기 동박(201)을 절연체(Core, 204)에 위치되도록 하는 (e)단계와; 상기 동박(201)을 절연체(204)에 매립하는 (f)단계; 및 상기 절연체(204)에 매립되지 못한 잔여 동박(Cu, 201) 부분을 제거하는 (g)단계;를 포함하여 이루어진다.
상기를 참조하면, 본 발명에 의해 제조되는 반도체용 기판은 동박(201), 포토레지스트(203), 및 절연체(204)로 구성된다.
이하, 본 발명에 따른 제1 실시 예의 방법 및 구성을 상세히 상술하면 다음과 같다.
먼저, 상기 (a)단계는 종래에 사용되었던 시드층(Seed Layer)이 코팅된 캐리어필름을 사용하는 것이 아니라, 원소재인 동박(201)을 준비하여 상기 동박(201)의 상면에 바로 포토레지스트(203)를 도포하도록 한다. 이때 상기 시드층이 코팅된 캐 리어필름을 대신하여 동박(201)을 사용하는 것은 제조 원가를 절감하도록 하며, 공정면에서 종래의 동도금을 해야 하는 공정을 줄여 원가절감 및 공정상의 리드 타임을 단축하도록 하기 위함이다.
상기 (b)단계는 상기 동박(201) 상면에 도포된 포토레지스트(203)의 일부를 형성하고자 하는 회로패턴에 맞게 제거하도록 한다. 이때, 상기 제거되어야 하는 포토레지스트(203)는 회로패턴이 형성되지 않을 부분만 선택적으로 노광, 현상으로 제거함이 바람직하다.
상기 (c)단계는 상기 형성하고자 하는 회로패턴이 형성된 포토레지스트(203)와 동일한 형상으로 회로를 패터닝하기 위하여 하프에칭(half etching)으로 하층에 있는 동박(201)에 일정 두께 부분을 에칭하도록 하여 회로패턴을 형성하도록 한다. 이때, 상기 회로패턴은 하프에칭을 통해 동박(201)에 양각(陽角)으로 형성되게 된다.
상기 (d)단계는 상기 (c)단계에서 동박(201)에 형성한 회로패턴만 남도록 하기 위하여 상기 (a)단계에서 도포한 상기 동박(201)의 윗부분에 위치한 포토레지스트(203)를 제거하여 박리하도록 한다. 이때, 상기 (d)단계는 포토레지스트(203)를 박리하지 않고 진행할 수 있으며, 이하에서 설명하는 (d)단계 이후의 단계에서는 포토레지스트(203)를 박리한 동박(201)을 이용하여 설명하도록 한다.
상기 (e)단계는 상기 (d)단계에서 포토레지스트(203)를 박리하고 남은 회로패턴이 형성된 동박(201)을 절연체(Core, 204)를 위치시키도록 한다. 이때, 상기 동박(201)은 절연체(204)의 상부 및 하부에 대향하여 위치하는 것이 바람직하다.
상기 (f)단계는 상기 (e)단계에서 설명하였듯이, 상기 동박(201)을 절연체(204)에 매립한다. 이때, 상기 동박(201)은 절연체(204) 상에 위치하여 상부, 하부 또는 상하부 중 어느 하나에 매립하는 것이 바람직하다.
상기 (g)단계는 상기 회로패턴이 형성된 동박(201)과 절연체(204)를 적층하여 매립하는 (f)단계에서 상기 회로패턴이 절연체(204) 내부에 매립되지 못한 잔여 동박(201) 부분을 연마기(205)를 사용하여 연마하여 제거하도록 한다. 이때, 상기 연마는 상기와 같은 기계적 연마뿐만 아니라 화학적 연마를 적용하는 것도 바람직하다.
도 3은 본 발명에 따른 반도체용 기판의 패턴 제조방법의 제2 실시 예를 나타낸 단면도이다.
도 3에 도시한 바와 같이, 본 발명에 따른 반도체용 기판의 패턴 제조방법은 캐리어 동박(302)이 적층된 동박(Cu, 301)의 상면에 포토레지스트(303)를 도포하는 (a)단계와; 상기 포토레지스트(303)에 회로패턴을 형성하는 (b)단계와; 상기 포토레지스트(303)에 형성된 회로패턴의 형태와 동일하게 하프에칭으로 상기 동박(301)에 회로패턴을 형성하는 (c)단계와; 상기 (c)단계의 결과물로부터 회로패턴이 형성된 동박(301)의 상면에 도포한 포토레지스트(303)를 동박(301)으로부터 박리하는 (d)단계와; 상기 동박(301)에 형성한 회로패턴 두 개를 서로 마주보게 하여 그 사이에 절연체(Core, 304)가 위치되도록 하는 (e)단계와; 상기 대향한 동박(301) 사이에 있는 절연체(304)에 동박(301)을 적층하도록 두 개의 동박(301)을 매립하는 (f)단계; 및 상기 절연체(304)에 매립 되지 못한 캐리어동박(302)을 벗겨(Peeling) 내는 (g)단계;를 포함하여 이루어진다.
상기를 참조하면, 본 발명에 의해 제조되는 반도체용 기판은 캐리어동박(302)이 적층된 동박(301), 포토레지스트(303), 및 절연체(304)로 구성된다.
이하, 본 발명에 따른 제2 실시 예의 방법 및 구성을 상세히 상술하면 다음과 같다.
본 실시 예에서의 상기 (a)단계는 종래에 사용되었던 시드층(Seed Layer)이 코팅된 캐리어필름을 사용하는 것이 아니라, 캐리어동박(302)이 하면에 적층된 동박(301)을 먼저 준비한다.
이후, 상기 동박(301)의 상면에는 포토레지스트(303)를 도포하도록 한다. 이때 상기 시드층(Seed Layer)이 코팅된 캐리어필름을 대신하여 캐리어동박(302)이 적층된 동박(301)을 사용하는 것은 제조 원가를 절감하도록 하며, 공정면에서 종래의 동도금을 해야 하는 공정을 줄임으로써 원가절감 및 공정상의 리드타임을 단축하도록 하기 위함이다.
상기 (b)단계는 상기 동박(301) 상면에 도포된 포토레지스트(303)의 일부를 제거하여 회로패턴을 형성하도록 한다. 이때, 상기 제거되어야 하는 포토레지스트(303)는 회로패턴이 형성되지 않을 부분만 선택적으로 노광, 현상으로 제거함이 바람직하다.
상기 (c)단계는 상기 형성하고자 하는 회로패턴이 형성된 포토레지스트(303)와 동일한 형상으로 회로를 패터닝하기 위하여 하프에칭으로 하층에 있는 동박(301)에 동박의 두께만큼 에칭하도록 하여 회로패턴을 형성하도록 한다. 이때, 상기 회로패턴은 하프에칭을 통해 동박(301)에 양각(陽角)으로 형성되게 된다.
상기 (d)단계는 상기 (c)단계에서 동박(301)에 형성한 회로패턴만을 남도록 하기 위하여, 상기 (a)단계에서 도포한 상기 동박(301)의 윗부분에 위치한 포토레지스트(303)를 제거하여 서로 박리하도록 한다. 이때, 상기 동박에 위치한 포토레지스트(303)를 박리하지 않고 진행 할 수 있음이 바람직하다.
상기 (e)단계는 상기 (d)단계에서 포토레지스트(303)를 박리하고 남은 회로패턴이 형성된 동박(301) 두 개를 서로 마주보게 하고, 상기 양쪽 동박(301)의 회로패턴과 회로패턴 사이에 절연체(Core, 304)를 위치시키도록 한다. 다시 말하면, 상기 두 개의 동박(301)에 형성된 회로패턴이 서로 안쪽면으로 대향하게 위치하도록 하는 것이 바람직하다.
상기 (f)단계는 상기 (e)단계에서 설명하였듯이, 동박(301)의 회로패턴과 회로패턴 사이에 절연체(304)가 놓여 있는 상태에서 회로패턴이 형성된 동박(301)을 절연체(Core, 304)에 매립한다. 이때, 상기 동박(301)의 회로패턴을 절연층(304)의 양면에서 가압함으로 인해 상기 동박(301)의 회로패턴은 절연층(304)의 상부, 하부 또는 상하부 중 어느 하나에 매립하는 것이 바람직하다. 또한, 이 경우에, 상기 회로패턴이 형성된 두 개의 동박(301)은 기판회로에 맞춰 정합되도록 한다.
상기 (g)단계는 상기 회로패턴이 형성된 동박(301)을 절연체(304)에 매립하는 (f)단계에서 절연체(304) 내부에 매립되지 못한 캐리어동박(302)을 벗겨내어(Peeling) 제거하도록 한다.
이상에서 설명한 바와 같이, 본 발명의 상세한 설명에서는 본 발명의 바람직 한 실시 예에 관하여 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 범주에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 따라서 본 발명의 권리 범위는 설명된 실시 예에 국한되어 정해져서는 안되며, 후술하는 청구범위뿐만 아니라, 이와 균등한 것들에 의해 정해져야 한다.
도 1은 종래의 반도체용 기판의 패턴 제조방법을 나타낸 단면도.
도 2는 본 발명에 따른 반도체용 기판의 패턴 제조방법의 제1 실시 예를 나타낸 단면도.
도 3은 본 발명에 따른 반도체용 기판의 패턴 제조방법의 제2 실시 예를 나타낸 단면도.
<도면의 주요부분에 대한 부호의 설명>
201, 301 : 동박 302 : 캐리어 동박
203, 303 : 포토레지스트 204, 304 : 절연체(Core)
205 : 연마기

Claims (5)

  1. 반도체용 기판의 패턴 제조방법에 있어서,
    원소재인 동박(Cu)의 상면에 포토레지스트를 도포하는 (a)단계와;
    상기 포토레지스트에 회로패턴을 형성하는 (b)단계와;
    상기 포토레지스트에 형성된 회로패턴의 형태와 동일하게 하프에칭으로 상기 동박에 회로패턴을 형성하는 (c)단계와;
    상기 동박을 절연체(Core) 상에 위치되도록 하는 (d)단계와;
    상기 동박을 절연체에 매립하는 (e)단계; 및
    상기 절연체에 매립되지 못한 잔여 동박(Cu) 부분을 제거하는 (f)단계;를 포함하여 이루어지는 것을 특징으로 하는 반도체용 기판의 패턴 제조방법.
  2. 제 1항에 있어서,
    상기 (c)단계의 포토레지스트를 동박으로부터 박리하는 단계를 더 포함하는 것을 특징으로 하는 반도체용 기판의 패턴 제조방법.
  3. 제 1항에 있어서,
    상기 (d)단계에서의 동박은 절연체 상에 위치하여 상부, 하부 또는 상하부 중 어느 하나에 매립하는 것을 특징으로 하는 반도체용 기판의 패턴 제조방법.
  4. 제 1항에 있어서,
    상기 (f)단계에서의 잔여 동박 제거는 기계연마 또는 화학연마를 적용하여 하는 것을 특징으로 하는 반도체용 기판의 패턴 제조방법.
  5. 반도체용 기판의 패턴 제조방법에 있어서,
    캐리어 동박이 적층된 동박(Cu)의 상면에 포토레지스트를 도포하는 (a)단계와;
    상기 포토레지스트에 회로패턴을 형성하는 (b)단계와;
    상기 포토레지스트에 형성된 회로패턴의 형태와 동일하게 하프에칭으로 상기 동박에 회로패턴을 형성하는 (c)단계와;
    상기 회로패턴이 형성된 동박의 상면에 도포한 포토레지스트를 동박으로부터 박리하는 (d)단계와;
    상기 동박에 형성한 회로패턴 두 개를 서로 마주보게 하여 그 사이에 절연체(Core)가 위치하도록 하는 (e)단계와;
    상기 대향한 동박 사이에 있는 절연체에 동박을 매립하는 (f)단계; 및
    상기 절연체와 적층되지 못한 캐리어동박을 벗겨(Peeling)내는 (g)단계; 를 포함하여 이루어지는 것을 특징으로 하는 반도체용 기판의 패턴 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101698278B1 (ko) * 2015-10-08 2017-01-19 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제작 방법

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