KR20090094350A - 비휘발성 다중레벨 메모리 셀 프로그래밍 - Google Patents

비휘발성 다중레벨 메모리 셀 프로그래밍

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KR20090094350A
KR20090094350A KR1020097013617A KR20097013617A KR20090094350A KR 20090094350 A KR20090094350 A KR 20090094350A KR 1020097013617 A KR1020097013617 A KR 1020097013617A KR 20097013617 A KR20097013617 A KR 20097013617A KR 20090094350 A KR20090094350 A KR 20090094350A
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Abstract

본 발명의 실시예들은 비휘발성 다중레벨 메모리 셀(non-volatile multilevel memory cell)의 어레이를 다수의 문턱 전압 범위로 프로그래밍하는 방법, 디바이스, 모듈, 및 시스템을 제공한다. 한 방법은 제1 워드라인 셀의 하위 페이지(lower page)를 제1 워드라인 셀의 문턱 전압(Vt)를 증가시키기 위해 최하위 Vt 범위 내의 제1 Vt로 프로그래밍하는 것을 포함한다. 이 방법은 제1 워드라인 셀의 상위 페이지(upper page)를 프로그래밍하기 전에 제2 워드라인 셀의 하위 페이지를 프로그래밍하는 것을 포함한다. 이 방법은 제1 Vt가 제2 Vt로 증가되도록 제1 워드라인 셀의 상위 페이지를 프로그래밍하는 것을 포함하며, 여기서 제2 Vt는 그 다음의 최하위 Vt 범위인 Vt 범위 내에 있으며 포지티브이다.

Description

비휘발성 다중레벨 메모리 셀 프로그래밍{NON-VOLATILE MULTILEVEL MEMORY CELL PROGRAMMING}
본 발명은 일반적으로 반도체 디바이스에 관한 것으로서, 보다 상세하게는 비휘발성 메모리 셀을 갖는 메모리 디바이스에 관한 것이다.
메모리 디바이스는 통상적으로 컴퓨터 또는 기타 전자 장치에 내부 반도체 집적 회로로서 제공된다. 그 중에서도 특히, 랜덤 액세스 메모리(ROM), 리드 온리 메모리(ROM), 동적 RAM(DRAM), 동기식 DRAM(SDRAM), 및 플래시 메모리를 비롯한 많은 서로 다른 유형의 메모리가 있다.
플래시 메모리 디바이스는 광범위한 전자 응용에 비휘발성 메모리로서 이용된다. 플래시 메모리 디바이스는 통상적으로 높은 메모리 밀도, 높은 신뢰성, 그리고 낮은 전력 소모를 가능하게 하는 1-트랜지스터 메모리 셀(one-transistor memory cell)을 사용한다.
플래시 메모리의 용도로는 퍼스널 컴퓨터, PDA(personal digital assistant), 디지털 카메라, 및 셀룰러 전화용의 메모리가 있다. 기본 입/출력 시스템(BIOS) 등의 프로그램 코드 및 시스템 데이터가 통상적으로 플래시 메모리 디바이스에 저장된다. 이 정보는, 그 중에서도 특히, 퍼스널 컴퓨터 시스템에서 사용될 수 있다.
2가지 흔한 유형의 플래시 메모리 어레이 구조는 각각의 기본 메모리 셀 구성이 배열되어 있는 논리 형태에 대한 소위 "NAND" 및 "NOR" 구조이다.
NAND 어레이 구조는 어레이의 각각의 플로우팅 게이트 메모리 셀의 게이트가 행들에 의해 워드 선택 라인에 결합되도록 매트릭스 형태로 그의 플로우팅 게이트 메모리 셀 어레이를 배열하고 있다. 그러나, 각각의 메모리 셀은 자신의 드레인에 의해 열 비트 라인(column bit line)에 직접 결합되어 있지 않다. 그 대신에, 어레이의 메모리 셀들은 소스 라인과 열 비트 라인 사이에서 서로 직렬로 소스와 드레인이 결합되어 있다.
NAND 어레이 구조 내의 메모리 셀들은 원하는 상태로 구성(예를 들어, 프로그램)될 수 있다. 즉, 메모리 셀을 다수의 저장 상태로 만들기 위해 메모리 셀의 플로우팅 게이트에 전기 전하를 주거나 그로부터 전기 전하를 제거할 수 있다. 예를 들어, SLC(single level cell, 단일 레벨 셀)는 2개의 이진 상태, 예를 들어, 1 또는 0을 표현할 수 있다. 플래시 메모리 셀은 또한 3개 이상의 이진 상태, 예를 들어, 1111, 0111, 0011, 1011, 1001, 0001, 0101, 1101, 1100, 0100, 0000, 1000, 1010, 0010, 0110, 및 1110을 저장할 수 있다. 이러한 셀을 다중 상태 메모리 셀(multi state memory cell), 다중비트 셀(multibit cell), 또는 다중레벨 셀(multilevel cell, MLC)이라고 한다. MLC는 메모리 셀의 수를 증가시키지 않고 더 높은 밀도의 메모리의 제조를 가능하게 할 수 있는데, 그 이유는 각각의 셀이 2개 이상의 비트를 표현할 수 있기 때문이다. MLC는 2개 이상의 프로그래밍된 상태를 가질 수 있다. 예를 들어, 4 비트를 표현할 수 있는 셀은 15개의 프로그래밍된 상태와 1개의 소거된 상태를 가질 수 있다.
NAND 플래시 메모리가 확장됨에 따라, 인접한 메모리 셀 플로우팅 게이트들 간의 기생 커패시턴스 결합이 문제가 된다. Vt 분포가 더 조밀해야만 할 때 플로우팅 게이트 간의 간섭은 더 넓은 Vt 분포를 야기할 수 있다. 더 넓은 분포로 인해 프로그래밍 성능의 저하는 물론 기타 문제점들이 일어날 수 있다.
SLC(single level cell) NAND 어레이의 이들 문제점은 MLC(multiple level cell) NAND 어레이에서보다 훨씬 더 심각하다. MLC 메모리는 저장되는 각각의 상태에 대해 서로 다른 문턱 레벨(threshold level)을 사용함으로써 각각의 셀에 다수의 비트를 저장한다. 인접한 문턱 전압 분포들 간의 차이가 SLC 메모리 디바이스에 비해 아주 작을 수 있다. 따라서, MLC 디바이스에서의 플로우팅 게이트간 결합의 영향이 크게 증가된다.
도 1은 본 발명의 실시예들에서 사용될 수 있는 비휘발성 메모리 어레이의 일부분의 개략도이다.
도 2A는 본 발명의 프로그래밍 시퀀스 실시예와 연관된 Vt 분포를 나타낸 도면이다.
도 2B는 제3 하위 페이지 프로그래밍 프로세스(LP3) 이후 및 상위 페이지 프로그래밍 프로세스(UP) 이후의 도 2A의 Vt 분포를, 대응하는 4 비트 논리 상태와 함께 나타낸 도면이다.
도 2C 및 도 2C1 내지 도 2C4는 본 발명의 프로그래밍 실시예에 따른, 비휘발성 메모리 셀의 NAND 스트링(NAND string)의 다양한 게이트에 인가되는 동작 전압을 보여주는 테이블을 나타낸 도면이다.
도 3A는 본 발명에 따른 짝수 및 홀수 비트 라인 상의 4 비트 비휘발성 메모리 셀의 NAND 어레이를 프로그래밍하는 프로그래밍 시퀀스 실시예의 테이블을 나타낸 도면이다.
도 3B는 도 3A의 프로그래밍 시퀀스 실시예에 따른 짝수 및 홀수 비트 라인 상의 4 비트 비휘발성 메모리 셀의 NAND 어레이를 프로그래밍하는 실시예를 나타낸 도면이다.
도 3C는 도 3B의 실시예에서 각각의 셀과 연관된 다양한 하위 페이지 및 상위 페이지를 표시한 그래픽을 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 적어도 하나의 메모리 셀을 갖는 전자 메모리 시스템의 기능 블록도이다.
도 5는 본 발명의 일 실시예에 따른 적어도 하나의 메모리 디바이스를 갖는 메모리 모듈의 기능 블록도이다.
본 발명의 실시예들은 비휘발성 다중레벨 메모리 셀을 프로그래밍하는 방법, 디바이스, 모듈 및 시스템을 제공한다. 한 방법 실시예는 비휘발성 다중레벨 메모리 셀들의 어레이를 다수의 문턱 전압 범위로 프로그래밍하는 것을 포함하며, 여기서 다수의 문턱 전압 범위 각각은 서로 다른 논리 상태를 나타낸다. 이 방법은 제1 워드라인 셀의 문턱 전압(Vt)을 증가시키기 위해 제1 워드라인 셀의 하위 페이지(lower page)를 최하위 Vt 범위 내의 제1 Vt로 프로그래밍하는 것, 제1 워드라인 셀의 상위 페이지(upper page)를 프로그래밍하기 전에 제2 워드라인 셀의 하위 페이지를 프로그래밍하는 것, 및 제1 Vt가 제2 Vt로 증가되도록 제1 워드라인 셀의 상위 페이지를 프로그래밍하는 것을 포함하며, 여기서 제2 Vt는 그 다음의 최하위 Vt 범위인 Vt 범위 내에 있으며 포지티브이다. 본 명세서에서 사용되는 바와 같이, "페이지"를 프로그래밍한다는 것은 메모리 셀을 특정 논리 상태와 연관된 한 그룹의 문턱 전압 범위들 중 한 문턱 전압 범위 내의 문턱 전압 레벨로 프로그래밍하는 것을 의미한다.
본 발명의 다양한 실시예들에서, 프로그래밍될 각각의 메모리 셀은 0 볼트, 예를 들어, 접지 전위보다 크지 않은 초기 문턱 전압으로부터 0 볼트보다 작지 않은 문턱 전압으로 프로그래밍된다. 도 2B와 관련하여 이하에서 상세히 설명하는 바와 같이, 이러한 프로그래밍 실시예들에서, 네거티브 문턱 전압을 갖는 셀을 제거하는 것은 플로우팅 게이트간 간섭을 감소시킬 수 있다. 예를 들어, 네거티브 문턱 전압을 갖는 셀을 제거하는 프로그래밍 프로세스는 셀을 최하위 네거티브 문턱 전압 범위, 예를 들어, 소거 상태(erase state)에 대응하는 문턱 전압 범위로부터 최하위 포지티브 문턱 전압 범위로 프로그래밍하는 것과 연관된 Vt 차이 및/또는 검증 전압 차이(verify voltage difference)를 감소시킬 수 있다. 알 수 있는 바와 같이, 소거 상태로부터 최하위 프로그램 상태로 프로그래밍되는 셀과 연관된 보다 큰 Vt 차이 및/또는 검증 전압 차이가, 소거 상태로부터 상위 프로그램 상태, 예를 들어, 상위 문턱 전압 범위로 프로그래밍되는 셀과 연관된 보다 작은 Vt 차이 및/또는 검증 전압 차이보다, 더 큰 플로우팅 게이트간 간섭을 야기할 수 있다. 즉, 소거 상태로부터 상위 프로그램 상태에 대응하는 문턱 전압 범위로 프로그래밍되는 셀에 대한 Vt 차이는 소거 상태로부터 최하위 프로그램 상태로 프로그래밍되는 셀보다 더 작을 수 있다.
본 발명의 이하의 상세한 설명에서, 본 명세서의 일부를 이루며 본 발명의 다양한 실시예들이 어떻게 실시될 수 있는지가 예시로서 도시되어 있는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명의 실시예들을 실시할 수 있도록 충분히 상세히 기술되어 있으며, 다른 실시예들이 이용될 수 있다는 것과 본 발명의 범위를 벗어나지 않고 프로세스, 전기적, 또는 기계적 변경이 행해질 수 있다는 것을 잘 알 것이다.
도 1은 본 발명의 실시예들에서 사용될 수 있는 비휘발성 메모리 어레이(100)의 일부분의 개략도이다. 도 1의 실시예는 NAND 구조의 비휘발성 메모리를 나타낸 것이다. 그러나, 본 명세서에 기술된 실시예들은 이 예로 제한되지 않는다. 도 1에 도시된 바와 같이, 메모리 어레이(100)는 워드라인(105-1, ..., 105-N) 및 이와 교차하는 비트 라인(107-1, ..., 107-M)을 포함한다. 디지털 환경에서 어드레싱의 용이함을 위해, 워드라인(105-1, ..., 105-N)의 수 및 비트 라인(107-1, ..., 107-M)의 수는 각각 2의 어떤 제곱이다. 예를 들어, 256개 워드라인 x 4,096개 비트 라인이 있다.
메모리 어레이(100)는 NAND 스트링(109-1, ..., 109-M)을 포함한다. 각각의 NAND 스트링은 비휘발성 메모리 셀(111-1, ..., 111-N)을 포함하고, 각각의 메모리 셀은 워드라인(105-1, ..., 105-N)과 로컬 비트 라인(107-1, ..., 107-M)의 교차점에 위치한다. 각각의 NAND 스트링(109-1, ..., 109-M)의 비휘발성 메모리 셀(111-1, ..., 111-N)은 소스 선택 게이트(source select gate, SGS)(예를 들어, FET(field-effect transistor, 전계 효과 트랜지스터)(113))와 드레인 선택 게이트(drain select gate, SGD)(예를 들어, FET(119)) 사이에서 직렬로 소스와 드레인이 접속되어 있다. 소스 선택 게이트(113)는 로컬 비트 라인(107-1)과 소스 선택 라인(117)의 교차점에 위치하는 반면, 드레인 선택 게이트(119)는 로컬 비트 라인(107-1)과 드레인 선택 라인(115)의 교차점에 위치한다.
도 1에 예시된 실시예에 도시되어 있는 바와 같이, 소스 선택 게이트(113)의 소스는 공통 소스 라인(123)에 접속되어 있다. 소스 선택 게이트(113)의 드레인은 대응하는 NAND 스트링(109-1)의 메모리 셀(111-1)의 소스에 접속되어 있다. 드레인 선택 게이트(119)의 드레인은 드레인 접점(121-1)에서 대응하는 NAND 스트링(109-1)에 대한 로컬 비트 라인(107-1)에 접속되어 있다. 드레인 선택 게이트(119)의 소스는 대응하는 NAND 스트링(109-1)의 마지막 메모리 셀(111-N)(예를 들어, 플로우팅 게이트 트랜지스터)의 드레인에 접속되어 있다.
다양한 실시예들에서, 비휘발성 메모리 셀(111-1, ..., 111-N)의 구조는 소스, 드레인, 플로우팅 게이트, 즉 전하 저장층, 및 제어 게이트를 포함한다. 비휘발성 메모리 셀(111-1, ..., 111-N)은 그의 제어 게이트가 워드라인(105-1, ..., 105-N)에 각각 결합되어 있다. 비휘발성 메모리 셀(111-1, ..., 111-N)의 열은 주어진 로컬 비트 라인(107-1, ..., 107-M)에 각각 결합된 NAND 스트링(예를 들어, 109-1, ..., 109-M)을 이루고 있다. 비휘발성 메모리 셀의 행은 주어진 워드라인(예를 들어, 105-1, ..., 105-N)에 공통으로 결합되어 있다. AND 어레이 구조는 메모리 셀의 스트링이 선택 게이트들 사이에 병렬로 결합되어 있는 것을 제외하고는 유사하게 배열되어 있다.
도 2A 및 도 2B는 비휘발성 메모리 셀의 어레이(예를 들어, 도 1의 어레이(100)) 내의 메모리 셀의 문턱 전압(Vt) 분포(예를 들어, Vt 범위)를 나타낸 것이다. 도 2A는 프로그래밍 시퀀스 실시예(200)와 연관된 제1 하위 페이지 프로그래밍 프로세스(261)(LP1), 제2 하위 페이지 프로그래밍 프로세스(262)(LP2), 제3 하위 페이지 프로그래밍 프로세스(263)(LP3), 및 상위 페이지 프로그래밍 프로세스(265)(UP) 이후의 메모리 셀의 Vt 분포를 나타낸 것이다. 도 2B는 제3 하위 페이지 프로그래밍 프로세스(263)(LP3) 및 상위 페이지 프로그래밍 프로세스(265)(UP) 이후의 도 2A의 Vt 분포를 나타낸 것이다. 도 2A에 예시된 프로그래밍 시퀀스 실시예(200) 이후에, 도 3A 및 도 3B와 관련하여 이하에 설명하는 바와 같이, 물리적 데이터 페이지(physical page of data)의 메모리 셀 각각은 16개의 논리 상태 중 하나로 프로그래밍된다. 즉, 이 실시예에서, 각각의 메모리 셀은 4-비트 MLC인 것으로 가정된다. 그러나, 본 발명의 실시예들이 셀당 4 비트를 표현하는 MLC로 제한되지 않는다. 예를 들어, 일부 실시예들에서, MLC는 셀당 4보다 더 많은 또는 더 적은 수의 비트를 표현할 수 있다.
도 2A에 설명된 실시예에서, 제1 하위 페이지 프로그래밍(261)이 맨먼저 수행되고, 상위 페이지 프로그래밍 프로세스(265)가 마지막으로 수행된다. 즉, 논리적 하위 페이지(logical lower page)가 논리적 상위 페이지(logical upper page)보다 먼저 프로그래밍된다. 그러나, 실시예들이 그것으로 제한되지 않는다. 예를 들어, 일부 실시예들에서, 제1 논리적 하위 페이지를 "상위 페이지" 또는 "제1 하위 페이지"라고 할 수 있는데, 그 이유는 일부 실시예들에서 논리적 상위 페이지가 맨먼저 프로그래밍될 수 있고 제1 논리적 하위 페이지가 마지막으로 프로그래밍될 수 있기 때문이다.
도 2A의 실시예에 나타낸 바와 같이, 설명되는 페이지 프로그래밍 시퀀스 이전에, 메모리 셀들 각각은 소거 상태(예를 들어, 이 예에서 논리 상태 "1111")에 대응하는 제1 Vt 분포(270), 즉 초기 Vt 범위 내의 문턱 전압(Vt) 레벨을 갖는다. 즉, 메모리 셀은 소거 상태로부터 프로그래밍된다. 이 예에서, 셀은 0 볼트(예를 들어, 접지 전위)보다 크지 않은 Vt 레벨로부터 다수의 서로 다른 Vt 범위들(278-1 내지 278-16)(각각이 서로 다른 4 비트 논리 상태를 나타냄) 중 한 범위 내에서 0 볼트보다 작지 않은 Vt 레벨로 프로그래밍된다.
이 실시예에서, 제1 하위 페이지 프로그래밍(261)은 메모리 셀들 중 일부가 분포(272-1) 내의 Vt 레벨들을 갖고 일부가 분포(272-2) 내의 Vt 레벨들을 갖도록 분포(270) 내의 메모리 셀의 Vt 레벨을 시프트시킨다. 이 실시예에서, 도 2B에 더 명확히 나타낸 바와 같이, 제1 하위 페이지 프로그래밍(261) 이후에 분포(272-1) 내의 Vt 레벨들을 갖는 셀들은 논리 상태 "1111", "0111", "0011", "1011", "1001", "0001", "0101", 및 "1101"(Vt 분포 278-1, 278-2, 278-3, 278-4, 278-5, 278-6, 278-7, 및 278-8에 각각 대응함)로 프로그래밍될 셀들이다. 마찬가지로, 제1 하위 페이지 프로그래밍(261) 이후에 분포(272-2) 내의 Vt 레벨들을 갖는 셀들은 논리 상태 "1100", "0100", "0000", "1000", "1010", "0010", "0110", 및 "1110"(Vt 분포 278-9, 278-10, 278- 11, 278-12, 278-13, 278-14, 278-15, 및 278-16에 각각 대응함)로 프로그래밍될 셀들이다.
도 2A에 예시된 실시예에서, 제2 하위 페이지 프로그래밍(262)(LP2)은 분포(272-1, 272-2) 내의 메모리 셀들의 Vt 레벨들을 시프트시킨다. 도 2A에 나타낸 바와 같이, 제2 하위 페이지 프로그래밍(262)은 메모리 셀들 중 일부가 분포(274-1) 내의 Vt 레벨들을 갖고 일부가 분포(274-2) 내의 Vt 레벨들을 갖도록 분포(272-1) 내의 메모리 셀들의 Vt를 시프트시킨다. 마찬가지로, 제2 하위 페이지 프로그래밍(262)은 메모리 셀들 중 일부가 분포(274-3) 내의 Vt 레벨들을 갖고 일부가 분포(274-4) 내의 Vt 레벨들을 갖도록 분포(272-2) 내의 메모리 셀들의 Vt를 시프트시킨다. 이 실시예에서, 도 2B에 더 명확히 나타낸 바와 같이, 제2 하위 페이지 프로그래밍(262) 이후에 분포(274-1) 내의 Vt 레벨들을 갖는 셀들은 논리 상태 "1111", "0111", "0011" 및 "1011"(Vt 분포 278-1, 278-2, 278-3, 및 278-4에 각각 대응함)로 프로그래밍될 셀들이다. 마찬가지로, 제2 하위 페이지 프로그래밍(262) 이후에 분포(274-2) 내의 Vt 레벨들을 갖는 셀들은 논리 상태 "1001", "0001", "0101", 및 "1101"(Vt 분포 278-5, 278-6, 278-7, 및 278-8에 각각 대응함)로 프로그래밍될 셀들이다. 마찬가지로, 제2 하위 페이지 프로그래밍(262) 이후에 분포(274-3) 내의 Vt 레벨들을 갖는 셀들은 논리 상태 "1100", "0100", "0000", 및 "1000"(Vt 분포 278-9, 278-10, 278-11, 및 278-12에 각각 대응함)로 프로그래밍될 셀들이다. 또한, 제2 하위 페이지 프로그래밍(262) 이후에 분포(274-4) 내의 Vt 레벨들을 갖는 셀들은 논리 상태 "1010", "0010", "0110", 및 "1110"(Vt 분포 278-13, 278-14, 278- 15, 및 278-16에 각각 대응함)로 프로그래밍될 셀들이다
도 2A에 예시된 실시예에서, 제3 하위 페이지 프로그래밍(263)(LP3)은 분포(274-1, 274-2, 274-3, 및 274-4) 내의 메모리 셀들의 Vt 레벨들을 시프트시킨다. 도 2A에 도시된 바와 같이, 제3 하위 페이지 프로그래밍(263)은 메모리 셀들 중 일부가 분포(276-1) 내의 Vt 레벨들을 갖고 일부가 분포(276-2) 내의 Vt 레벨들을 갖도록 분포(274-1) 내의 메모리 셀들의 Vt를 시프트시킨다. 마찬가지로, 제3 하위 페이지 프로그래밍(263)은 메모리 셀들 중 일부가 분포(276-3) 내의 Vt 레벨들을 갖고 일부가 분포(276-4) 내의 Vt 레벨들을 갖도록 분포(274-2) 내의 메모리 셀들의 Vt를 시프트시킨다. 또한, 제3 하위 페이지 프로그래밍(263)은 메모리 셀들 중 일부가 분포(276-5) 내의 Vt 레벨들을 갖고 일부가 분포(276-6) 내의 Vt 레벨들을 갖도록 분포(274-3) 내의 메모리 셀들의 Vt를 시프트시키고, 메모리 셀들 중 일부가 분포(276-7) 내의 Vt 레벨들을 갖고 일부가 분포(276-8) 내의 Vt 레벨들을 갖도록 분포(274-4) 내의 메모리 셀들의 Vt를 시프트시킨다.
도 2A 및 도 2B에 도시된 실시예에서 설명한 바와 같이, 16개의 논리 상태 중 하나로 프로그래밍되는 메모리 셀들 각각은 제3 하위 페이지 프로그래밍 프로세스(263) 이후에 포지티브 Vt를 갖는다. 즉, 이 예에서, Vt 분포(276-1 내지 276-8) 각각에 대응하는 검증 전압(verify voltage)이 0V보다 크다. 예를 들어, 도 2B의 실시예에 나타낸 바와 같이, 제3 하위 페이지 프로그래밍(263) 이후에 최하위 Vt 분포(276-1) 내의 Vt들을 갖는 셀들에 대응하는 검증 전압(282-1)은 0V보다 크다.
이 실시예에서, 도 2B에 더 명확히 나타낸 바와 같이, 제3 하위 페이지 프로그래밍(263) 이후에 분포(276-1) 내의 Vt 레벨들을 갖는 셀들은 논리 상태 "1111" 및 "0111"(Vt 분포 278-1 및 278-2에 각각 대응함)로 프로그래밍될 셀들이다. 마찬가지로, 제3 하위 페이지 프로그래밍(263) 이후에 분포(276-2) 내의 Vt 레벨들을 갖는 셀들은 논리 상태 "0011" 및 "1011"(Vt 분포 278-3 및 278-4에 각각 대응함)로 프로그래밍될 셀들이다. 또한, 제3 하위 페이지 프로그래밍(263) 이후에 분포(276-3) 내의 Vt 레벨들을 갖는 셀들은 논리 상태 "1001" 및 "0001"(Vt 분포 278-5 및 278-6에 각각 대응함)로 프로그래밍될 셀들이다. 제3 하위 페이지 프로그래밍(263) 이후에 분포(276-4) 내의 Vt 레벨들을 갖는 셀들은 논리 상태 "0101" 및 "1101"(Vt 분포 278-7 및 278-7에 각각 대응함)로 프로그래밍될 셀들이다. 이와 마찬가지로, 제3 하위 페이지 프로그래밍(263) 이후에 분포(276-5) 내의 Vt 레벨들을 갖는 셀들은 논리 상태 "1100" 및 "0100"(Vt 분포 278-9 및 278-10에 각각 대응함)로 프로그래밍될 셀들이다. 제3 하위 페이지 프로그래밍(263) 이후에 분포(276-6) 내의 Vt 레벨들을 갖는 셀들은 논리 상태 "0000" 및 "1000"(Vt 분포 278-11 및 278-12에 각각 대응함)로 프로그래밍될 셀들이다. 또한, 제3 하위 페이지 프로그래밍(263) 이후에 분포(276-7) 내의 Vt 레벨들을 갖는 셀들은 논리 상태 "1010" 및 "0010"(Vt 분포 278-13 및 278-14에 각각 대응함)로 프로그래밍될 셀들이다. 이와 마찬가지로, 제3 하위 페이지 프로그래밍(263) 이후에 분포(276-8) 내의 Vt 레벨들을 갖는 셀들은 논리 상태 "0110" 및 "1110"(Vt 분포 278-15 및 278-16에 각각 대응함)로 프로그래밍될 셀들이다.
도 2A에 나타낸 실시예에서, 상위 페이지 프로그래밍(265)(UP)은 분포(276-1, 276-2, 276-3, 276-4, 276-5, 276-6, 276-7, 및 276-8) 내의 메모리 셀들의 Vt 레벨들을 시프트시킨다. 도 2A에 도시된 바와 같이, 상위 페이지 프로그래밍(265)은 메모리 셀들 중 일부가 분포(278-1) 내의 Vt 레벨들을 갖고 일부가 분포(278-2) 내의 Vt 레벨들을 갖도록 분포(276-1) 내의 메모리 셀들의 Vt를 시프트시킨다. 즉, 제3 하위 페이지 프로그래밍(263) 이후에 분포(276-1) 내의 Vt를 갖는 메모리 셀들이 분포(278-1) 내의 Vt(예를 들어, 도 2B에 도시된 "1111" 논리 상태) 또는 분포(278-2) 내의 Vt(예를 들어, 도 2B에 도시된 "0111" 논리 상태)를 갖도록 프로그래밍된다.
마찬가지로, 상위 페이지 프로그래밍(265)은 메모리 셀들 중 일부가 분포(278-3) 내의 Vt 레벨들을 갖고 일부가 분포(278-4) 내의 Vt 레벨들을 갖도록 분포(276-2) 내의 메모리 셀들의 Vt를 시프트시킨다. 또한, 상위 페이지 프로그래밍(265)은 메모리 셀들 중 일부가 분포(278-5) 내의 Vt 레벨들을 갖고 일부가 분포(278-6) 내의 Vt 레벨들을 갖도록 분포(276-3) 내의 메모리 셀들의 Vt를 시프트시키고, 메모리 셀들 중 일부가 분포(278-7) 내의 Vt 레벨들을 갖고 일부가 분포(278-8) 내의 Vt 레벨들을 갖도록 분포(276-4) 내의 메모리 셀들의 Vt를 시프트시킨다.
도 2A 및 도 2B에 예시된 실시예에서, 프로그래밍되는 메모리 셀들 각각은 제3 하위 페이지 프로그래밍(263) 이후에 0 볼트보다 큰 Vt를 갖는다. 예를 들어, 각각의 Vt 범위(276-1 내지 276-8)는 0 볼트보다 작지 않은 검증 전압을 갖는다. 즉, 이 실시예에서, 각각의 셀의 Vt가 0 볼트보다 작지 않은 것으로 검증될 때까지 제3 하위 페이지 프로그래밍(263) 동안에 Vt 범위(274-1)로부터 프로그래밍되는 메모리 셀들의 제어 게이트에 프로그래밍 펄스가 인가된다. 당업자라면 알 수 있는 바와 같이, 원하는 Vt 레벨에 도달한 셀들, 예를 들어, 원하는 Vt 범위 내의 Vt를 갖는 셀들이 더 높은 Vt 레벨, 즉 더 높은 Vt 범위로 더 이상 프로그래밍되지 않도록 이들 셀과 연관된 비트 라인에 Vcc 등의 금지 전압(inhibit voltage)이 인가될 수 있다.
실시예들이 도 2A 및 도 2B에 도시된 예로 제한되지 않는다. 예를 들어, 일부 실시예들에서, Vt 범위(272-1) 내의 각각의 셀이 제1 하위 페이지 프로그래밍(261) 이후에 포지티브 Vt 레벨을 갖도록 제1 하위 페이지 프로그래밍(261) 동안에 Vt 범위(270)로부터 Vt 범위(272-1)로 프로그래밍되는 셀들의 제어 게이트에 프로그래밍 전압 펄스가 인가될 수 있다. 이와 마찬가지로, 제2 하위 페이지 프로그래밍(262) 동안에 Vt 범위(272-1) 내의 Vt 레벨로부터 Vt 범위(274-1) 내의 Vt 레벨로 프로그래밍되는 셀들의 제어 게이트에 프로그래밍 펄스가 인가될 수 있으며, 이로 인해 Vt 범위(274-1) 내의 각각의 셀이 제2 하위 페이지 프로그래밍(262) 이후에 포지티브 Vt 레벨에 도달하게 된다.
또한, 일부 실시예들에서, Vt 범위들(272-1, 274-1, 또는 276-1) 중 어느 것도 포지티브 Vt 레벨을 갖는 셀만을 포함하지 않도록 상위 페이지 프로그래밍(265) 동안에 네거티브 Vt 레벨들의 범위(270) 내의 초기 Vt 레벨(예를 들어, 소거 Vt)로부터 첫번째 또는 두번째 최하위 포지티브 Vt 범위(278-1 또는 278-2) 중 하나 내의 Vt로 프로그래밍되는 셀들의 제어 게이트에 프로그래밍 펄스가 인가될 수 있다. 즉, Vt 범위(272-1, 274-1, 및 276-1)와 연관된 검증 전압 레벨이 상위 페이지 프로그래밍(265) 이후까지 0 볼트보다 크지 않을 수 있다.
도 2C 및 도 2C1 내지 도 2C4와 관련하여 이하에서 더 설명하는 바와 같이, 최하위 Vt 범위를 압축하기 위해 최하위 Vt 범위, 예를 들어, 범위(270, 272-1, 274-1, 276-1, 및 278-1)에 계속 있어야만 하는 메모리 셀들의 제어 게이트에 프로그래밍 펄스가 인가될 수 있다. 압축(compaction)이란 제1 하위 페이지, 제2 하위 페이지, 제3 하위 페이지, 및/또는 상위 페이지 프로그래밍 동안에 최하위 Vt 범위의 상방 시프트(upward shift) 및/또는 좁히기(narrowing)를 말하는 것일 수 있다. 여러 실시예들에서, 도 2C1 내지 도 2C4에 나타낸 바와 같이, 최하위 Vt 범위(272-1, 274-1, 276-1, 및 278-1) 내의 메모리 셀들의 Vt 레벨은 각자의 최하위 Vt 범위의 검증 전압이 각자의 프로그래밍(261, 262, 263, 및 265) 동안에 0 볼트, 예를 들어, 접지 전위보다 큰지 또는 작은지에 의존할 수 있는 서로 다른 검증 동작을 통해 검증된다. 예를 들어, 다양한 실시예들에서, 최하위 Vt 범위와 연관된 검증 전압이 각자의 프로그래밍(예를 들어, 261, 262, 263, 및 265) 동안에 0 볼트보다 작은 경우, 압축 검증 동작(compaction verify operation)은 최하위 Vt 범위(예를 들어, 272-1, 274-1, 276-1, 및 278-1) 내의 셀들의 Vt 레벨을 검증하는 데 사용된다. 이러한 실시예들에서, 최하위 Vt 범위와 연관된 검증 전압이 각자의 프로그래밍(예를 들어,261, 262, 263, 및 265) 동안에 0 볼트보다 작지 않은 경우, 최하위 Vt 범위(예를 들어, 272-1, 274-1, 276-1, 및 278-1) 내의 셀들의 Vt 레벨을 검증하는 데 프로그래밍 검증 동작이 사용된다.
예를 들어, 도 2A에 예시된 실시예와 관련하여, 도시된 바와 같이 0 볼트보다 작은 검증 전압을 갖는 최하위 Vt 범위(272-1) 내의 셀들의 Vt 레벨을 검증하기 위해 제1 하위 페이지 프로그래밍(261) 동안에 제1 압축 검증 동작이 수행된다. 이와 마찬가지로, 도시된 바와 같이 역시 0 볼트보다 작은 검증 전압을 갖는 최하위 Vt 범위(274-1) 내의 셀들의 Vt 레벨을 검증하기 위해 제2 하위 페이지 프로그래밍(262) 동안에 제2 압축 검증 동작이 수행된다. 도 2A에 도시된 실시예에서, 도 2B에 도시된 바와 같이 0 볼트보다 작지 않은 검증 전압(282-1)을 갖는 최하위 Vt 범위(276-1) 내의 셀들의 Vt 레벨을 검증하기 위해 프로그램 검증 동작이 사용된다. 압축 검증 동작 및 프로그램 검증 동작 동안에 비휘발성 메모리 셀의 NAND 어레이에 인가되는 예시적인 동작 전압이 도 2C 및 도 2C1 내지 도 2C4에 도시되어 있다.
본 발명의 다양한 실시예들에서, 최하위 Vt 범위(예를 들어, 272-1, 274-1, 276-1, 및 278-1) 이외의 Vt 범위 내의 메모리 셀들의 Vt 레벨은 프로그램 검증 동작(program verify operation)을 통해 검증되는데, 그 이유는 최하위 Vt 범위보다 높은 각각의 Vt 범위가 0 볼트보다 작지 않은 검증 전압을 갖기 때문이다.
도 2B는 본 발명의 일 실시예에 따른 제3 하위 페이지 프로그래밍 프로세스(263)(LP3) 및 상위 페이지 프로그래밍 프로세스(265)(UP) 이후의 도 2A의 Vt 분포를 나타낸 것이다. 도 2B에 나타낸 바와 같이, 본 발명의 다양한 프로그래밍 실시예들은 거의 균일한 제3 하위 페이지 프로그래밍(263)에서 상위 페이지 프로그래밍(265)으로의 Vt 레벨 시프트를 제공할 수 있다. 즉, 제3 하위 페이지 프로그래밍(263) 이후의 특정의 Vt 범위(예를 들어, 276-1 내지 276-8)와 연관된 검증 전압과 2개의 대응하는 상위 페이지 Vt 범위(예를 들어, 276-1에 대한 278-1/278-2 및 276-8에 대한 218-15/278-16)와 연관된 보다 높은 검증 전압 간의 전압 차이가 대체로 같다.
예를 들어, 도 2B에 도시된 바와 같이, Vt 범위(276-8)와 연관된 검증 전압(282-3)과 Vt 범위(278-16)와 연관된 검증 전압(284-3) 간의 전압 차이는 검증 전압(284-2)과 검증 전압(282-2) 간의 전압 차이(검증 전압(284-1)과 검증 전압(282-1) 간의 전압 차이와 대체로 같음)와 대체로 같다. 검증 전압 차이의 예로는 0.5 볼트, 0.6 볼트, 0.7 볼트 및 0.8 볼트가 있지만, 이들로 제한되지 않는다. 도 2A 및 도 2B에서의 Vt 분포와 연관된 검증 전압 레벨의 예가 도 2C1 내지 도 2C4에 나타나 있고 이에 대해 이하에서 설명한다. 하위 페이지 프로그래밍 이후에 메모리 셀의 상위 페이지를 프로그래밍하는 것과 연관된 Vt 레벨 시프트, 예를 들어, Vt 범위 시프트의 크기를 감소시키면 메모리 셀들, 예를 들어, 워드라인 상의 인접한 셀들 및/또는 인접한 워드라인 상의 셀들 간의 플로우팅 게이트간 간섭을 감소시킬 수 있다. 예를 들어, Vt 범위(276-1 내지 276-8) 중 하나로부터 대응하는 Vt 범위(278-1 내지 278-16)로 셀을 프로그래밍하는 것과 연관된 큰 Vt 시프트는 플로우팅 게이트간 간섭을 통해 이웃하는 셀들에 대한 Vt 변화를 야기할 수 있다.
본 발명의 다양한 프로그래밍 실시예들은 각각의 메모리 셀의 Vt를 0 볼트보다 작은 전압(예를 들어, 소거 Vt)으로부터 적어도 0 볼트의 전압으로 천이시킨다. 즉, 4 비트 MLC가 표현할 수 있는 16개의 이진 상태들 각각은 0 볼트보다 작지 않은 검증 전압을 갖는 대응하는 Vt 범위(예를 들어, 278-1 내지 278-16)를 갖는다. 상위 페이지 프로그래밍(265) 이후에 네거티브 Vt를 갖는 셀들이 없는 것은 플로우팅 게이트간 간섭을 감소시킬 수 있다. 예를 들어, 도 2B에서의 최하위 Vt 범위(276-1)와 연관된 검증 전압(282-1)이 0 볼트보다 작은 경우, 제3 하위 페이지 프로그래밍(263)과 상위 페이지 프로그래밍(265) 간의 전압 차이가 증가된다. 예를 들어, 검증 전압(284-1)과 검증 전압(282-1) 간의 차이가 도 2B에 나타낸 것보다 더 크게 된다. 제3 하위 페이지 프로그래밍(263)과 상위 페이지 프로그래밍(265) 간의 검증 전압 차이의 증가는 상기한 바와 같이 플로우팅 게이트간 간섭을 증가시킬 수 있다.
도 2C 및 도 2C1 내지 도 2C4는, 본 발명의 프로그래밍 실시예에 따른, 비휘발성 메모리 셀의 NAND 스트링, 예를 들어, 도 1에 도시된 NAND 스트링(109-1 내지 109-M)의 다양한 게이트에 인가되는 동작 전압을 보여주는 표를 나타낸 것이다. 도 2C1 내지 도 2C4는, 도 2A에 도시된 바와 같이,비휘발성 메모리 셀을 소거 Vt 범위(예를 들어, Vt 범위(270))로부터 다수의 포지티브 Vt 범위들 중 하나(예를 들어, Vt 범위(280))로 프로그래밍하고 이를 검증하는 것과 연관된 예시적인 동작 전압을 나타낸 것이다. 즉, 도 2C1은 제1 하위 페이지 프로그래밍(261)에 대한 예시적인 동작 전압을 나타낸 것이고, 도 2C2는 제2 하위 페이지 프로그래밍(262)에 대한 예시적인 동작 전압을 나타낸 것이며, 도 2C3은 제3 하위 페이지 프로그래밍(263)에 대한 예시적인 동작 전압을 나타낸 것이고, 도 2C4는 상위 페이지 프로그래밍(265)에 대한 예시적인 동작 전압을 나타낸 것이며, 그 결과 도 2A 및 도 2B에 나타낸 Vt 분포가 얻어진다.
도 2C1 내지 도 2C4에 예시된 실시예에서, NAND 어레이는 32개의 워드라인(WL0 내지 WL31이 도시되어 있음)을 포함하지만, 실시예들이 이 수의 워드라인으로 제한되지 않는다. 예를 들어, NAND 어레이는 32개보다 더 많은 또는 더 적은 수의 워드라인을 포함할 수 있다. 또한, 유의할 점은 도 2C1 내지 도 2C4에 나타낸 동작 전압이 단일의 워드라인(예를 들어, 이 예에서, WL0) 상의 메모리 셀들을 프로그래밍하는 것과 연관된 프로그램 전압 및 검증 전압을 나타낸 것이라는 것이다. 알 수 있는 바와 같이, 나머지 워드라인(예를 들어, WL1 내지 WL31) 상의 셀들을 프로그래밍하는 동작 전압들이 유사하다.
도 2C1은 WL0 상의 메모리 셀들의 제1 논리적 하위 페이지를 프로그래밍하는 예시적인 동작 전압을 나타낸 것이다. 제1 하위 페이지 프로그래밍(261), 제2 하위 페이지 프로그래밍(262), 제3 하위 페이지 프로그래밍(263), 및 상위 페이지 프로그래밍(265) 각각 동안에, 선택된 워드라인(예를 들어, 이 예에서, WL0) 상의 메모리 셀들에는 프로그래밍 전압(Vpgm으로 나타냄)이 인가되는 반면, 미선택된 워드라인(예를 들어, 이 예에서, WL1 내지 WL31)에는 패스 전압(pass voltage)(Vpass로 표시됨)이 인가된다. 당업자라면 알 수 있는 바와 같이, Vpgm은, 예를 들어, 약 12-14 볼트의 시작 전위를 갖는 다수의 증분 프로그래밍 펄스(incremented programming pulse)일 수 있다. Vpgm 펄스는, 그 중에서도 특히, Vt 범위의 협소(narrowness) 또는 Vt 범위들 간의 전압 여유(voltage margin) 등의 다양한 인자들에 의존할 수 있는 약 0.1 내지 0.8의 스텝 크기로 증분될 수 있다. 예를 들어, Vpgm 펄스의 스텝 크기는, Vt 범위의 협소 및/또는 Vt 범위 간의 판독 여유(read margin)를 고려하기 위해, 제1, 제2 및/또는 제3 하위 페이지 프로그래밍(261, 262, 263)에 대해서 보다 상위 페이지 프로그래밍(265)에 대해 더 작을 수 있다. 일례로서, 도 2C1 내지 도 2C4에 나타낸 바와 같이, 제1 하위 페이지 프로그래밍 동작(예를 들어, 261)에 대한 프로그래밍 전압(Vpgm) 펄스는 약 0.8 볼트씩 증분될 수 있고, 제2 하위 페이지 프로그래밍 동작(예를 들어, 262)에 대한 Vpgm 펄스는 약 0.4 볼트씩 증분될 수 있으며, 제3 하위 페이지 프로그래밍 동작(예를 들어, 263)에 대한 Vpgm 펄스는 약 0.2 볼트씩 증분될 수 있고, 상위 페이지 프로그래밍 동작(예를 들어, 265)에 대한 Vpgm 펄스는 약 0.1 볼트씩 증분될 수 있다. 실시예들은 Vpgm 전압 펄스들 간의 이들 예시적인 증분으로 제한되지 않는다.
Vpgm 펄스는 셀의 Vt가 검증 동작에 의해 판정되는 원하는 Vt 레벨에 도달할 때까지 프로그래밍되는 셀들의 제어 게이트에 인가되며, 원하는 Vt 레벨에 도달할 때, 원하는 Vt 레벨에 있는 셀들의 Vt의 추가적인 증가를 "금지"시키기 위해 Vcc 전압 등의 전압이 그 셀들의 비트 라인에 인가된다. 당업자라면 알 수 있는 바와 같이, 검증 동작은 Vpgm 펄스들 사이에서 일어난다.
도 2C1에 예시된 실시예는 제1 하위 페이지 프로그래밍(261) 이후에 Vt 레벨이 여전히 최하위 Vt 범위(272-1)에 있어야 하는 메모리 셀들에 대해 압축 검증 동작(272-1 압축으로 나타냄)을 수행하는 것을 포함한다. 이 예에서, 압축 검증 동작은 메모리 셀과 연관된 비트 라인에 0 볼트를 인가하는 것, 소스 라인(SRC)에 1.0 볼트를 인가하는 것, 미선택된 워드라인들, 소스 선택 게이트(SGS) 및 드레인 선택 게이트(SGD)에 판독 전위(Vread)(예를 들어, 3.5 볼트)를 인가하는 것, 및 선택된 워드라인(WL0)에, 예를 들어, 메모리 셀의 제어 게이트에 0.3 볼트를 인가하는 것을 포함한다.
도 2C1에 예시된 실시예는 제1 하위 페이지 프로그래밍(261) 이후에 Vt 레벨이 Vt 범위(272-2)로 시프트될 메모리 셀들에 대한 프로그램 검증 동작(272-2 프로그램 검증으로 나타냄)을 수행하는 것을 포함한다. 이 예에서, 프로그램 검증 동작은 메모리 셀과 연관된 비트 라인에 1.0 볼트를 인가하는 것, 소스 라인(SRC)에 0 볼트를 인가하는 것, 미선택된 워드라인, 소스 선택 게이트(SGS) 및 드레인 선택 게이트(SGD)에 판독 전위(Vread)(예를 들어, 3.5 볼트)를 인가하는 것, 및 선택된 워드라인(WL0)에, 예를 들어, 메모리 셀의 제어 게이트에 1.0 볼트를 인가하는 것을 포함한다. 알 수 있는 바와 같이, 제어 게이트에 인가되는 전압(예를 들어, 이 경우에, 1.0 볼트)은 Vt 범위(272-2)와 연관된 최하위 Vt 레벨에 대응한다.
압축 검증 동작(272-1 압축)과 프로그램 검증 동작(프로그램 검증 272-2) 간의 차이는 Vt 범위(272-1)가 제1 하위 페이지 프로그래밍(261) 이후에 0 볼트보다 작은 Vt 레벨을 갖는 적어도 어떤 셀들을 포함한다는 사실로 인한 것이다. 예를 들어, 다양한 실시예들에서, 프로그램 및/또는 검증 동작 동안에 메모리 셀 제어 게이트에 인가되는 전압은 0 볼트 이상이다. 예를 들어, 인가된 최소 제어 게이트 전압은 0 볼트이다. 이러한 실시예들에서, 네거티브 Vt 레벨을 갖는 셀들의 Vt는 그 메모리 셀들이 검증 동작 동안에 "ON"인 것으로 인해 결정되지 못할 수 있다. 즉, 그 셀들은 인가된 최소 제어 게이트 전압(예를 들어, 이 예에서, 0 볼트)보다 작은 Vt를 갖는다. 당업자라면 프로그램 및/또는 검증 동작 동안에 메모리 셀 제어 게이트에 네거티브 전압이 인가될 수 있다는 것을 잘 알 것이다. 도 2C3 및 도 2C4와 관련하여 설명한 바와 같이, 최하위 Vt 범위(예를 들어, 274-1 및 276-1)로부터 프로그래밍되는 메모리 셀들은 대응하는 페이지 프로그래밍(예를 들어, 263 및 265) 동안에 압축 검증 동작 대신에 각자의 프로그램 검증 동작을 통해 검증되는데, 그 이유는 최하위 Vt 범위(예를 들어, 276-1 및 278-1) 내의 각각의 셀이 0 볼트보다 작지 않은 Vt 레벨을 갖기 때문이다.
도 2C2는 WL0 상의 메모리 셀들의 제2 논리적 하위 페이지를 프로그래밍하는 예시적인 동작 전압을 나타낸 것이다. 도 2C2에 나타낸 실시예는 제2 하위 페이지 프로그래밍(262) 이후에 Vt 레벨이 여전히 최하위 Vt 범위(274-1)에 있어야 하는 메모리 셀들, 예를 들어, 최하위 Vt 범위(272-1)로부터 최하위 Vt 범위(274-1)로 프로그래밍되는 셀들에 대한 압축 검증 동작(274-1 압축으로 나타냄)을 수행하는 것을 포함한다. 이 예에서, 압축 검증 동작은 메모리 셀과 연관된 비트 라인에 0 볼트를 인가하는 것, 소스 라인(SRC)에 1.0 볼트를 인가하는 것, 미선택된 워드라인, 소스 선택 게이트(SGS) 및 드레인 선택 게이트(SGD)에 판독 전위(Vread)(예를 들어, 3.5 볼트)를 인가하는 것, 및 선택된 워드라인(WL0)에, 예를 들어, 메모리 셀의 제어 게이트에 0.3 볼트를 인가하는 것을 포함한다.
도 2C2에 예시된 실시예는 제2 하위 페이지 프로그래밍(262) 이후에 Vt 레벨이 최하위 Vt 범위(274-1) 이외의 Vt 범위 내로 프로그램될 메모리 셀들에 대해 프로그램 검증 동작(274-2 프로그램 검증, ..., 274-4 프로그램 검증으로 나타냄)을 수행하는 것을 포함한다. 이 예에서, 프로그램 검증 동작은 각자의 검증 동작 동안에 셀들에 인가되는 제어 게이트 전압(예를 들어, WL0 전압)을 제외하고는 도 2C1에 나타낸 272-2 프로그램 검증과 유사하다. 예를 들어, 도 2C2의 실시예에서, Vt 범위(274-2) 내의 Vt 레벨을 갖는 것으로 검증되는 셀들에 인가되는 제어 게이트 전압은 0.7 볼트이고, Vt 범위(274-3) 내의 Vt 레벨을 갖는 것으로 검증되는 셀들에 인가되는 제어 게이트 전압은 1.4 볼트이며, Vt 범위(274-4) 내의 Vt 레벨을 갖는 것으로 검증되는 셀들에 인가되는 제어 게이트 전압은 2.1 볼트이다. 알 수 있는 바와 같이, 인가된 제어 게이트 전압은 각자의 Vt 범위와 연관된 검증 전압(예를 들어, 최하위 Vt 레벨)에 대응한다.
도 2C3은 WL0 상의 메모리 셀들의 제3 논리적 하위 페이지를 프로그래밍하는 예시적인 동작 전압을 나타낸 것이다. 도 2C3에 예시된 실시예는 제3 하위 페이지 프로그래밍(263) 이후에 Vt 범위들(274-1 내지 274-4) 중 하나 내의 Vt 레벨로부터 Vt 범위들(276-1 내지 276-8) 중 하나 내의 Vt 레벨로 프로그래밍되는 셀들 각각에 대한 프로그램 검증 동작을 수행하는 것을 포함한다. 도 2C3의 실시예에서, 도 2C1 및 도 2C2와 관련하여 기술된 압축 검증 동작이 최하위 Vt 범위(274-1)로부터 최하위 Vt 범위(276-1)로 프로그램되는 셀들에 대해서는 수행되지 않는다. 즉, 이 실시예에서, 제3 하위 페이지 프로그래밍(263)은 최하위 Vt 범위(276-1) 내의 Vt로 프로그래밍될 셀들이 0 볼트보다 작지 않은 Vt 레벨(예를 들어, 포지티브 Vt 레벨)에 도달할 때까지 다수의 프로그래밍 전압 펄스(예를 들어, Vpgm)를 WL0에 인가하는 것을 포함한다. 도 2C3에 나타낸 바와 같이, 최하위 Vt 범위(276-1)와 연관된 검증 동작(예를 들어, 276-1 프로그램 검증)은 최하위 Vt 범위(276-1) 내의 Vt 레벨들로 프로그래밍되는 셀들의 제어 게이트에 0 볼트를 인가하는 것을 포함한다. 최하위 Vt 범위(276-1) 이외의 Vt 범위들과 연관된 검증 동작들(예를 들어, 276-2 프로그램 검증, 276-3 프로그램 검증, ..., 276-8 프로그램 검증)은 각자의 Vt 범위(276-2 내지 276-8) 내의 Vt 레벨들로 프로그래밍되는 메모리 셀들의 제어 게이트에 점점 증가하는 포지티브 전압을 인가하는 것을 포함한다.
도 2C4는 WL0 상의 메모리 셀들의 상위 페이지를 프로그래밍하는 예시적인 동작 전압들을 나타낸 것이다. 도 2C3에서의 실시예와 유사하게, 도 2C4에 나타낸 실시예는 상위 페이지 프로그래밍(265) 이후에 Vt 범위들(276-1 내지 276-8) 중의 하나 내의 Vt 레벨로부터 Vt 범위들(278-1 내지 278-16) 중의 하나 내의 Vt 레벨로 프로그래밍되는 셀들 각각에 대해 프로그램 검증 동작을 수행하는 것을 포함한다. 도 2C4의 실시예에서는, 도 2C1 및 도 2C2와 관련하여 설명한 압축 검증 동작이 최하위 Vt 범위(276-1)로부터 최하위 Vt 범위(278-1)로 프로그래밍되는 셀들에 대해 수행되지 않는다. 즉, 이 실시예에서, 상위 페이지 프로그래밍(265)은 최하위 Vt 범위(278-1) 내의 Vt로 프로그램될 셀들이 0 볼트보다 작지 않은 Vt 레벨(예를 들어, 포지티브 Vt 레벨)에 도달할 때까지 다수의 프로그래밍 전압 펄스(예를 들어, Vpgm)를 WL0에 인가하는 것을 포함한다. 도 2C4에 나타낸 바와 같이, 최하위 Vt 범위(278-1)와 연관된 검증 동작(예를 들어, 278-1 프로그램 검증)은 최하위 Vt 범위(278-1) 내의 Vt 레벨들로 프로그래밍되는 셀들의 제어 게이트에 0.25 볼트를 인가하는 것을 포함한다. 유의할 것은, 278-1 프로그램 검증 동안에 메모리 셀들에 인가되는 이 제어 게이트 전압(예를 들어, 0.25 볼트)이, 도 2A 및 도 2B에 나타낸 바와 같이, 제3 하위 페이지 프로그래밍(263)에서 상위 페이지 프로그래밍(265)으로 갈 때 최하위 Vt 범위(278-1)의 상방 시프트로 인해, 276-1 프로그램 검증 동안에 메모리 셀들에 인가되는 제어 게이트 전압(예를 들어, 0 볼트)보다 크다는 것이다.
최하위 Vt 범위(278-1)와 이외의 Vt 범위들과 연관된 검증 동작들(예를 들어, 278-2 프로그램 검증, 278-3 프로그램 검증, ..., 278-16 프로그램 검증)은 각자의 Vt 범위(278-2 내지 278-16) 내의 Vt 레벨들로 프로그래밍되는 메모리 셀들의 제어 게이트에 점점 증가하는 포지티브 전압을 인가하는 것을 포함한다.
이상에서 언급한 바와 같이, 메모리 셀들 각각을 네거티브 Vt 레벨들의 범위(예를 들어, 소거 Vt 범위(270)) 내의 Vt 레벨로부터 포지티브 Vt 레벨들의 범위 내의 Vt 레벨로 프로그래밍하는 것은 소거 상태로부터 최하위 프로그램 상태로 프로그램되는 셀들과 연관된 플로우팅 게이트간 간섭을 감소시킬 수 있다. 예를 들어, 본 발명의 다양한 프로그래밍 실시예들에서, 소거 상태로부터 최하위 프로그램 상태(예를 들어, Vt 범위(278-1))로 프로그램되는 셀들과 연관된 비교적 큰 검증 전압 차이가 감소되도록 소거 상태(예를 들어, 네거티브 Vt 범위)가 제거된다.
도 3A는 본 발명에 따른 짝수 및 홀수 비트 라인 상의 4 비트 비휘발성 메모리 셀의 NAND 어레이를 프로그래밍하는 프로그래밍 시퀀스 실시예의 표를 나타낸 것이다.
도 3A의 실시예에 나타낸 바와 같이, 다수의 워드라인(예를 들어, WL0 내지 WL31)이 짝수 비트 라인(307-0) 및 홀수 비트 라인(307-1)과 연관되어 있다. 일 실시예에서, 프로그래밍은 비휘발성 메모리 셀들의 특정의 블록의 소스 라인에 인접한 워드라인을 갖는 어레이의 하부로부터 시작된다. 예시된 실시예에서, 인접한 워드라인은 WL0이다. 이 실시예에서, 프로그래밍은 WL0로부터 WL1, WL2, ..., WL31 등으로 상방으로 진행된다. 도 3A의 실시예의 메모리 셀들은 각각이 4 데이터 비트를 저장하는 다중레벨 셀(multilevel cell, MLC)이다. 도 3A의 표 실시예는 각각의 데이터 비트의 프로그래밍 순서를 나타낸 것이다. 이 실시예는 셀의 제1 하위 페이지(예를 들어, LP1)를 프로그래밍하는 것, 제2 하위 페이지(예를 들어, LP2)를 프로그래밍하는 것, 제3 하위 페이지(예를 들어, LP3)를 프로그래밍하는 것, 및 상위 페이지(예를 들어, UPPER)를 프로그래밍하는 것을 나타내고 있다.
프로그래밍 표 실시예에 나타낸 바와 같이, 이 방법은 짝수 비트 라인(307-0)(EVEN) 및 홀수 비트 라인(307-1)(ODD)과 관련하여 제1, 제2 및 제3 하위 페이지(예를 들어, LP1, LP2, LP3) 및 상위 페이지(예를 들어, UPPER)를 프로그래밍하는 것을 포함한다. 이 방법은 또한 다수의 워드라인(예를 들어, WLO, WLl, ..., WL31) 사이의 짝수 비트 라인(EVEN) 및 홀수 비트 라인(ODD)과 연관된 제1, 제2 및 제3 하위 페이지(예를 들어, LP1, LP2, LP3) 및 상위 페이지(예를 들어, UPPER)의 프로그래밍을 교대로 하는 것을 포함한다. 도 3A에 나타낸 바와 같이, 예를 들어, NAND 어레이의 소스 라인(예를 들어, 도 1의 소스 라인(123))에 인접한 제1 워드라인(WL0)부터 시작하여, 다수의 그 다음으로 인접한 워드라인(예를 들어, WL1, WL2, ..., WL31) 사이의 짝수 및 홀수 비트 라인과 연관된 셀들에 대한 제1, 제2 및 제3 하위 페이지(예를 들어, LP1, LP2, LP3)와 상위 페이지(예를 들어, UPPER)의 프로그래밍이 교대로 행해진다.
도 3A의 표 실시예에 나타낸 바와 같이, 프로그래밍 시퀀스는 NAND 어레이의 소스 라인에 인접한 제1 워드라인(예를 들어, WL0)부터 시작하여, 다수의 그 다음으로 인접한 워드라인 사이의 짝수 비트 라인(EVEN) 및 홀수 비트 라인(ODD)과 연관된 셀들에 대한 제1, 제2 및 제3 하위 페이지(예를 들어, LP1, LP2, LP3)와 상위 페이지(예를 들어, UPPER)의 프로그래밍이 교대로 행해진다. 따라서, 일 실시예에서, 이 방법은 제1 워드라인(WL0)와 연관된 짝수 및 홀수 비트 라인의 제1 하위 페이지(예를 들어, 페이지 0 및 페이지 1(LP1))를 프로그래밍하는 것, 및 그 다음에 제2 워드라인(WL1)과 연관된 짝수 및 홀수 비트 라인의 제1 하위 페이지(예를 들어, 페이지 2 및 페이지 3(LP1))를 프로그래밍하는 것을 포함한다. 그 다음에, 이 방법은 제1 워드라인(WL0)과 연관된 짝수 및 홀수 비트 라인의 제2 하위 페이지(예를 들어, 페이지 4 및 페이지 5(LP2))를 프로그래밍하는 것을 포함한다. 그 다음에, 이 방법은 제3 워드라인(WL2)과 연관된 짝수 및 홀수 비트 라인의 제1 하위 페이지(예를 들어, 페이지 6 및 페이지 6(LP1))를 프로그래밍하는 것을 포함한다. 이어서, 이 방법은 제2 워드라인(WL1)과 연관된 짝수 및 홀수 비트 라인의 제2 하위 페이지(예를 들어, 페이지 8 및 페이지 9(LP2))를 프로그래밍하는 것을 포함한다. 그 다음에, 이 방법은 계속하여 제1 워드라인(WL0)과 연관된 짝수 및 홀수 비트 라인의 제3 하위 페이지(예를 들어, 페이지 10 및 페이지 11(LP3))를 프로그래밍한다.
도 3A의 표에 반영되어 있는 실시예에 따르면, 이 방법은 제4 워드라인(WL3)과 연관된 짝수 및 홀수 비트 라인의 제1 하위 페이지(예를 들어, 페이지 12 및 페이지 13(LP1))를 프로그래밍하는 것을 포함한다. 이 방법은 이어서 제3 워드라인(WL2)과 연관된 짝수 및 홀수 비트 라인의 제2 하위 페이지(예를 들어, 페이지 14 및 페이지 15(LP2))를 프로그래밍하는 것을 포함한다. 이어서, 제2 워드라인(WL1)과 연관된 짝수 및 홀수 비트 라인의 제3 하위 페이지(예를 들어, 페이지 16 및 페이지 17(LP3))의 프로그래밍이 행해진다. 그 후에, 제1 워드라인(WL0)과 연관된 짝수 및 홀수 비트 라인의 상위 페이지(예를 들어, 페이지 18 및 페이지 19(UPPER))가 프로그래밍된다. 그 다음에, 제5 워드라인(WL4)과 연관된 짝수 및 홀수 비트 라인의 제1 하위 페이지(예를 들어, 페이지 20 및 페이지 21(LP1))가 프로그래밍된다. 이 방법은 이어서 제4 워드라인(WL3)과 연관된 짝수 및 홀수 비트 라인의 제2 하위 페이지(예를 들어, 페이지 22 및 페이지 23(LP2))를 프로그래밍하는 것을 포함한다. 그 다음에, 제3 워드라인(WL2)과 연관된 짝수 및 홀수 비트 라인의 제3 하위 페이지(예를 들어, 페이지 24 및 페이지 25(LP3))의 프로그래밍이 행해진다. 이어서, 제2 워드라인(WL1)과 연관된 짝수 및 홀수 비트 라인의 상위 페이지(예를 들어, 페이지 26 및 페이지 27(UPPER))의 프로그래밍이 행해진다.
도 3A의 표 실시예에 나타낸 프로그래밍 시퀀스 실시예는 후속 워드라인들(예를 들어, 이 예에서, WL5 내지 WL31)을 통해 계속된다. 따라서, 워드라인들(WL0 내지 WL4)에 대해 이상에서 기술한 프로그래밍 시퀀스가 WL31까지 계속된다. 그에 따라, 도 3A의 실시예에 대한 프로그래밍 시퀀스는 프로그래밍되는 메모리 블록 전체에 대해 반복된다. 따라서, 제32 워드라인(WL31)과 연관된 짝수 및 홀수 비트 라인의 상위 페이지(예를 들어, 페이지 254 및 페이지 255(UPPER))는 이 시퀀스에서 마지막으로 프로그래밍된다.
도 3B는 도 3A의 프로그래밍 시퀀스 실시예에 따른 짝수 비트 라인(307-0)(BL0) 및 홀수 비트 라인(307-1)(BL1) 상의 4 비트 비휘발성 메모리 셀의 NAND 어레이를 프로그래밍하는 실시예를 나타낸 것이다.
도 3B의 실시예에서의 각각의 셀에 대해, 하부 좌측 번호(361)는 프로그래밍된 데이터의 제1 하위 페이지(LP1)이고, 상부 좌측 번호(362)는 프로그래밍된 데이터의 제2 하위 페이지(LP2)이며, 상부 우측 페이지(363)는 프로그래밍된 데이터의 제3 하위 페이지(LP3)이고, 하부 우측 페이지(365)는 프로그래밍된 페이지의 상위 페이지(UP)이다.
도 3B의 실시예는 NAND 어레이의 소스 선택 게이트(SGS) 라인(317)에 인접한 제1 워드라인(예를 들어, WL0)부터 시작하고 다수의 그 다음으로 인접한 워드라인(예를 들어, WL0-WL31) 사이의 짝수 비트 라인(예를 들어, BL0) 및 홀수 비트 라인(예를 들어, BL1)과 연관된 셀들에 대한 제1 하위 페이지(예를 들어, 361), 제2 하위 페이지(예를 들어, 362) 및 제3 하위 페이지(예를 들어, 363)와, 상위 페이지(예를 들어, 365)의 프로그래밍이 교대로 있게 된다.
도 3C는 도 3B의 실시예에서의 각각의 셀과 연관된 다양한 하위 페이지(예를 들어, 361, 362, 363) 및 상위 페이지(예를 들어, 365)를 표시한 그래프를 나타낸 것이다.
도 3B의 실시예에 나타낸 바와 같이, 한 방법은 제1 워드라인(예를 들어, WL0)과 연관된 짝수 비트 라인(BL0)의 제1 하위 페이지(페이지 0)(예를 들어, 361-0) 및 홀수 비트 라인(BL1)의 제1 하위 페이지(페이지 1)(예를 들어, 361-1)를 프로그래밍하는 것을 포함한다. 도 3B에 나타낸 바와 같이, 이 실시예는 그 다음으로 제2 워드라인(예를 들어, WL1)과 연관된 짝수 비트 라인(BL0)의 제1 하위 페이지(페이지 2)(예를 들어, 361-2) 및 홀수 비트 라인(BL1)의 제1 하위 페이지(페이지 3)(예를 들어, 361-3)를 프로그래밍하는 것을 포함한다. 도 3B의 실시예에 나타낸 바와 같이, 이 방법은 그 다음으로 제1 워드라인(예를 들어, WL0)과 연관된 짝수 비트 라인(BL0)의 제2 하위 페이지(페이지 4)(예를 들어, 362-0) 및 홀수 비트 라인(BL1)의 제2 하위 페이지(페이지 5)(예를 들어, 362-1)를 프로그래밍하는 것을 포함한다. 도 3B의 실시예에 나타낸 바와 같이, 이 실시예는 그 다음으로 제3 워드라인(예를 들어, WL2)과 연관된 짝수 비트 라인(BL0)의 제1 하위 페이지(페이지 6)(예를 들어, 361-4) 및 홀수 비트 라인(BL1)의 제1 하위 페이지(페이지 7)(예를 들어, 361-5)를 프로그래밍하는 것을 포함한다. 이 실시예는 그 다음에 제2 워드라인(예를 들어, WL1)과 연관된 짝수 비트 라인(BL0)의 제2 하위 페이지(페이지 8)(예를 들어, 362-2) 및 홀수 비트 라인(BL1)의 제2 하위 페이지(페이지 9)(예를 들어, 362-3)를 프로그래밍하는 것을 포함한다. 이 방법은 그 다음에 제1 워드라인(예를 들어, WL0)과 연관된 짝수 비트 라인(예를 들어, BL0)의 제3 하위 페이지(페이지 10)(예를 들어, 363-0) 및 홀수 비트 라인(예를 들어, BL1)의 제3 하위 페이지(페이지 11)(예를 들어, 363-1)를 프로그래밍하는 것을 포함한다.
도 3B의 실시예에 나타낸 바와 같이, 이 방법은 그 다음에 제4 워드라인(예를 들어, WL3)과 연관된 짝수 비트 라인(예를 들어, BL0)의 제1 하위 페이지(페이지 12)(예를 들어, 361-6) 및 홀수 비트 라인(예를 들어, BL1)의 제1 하위 페이지(페이지 13)(예를 들어, 361-7)를 프로그래밍하는 것을 포함한다. 이 방법은 계속하여 제3 워드라인(예를 들어, WL2)과 연관된 짝수 비트 라인(예를 들어, BL0)의 제2 하위 페이지(페이지 14)(예를 들어, 362-4) 및 홀수 비트 라인(예를 들어, BL1)의 제2 하위 페이지(페이지 15)(예를 들어, 362-5)를 프로그래밍한다. 그 다음에, 이 방법은 제2 워드라인(예를 들어, WL1)과 연관된 짝수 비트 라인(예를 들어, BL0)의 제3 하위 페이지(페이지 16)(예를 들어, 363-2) 및 홀수 비트 라인(예를 들어, BL1)의 제3 하위 페이지(페이지 17)(예를 들어, 363-3)를 프로그래밍하는 것을 포함한다. 이 방법은 계속하여 제1 워드라인(예를 들어, WL0)과 연관된 짝수 비트 라인(예를 들어, BL0)의 상위 페이지(페이지 18)(예를 들어, 365-0) 및 홀수 비트 라인(예를 들어, BL1)의 상위 페이지(페이지 19)(예를 들어, 365-1)를 프로그래밍한다.
이 다음에, 제4 워드라인(예를 들어, WL3)과 연관된 짝수 비트 라인(예를 들어, BL0)의 제2 하위 페이지(페이지 22)(예를 들어, 362-6) 및 홀수 비트 라인(예를 들어, BL1)의 제2 하위 페이지(페이지 23)(예를 들어, 362-7)를 프로그래밍한다. 이어서, 제3 워드라인(예를 들어, WL2)과 연관된 짝수 비트 라인(예를 들어, BL0)의 제3 하위 페이지(페이지 24)(예를 들어, 363-4) 및 홀수 비트 라인(예를 들어, BL1)의 제3 하위 페이지(페이지 25)(예를 들어, 363-5)가 프로그래밍된다. 이 다음에 제2 워드라인(예를 들어, WL1)과 연관된 짝수 비트 라인(예를 들어, BL0)의 상위 페이지(페이지 26)(예를 들어, 365-2) 및 홀수 비트 라인(예를 들어, BL1)의 상위 페이지(페이지 27)(예를 들어, 365-3)의 프로그래밍이 있게 된다.
따라서, 도 3B에 나타낸 실시예에 따르면, WL0의 제1 하위 페이지(페이지 0 및 1)가 먼저 프로그래밍된다. 이어서, WL1의 제1 하위 페이지(페이지 2 및 3)가 프로그래밍된다. 그 다음에, WL0의 제2 하위 페이지(페이지 4 및 5)가 프로그래밍된다. 이어서, WL2의 제1 하위 페이지(페이지 6 및 7)이 프로그래밍된다. 그 다음에, WL1의 제2 하위 페이지(페이지 8 및 9)가 프로그래밍된다. 이어서, WL0의 제3 하위 페이지(페이지 10 및 11)가 프로그래밍된다. 그 다음에, WL3의 제1 하위 페이지(페이지 12 및 13)가 프로그래밍된다. 이어서, WL2의 제2 하위 페이지(페이지 14 및 15)가 프로그래밍된다. 그 다음에, WL1의 제3 하위 페이지(페이지 16 및 17)가 프로그래밍된다. 이어서, WL0의 상위 페이지(페이지 18 및 19)가 프로그래밍된다. 그 다음에, WL4(도시 생략)의 제1 하위 페이지(페이지 20 및 21)가 프로그래밍된다. 이어서, WL3의 제2 하위 페이지(페이지 22 및 23)가 프로그래밍된다. 그 다음에, WL2의 제3 하위 페이지(페이지 24 및 25)가 프로그래밍된다. 이어서, WL1의 상위 페이지(페이지 26 및 27)가 프로그래밍된다. 도 3B의 실시예에 대한 프로그래밍 시퀀스가 프로그래밍되는 메모리 블록 전체에 대해 반복된다. 따라서, WL31의 상위 페이지(페이지 254 및 255)가 이 시퀀스에서 마지막으로 프로그래밍된다.
도 4는 본 발명의 일 실시예에 따른 적어도 하나의 메모리 디바이스를 갖는 전자 메모리 시스템의 기능 블록도이다. 메모리 시스템(400)은 비휘발성 셀의 메모리 어레이(430)를 포함하는 비휘발성 메모리 디바이스(420)에 결합된 프로세서(410)를 포함한다. 메모리 시스템(400)은 개별적인 집적 회로를 포함할 수 있거나, 프로세서(410) 및 메모리 디바이스(420) 둘다가 동일한 집적 회로 상에 있을 수 있다. 프로세서(410)는 마이크로프로세서 또는 ASIC(application-specific integrated circuit) 등의 어떤 다른 유형의 제어 회로일 수 있다.
명확함을 위해, 전자 메모리 시스템(400)이 본 발명에 특히 관련된 특징들에 중점을 두기 위해 간략화되어 있다. 메모리 디바이스(420)는 NAND 구조를 갖는 플로우팅 게이트 플래시 메모리 셀일 수 있는 비휘발성 메모리 셀의 어레이(430)를 포함한다. 메모리 셀들의 각각의 행의 제어 게이트는 워드라인과 결합되어 있는 반면, 메모리 셀들의 드레인 영역은 비트 라인에 결합되어 있다. 도 1에 예시된 바와 같이, 메모리 셀의 소스 영역은 소스 라인에 결합되어 있다. 당업자라면 알 수 있는 바와 같이, 메모리 셀을 비트 라인 및 소스 라인에 접속하는 방식은 어레이가 NAND 구조인지, NOR 구조인지, AND 구조인지 또는 어떤 다른 메모리 어레이 구조인지에 따라 다르다.
도 4의 실시예는 I/O 접속부(462)를 거쳐 I/O 회로(460)를 통해 제공되는 어드레스 신호를 래치하는 어드레스 회로(440)를 포함한다. 메모리 어레이(430)에 액세스하기 위해 행 디코더(444) 및 열 디코더(446)에 의해 어드레스 신호가 수신되어 디코딩된다. 본 발명의 개시 내용으로부터, 당업자라면 어드레스 입력 접속부의 수가 메모리 어레이(430)의 밀도 및 구조에 의존한다는 것과 어드레스의 수가 메모리 셀의 수의 증가에 따라 또한 메모리 블록 및 어레이의 수의 증가에 따라 증가한다는 것을 잘 알 것이다.
비휘발성 셀의 메모리 어레이(430)는 본 명세서에 기술된 실시예들에 따라 프로그램되는 비휘발성 다중레벨 메모리 셀을 포함할 수 있다. 메모리 디바이스(420)는 이 실시예에서 판독/래치 회로(450)일 수 있는 감지/버퍼 회로를 사용하여 메모리 어레이 열에서의 전압 및/또는 전류 변화를 감지함으로써 메모리 어레이(430) 내의 데이터를 판독한다. 판독/래치 회로(450)는 메모리 어레이(430)로부터 한 행의 데이터를 판독 및 래치하도록 결합될 수 있다. 프로세서(410)와 I/O 접속부(462)를 통해 양방향 데이터 통신을 하기 위해 I/O 회로(460)가 포함되어 있다. 메모리 어레이(430)에 데이터를 기입하기 위해 기입 회로(455)가 포함되어 있다.
제어 회로(470)는 프로세서(410)로부터 제어 접속부(472)에 의해 제공되는 신호를 디코딩한다. 이들 신호는 데이터 판독, 데이터 기입, 및 데이터 소거 동작을 비롯한 메모리 어레이(430)에 대한 동작을 제어하는 데 사용되는 칩 신호, 기입 인에이블 신호, 및 어드레스 래치 신호를 포함할 수 있다. 다양한 실시예들에서, 제어 회로(470)는 본 발명의 동작 및 프로그래밍 실시예를 수행하기 위해 프로세서(410)로부터의 명령어를 실행하는 일을 맡고 있다. 제어 회로(470)는 상태 기계, 시퀀서, 또는 어떤 다른 유형의 제어기일 수 있다. 당업자라면 부가의 회로 및 제어 신호가 제공될 수 있고 설명의 용이함을 위해 도 4의 메모리 디바이스 세부가 축소되어 있다는 것을 잘 알 것이다.
도 5는 본 발명의 일 실시예에 따른 적어도 하나의 메모리 디바이스를 갖는 메모리 모듈의 기능 블록도이다. 메모리 모듈(500)가 메모리 카드로서 나타내나 있지만, 메모리 모듈(500)을 참조하여 논의된 개념들이 다른 유형의 이동식 또는 휴대용 메모리(예를 들어, USB 플래시 드라이브)에 적용가능하고 이들이 본 명세서에서 사용되는 "메모리 모듈"의 범위 내에 포함되는 것으로 보아야 한다. 부가하여, 한 예시적인 폼 팩터(form factor)가 도 5에 나타나 있지만, 이들 개념이 다른 폼 팩터에도 적용가능하다.
일부 실시예들에서, 메모리 모듈(500)은 하나 이상의 메모리 디바이스(510)를 둘러싸기 위해 (나타낸 바와 같이) 하우징(505)을 포함하지만, 이러한 하우징이 모든 디바이스 또는 디바이스 응용에 필수적인 것은 아니다. 적어도 하나의 메모리 디바이스(510)는 본 명세서에 설명된 실시예들에 따라 프로그래밍되는 비휘발성 다중레벨 메모리 셀의 어레이를 포함한다. 하우징(505)이 존재하는 경우, 하우징(505)은 호스트 디바이스와 통신하기 위한 하나 이상의 접점(515)을 포함한다. 호스트 디바이스의 예로는 디지털 카메라, 디지털 레코딩 및 재생 디바이스, PDA, 퍼스널 컴퓨터, 메모리 카드 리더, 인터페이스 허브 등이 있다. 일부 실시예들에서, 접점(515)은 표준화된 인터페이스의 형태로 되어 있다. 예를 들어, USB 플래시 드라이브의 경우, 접점(515)은 USB 타입-A 수 커넥터(male connector)의 형태로 되어 있을 수 있다. 일부 실시예에서, 접점(515)은 SanDisk Corporation에 의해 라이센스 부여된 CompactFlash™ 메모리 카드, Sony Corporation에 의해 라이센스 부여된 Memory Stick™ 메모리 카드, Toshiba Corporation에 의해 라이센스 부여된 SD Secure Digital™ 메모리 카드 등에서 발견될 수 있는 것과 같은 반독점사양 인터페이스(semi-proprietary interface)의 형태이다. 그러나, 일반적으로 접점(515)은 메모리 모듈(500)과 접점(515)에 대한 호환 리셉터(receptor)를 갖는 호스트 사이에서 제어 신호, 어드레스 신호, 및/또는 데이터 신호를 전달하는 인터페이스를 제공한다.
메모리 모듈(500)은 선택적으로 하나 이상의 집적 회로 및/또는 개별 부품일 수 있는 부가 회로(520)를 포함할 수 있다. 일부 실시예들에서, 부가 회로(520)는 다수의 메모리 디바이스(510) 간의 액세스를 제어하고 및/또는 외부 호스트와 메모리 디바이스(510) 간의 변환 계층(translation layer)을 제공하는 메모리 제어기를 포함할 수 있다. 예를 들어, 다수의 접점(515)과 하나 이상의 메모리 디바이스(510)에의 다수의 접속부 간에 일대일 대응 관계가 없을 수도 있다. 따라서, 메모리 제어기는 적절한 때에 적절한 I/O 접속부에서 적절한 신호를 수신하기 위해 또는 적절한 때에 적절한 접점(515)에서 적절한 신호를 제공하기 위해 메모리 디바이스(510)의 I/O 접속부(도 5에 도시되어 있지 않음)를 선택적으로 결합시킬 수 있다. 마찬가지로, 호스트와 메모리 모듈(500) 간의 통신 프로토콜이 메모리 디바이스(510)의 액세스에 필요한 것과 다를 수 있다. 그러면, 메모리 제어기는 메모리 디바이스(510)에의 원하는 액세스를 달성하기 위해 호스트로부터 수신된 명령 시퀀스를 적절한 명령 시퀀스로 변환할 수 있다. 이러한 변환은 명령 시퀀스 이외에 신호 전압 레벨의 변경도 포함할 수 있다.
부가 회로(520)는 ASIC에 의해 수행될 수 있는 논리 기능(logic function) 등의 메모리 디바이스(510)의 제어와 무관한 기능을 더 포함할 수 있다. 또한, 부가 회로(520)는 패스워드 보호, 생체 인식 등과 같은 메모리 모듈(500)에의 판독 또는 기입 액세스를 제한하는 회로를 포함할 수 있다. 부가 회로(520)는 메모리 모듈(500)의 상태를 알려주는 회로를 포함할 수 있다. 예를 들어, 부가 회로(520)는 메모리 모듈(500)에 전원이 공급되고 있는지 및 메모리 모듈(500)이 현재 액세스되고 있는지를 판정하고 전원이 공급되고 있는 동안의 연속적인 불빛(solid light) 및 액세스되고 있는 동안의 깜박거리는 불빛(flashing light) 등의 그의 상태의 표시를 디스플레이하는 기능을 포함할 수 있다. 부가 회로(520)는 또한 메모리 모듈(500) 내에서의 전력 요구사항을 조절하는 데 도움을 주는 디커플링 커패시터(decoupling capacitor) 등의 수동 소자를 포함할 수 있다.
결론
다중레벨 비휘발성 메모리 셀을 프로그래밍하는 방법, 디바이스, 모듈, 및 시스템이 개시되어 있다. 각각의 셀은 다수의 하위 페이지 및 하나의 상위 페이지를 포함한다. 한 방법 실시예는 비휘발성 다중레벨 메모리 셀의 어레이를 다수의 문턱 전압 범위로 프로그래밍하는 것을 포함하며, 여기서 다수의 문턱 전압 범위 각각은 서로 다른 논리 상태를 나타낸다. 이 방법은 제1 워드라인 셀의 문턱 전압(Vt)을 최하위 Vt 범위 내의 제1 Vt로 증가시키기 위해 제1 워드라인 셀의 하위 페이지를 프로그래밍하는 것, 제1 워드라인 셀의 상위 페이지를 프로그래밍하기 전에 제2 워드라인 셀의 하위 페이지를 프로그래밍하는 것, 및 제1 Vt가 제2 Vt(단, 제2 Vt는 그 다음의 최하위 Vt 범위인 Vt 범위 내에 있음)로 증가되도록 제1 워드라인 셀의 상위 페이지를 프로그래밍하는 것을 포함한다.
본 명세서에 특정의 실시예들이 예시되고 설명되어 있지만, 당업자라면 동일한 결과를 달성하기 위해 산출된 구성이 도시된 특정의 실시예를 대체할 수 있다는 것을 잘 알 것이다. 본 발명이 본 발명의 다양한 실시예들의 여러 수정예 또는 변형예를 포함하는 것으로 보아야 한다. 이상의 설명이 제한하는 것이 아니라 예시적인 것이라는 것을 잘 알 것이다. 이상의 설명을 살펴보면, 이상의 실시예들의 조합 및 본 명세서에 구체적으로 설명되지 않은 다른 실시예들이 당업자에게는 명백할 것이다. 본 발명의 다양한 실시예들의 범위가 상기한 구조들 및 방법들이 사용되는 다른 응용들을 포함한다. 따라서, 본 발명의 다양한 실시예들의 범위가 첨부된 청구항들과 함께 이러한 청구항 적격이 있는 모든 등가물들을 참조하여 결정되어야만 한다.
이상의 상세한 설명에서, 설명을 효율적으로 하기 위해 다양한 특징들이 단일의 실시예에 다 포함되어 있다. 이러한 설명 방법이 본 발명의 개시된 실시예들이 각각의 청구항에 명시적으로 열거된 것보다 더 많은 특징들을 사용해야 한다는 의도를 반영하는 것으로 해석되어서는 안 된다. 오히려, 이하의 청구항들이 반영하는 바와 같이, 본 발명의 청구 대상이 단일의 개시된 실시예의 모든 특징들보다 더 적은 특징들에 있다. 따라서, 이하의 청구항들은 상세한 설명에 포함되며, 각각의 청구항 그 자체가 개별적인 실시예이다.

Claims (36)

  1. 비휘발성 다중레벨 메모리 셀들의 어레이를 다수의 문턱 전압 범위로 프로그래밍하는 방법으로서,
    NAND 스트링 내의 선택된 셀들을 2 비트 상태로 프로그래밍하는 단계; 및
    이어서 상기 NAND 스트링 내의 선택된 셀들을 4 비트 상태 - 모든 상태가 포지티브임 - 로 프로그래밍하는 단계
    를 포함하는, 비휘발성 다중레벨 메모리 셀 프로그래밍 방법.
  2. 제1항에 있어서, 상기 선택된 셀들을 2 비트 상태로 프로그래밍하는 단계는 상기 선택된 셀들의 문턱 전압(Vt) 레벨을 4개의 포지티브 Vt 범위들 중의 한 범위 내로 증가시키는 단계를 포함하는, 비휘발성 다중레벨 메모리 셀 프로그래밍 방법.
  3. 제1항에 있어서, 이어서 상기 선택된 셀들을 4 비트 상태로 프로그래밍하는 단계는 상기 선택된 셀들의 Vt 레벨을 16개의 포지티브 Vt 범위들 중 하나의 범위 내로 증가시키는 단계를 포함하는, 비휘발성 다중레벨 메모리 셀 프로그래밍 방법.
  4. 제1항에 있어서, 각각의 선택된 셀은 연관된 다수의 하위 페이지와 하나의 상위 페이지를 가지며, 상기 선택된 셀들을 2 비트 상태로 프로그래밍하는 단계는 상기 선택된 셀들에 대해 제1 및 제2 하위 페이지 프로그래밍 동작을 수행하는 단계를 포함하는, 비휘발성 다중레벨 메모리 셀 프로그래밍 방법.
  5. 제4항에 있어서, 이어서 상기 선택된 셀들을 4 비트 상태로 프로그래밍하는 단계는 상기 선택된 셀들에 대해 제3 하위 페이지 프로그래밍 동작과 상위 페이지 프로그래밍 동작을 수행하는 단계를 포함하는, 비휘발성 다중레벨 메모리 셀 프로그래밍 방법.
  6. 비휘발성 다중레벨 메모리 셀들의 어레이를 다수의 문턱 전압 범위로 프로그래밍하는 방법으로서,
    제1 워드라인 셀의 문턱 전압(Vt)을 최하위 Vt 범위 내의 제1 Vt로 증가시키기 위해 상기 제1 워드라인 셀의 하위 페이지를 프로그래밍하는 단계;
    상기 제1 워드라인 셀의 상위 페이지를 프로그래밍하기 전에 제2 워드라인 셀의 하위 페이지를 프로그래밍하는 단계; 및
    상기 제1 Vt가 제2 Vt로 증가되도록 상기 제1 워드라인 셀의 상위 페이지를 프로그래밍하는 단계 - 상기 제2 Vt는 그 다음의 최하위 Vt 범위인 Vt 범위 내에 있으며 포지티브임 -
    를 포함하는, 비휘발성 다중레벨 메모리 셀 프로그래밍 방법.
  7. 제6항에 있어서, 상기 제1 워드라인 셀의 하위 페이지를 프로그래밍하는 단계는 상기 제1 워드라인 셀의 Vt를 네거티브 Vt에서 상기 제1 Vt로 증가시키는 단계를 포함하는, 비휘발성 다중레벨 메모리 셀 프로그래밍 방법.
  8. 제6항에 있어서, 상기 제1 워드라인 셀의 하위 페이지를 프로그래밍하는 단계는,
    상기 최하위 Vt 범위와 연관된 검증 전압(verify voltage)이 0 볼트보다 크지 않을 때 상기 제1 워드라인 셀에 대해 압축 검증 동작(compaction verify operation)을 수행하는 단계; 및
    상기 최하위 Vt 범위와 연관된 검증 전압이 적어도 0 볼트일 때 상기 제1 워드라인 셀에 대해 프로그램 검증 동작(program verify operation)을 수행하는 단계
    를 포함하는, 비휘발성 다중레벨 메모리 셀 프로그래밍 방법.
  9. 제8항에 있어서, 상기 제1 워드라인 셀의 상위 페이지를 프로그래밍하는 단계는 상기 제2 Vt 및 그 다음의 상기 최하위 Vt 범위인 Vt 범위와 연관된 검증 전압이 적어도 0 볼트일 때 상기 제1 워드라인 셀에 대해 프로그램 검증 동작을 수행하는 단계를 포함하는, 비휘발성 다중레벨 메모리 셀 프로그래밍 방법.
  10. 제6항에 있어서, 상기 제1 워드라인 셀의 상위 페이지를 프로그래밍하기 전에 상기 제1 워드라인 셀의 제2 하위 페이지 및 제3 하위 페이지를 프로그래밍하는 단계를 포함하는, 비휘발성 다중레벨 메모리 셀 프로그래밍 방법.
  11. 제6항에 있어서, 상기 제1 워드라인 셀의 하위 페이지를 프로그래밍한 후 상기 제1 워드라인 셀의 상위 페이지를 그 다음의 상기 최하위 Vt 범위인 Vt 범위 내의 상기 제2 Vt로 프로그래밍하기 전에, 또 하나의 제1 워드라인 셀의 하위 페이지를 프로그래밍하는 단계를 포함하는, 비휘발성 다중레벨 메모리 셀 프로그래밍 방법.
  12. 비휘발성 다중레벨 메모리 셀들의 어레이를 다수의 문턱 전압 범위로 프로그래밍하는 방법으로서,
    제1 그룹의 제1 워드라인 셀들 중 적어도 하나의 셀의 문턱 전압(Vt)이 초기 Vt에서 최하위 Vt 범위 내의 제1 Vt로 증가되도록, 상기 제1 그룹의 제1 워드라인 셀들의 제1 하위 페이지를 프로그래밍하는 단계;
    상기 제1 Vt가 제2 Vt로 증가되도록, 상기 제1 그룹의 제1 워드라인 셀들의 제2 하위 페이지를 프로그래밍하는 단계 - 상기 제2 Vt는 그 다음의 최하위 Vt 범위인 Vt 범위 내에 있음 -;
    상기 제2 Vt가 제3 Vt로 증가되도록, 상기 제1 그룹의 제1 워드라인 셀들의 제3 하위 페이지를 프로그래밍하는 단계 - 상기 제3 Vt는 그 다음의 최하위 Vt 범위인 Vt 범위 내에 있음 -; 및
    상기 제3 Vt가 제4 Vt로 증가되도록, 상기 제1 그룹의 제1 워드라인 셀들의 상위 페이지를 프로그래밍하는 단계 - 상기 제4 Vt는 그 다음의 최하위 Vt 범위인 Vt 범위 내에 있음 -
    를 포함하는, 비휘발성 다중레벨 메모리 셀 프로그래밍 방법.
  13. 제12항에 있어서, 상기 상위 페이지를 프로그래밍하는 단계는 상기 제3 Vt를 포지티브 전압인 제4 Vt로 증가시키는 단계를 포함하며, 그 다음의 상기 최하위 Vt 범위는 4 비트 논리 상태를 나타내는, 비휘발성 다중레벨 메모리 셀 프로그래밍 방법.
  14. 제12항에 있어서, 상기 제3 하위 페이지를 프로그래밍하는 단계는 상기 제2 Vt를 포지티브 전압인 제3 Vt로 증가시키는 단계를 포함하며, 그 다음의 상기 최하위 Vt 범위와 연관된 검증 전압이 0 볼트보다 큰, 비휘발성 다중레벨 메모리 셀 프로그래밍 방법.
  15. 제12항에 있어서, 상기 상위 페이지를 프로그래밍하는 단계는 상기 제1 그룹의 제1 워드라인 셀들 각각이 0 볼트보다 큰 Vt를 갖도록 상기 제1 그룹의 제1 워드라인 셀들의 상위 페이지를 프로그래밍하는 단계를 포함하며, 상기 제1 그룹의 제1 워드라인 셀들 각각이 0 볼트보다 크지 않은 초기 Vt를 갖는, 비휘발성 다중레벨 메모리 셀 프로그래밍 방법.
  16. 제12항에 있어서, 상기 제1 워드라인은 상기 어레이의 소스 라인에 인접해 있고, 상기 방법은 상기 제1 그룹의 제1 워드라인 셀들의 상위 페이지를 프로그래밍하기 전에 적어도 제1의 그 다음으로 인접한 워드라인 및 제2의 그 다음으로 인접한 워드라인 상의 셀들의 제1 하위 페이지를 프로그래밍하는 단계를 포함하는, 비휘발성 다중레벨 메모리 셀 프로그래밍 방법.
  17. 비휘발성 다중레벨 메모리 셀들의 어레이를 다수의 문턱 전압 범위로 프로그래밍하는 방법으로서,
    제1 그룹의 제1 워드라인 셀들의 제1 하위 페이지를 프로그래밍하는 단계 - 상기 제1 그룹의 제1 워드라인 셀들 중 적어도 하나의 셀이 상기 다수의 문턱 전압 범위 중 최하위 문턱 전압 범위 내의 문턱 전압으로 프로그래밍됨 -;
    상기 제1 그룹의 제1 워드라인 셀들의 제2 하위 페이지를 프로그래밍하는 단계;
    상기 제1 그룹의 제1 워드라인 셀들의 제3 하위 페이지를 프로그래밍하는 단계; 및
    상기 제1 그룹의 제1 워드라인 셀들의 상위 페이지를 프로그래밍하는 단계
    를 포함하며,
    상기 상위 페이지를 프로그래밍하는 단계는 상기 최하위 문턱 전압 범위 내의 문턱 전압으로 프로그래밍될 상기 제1 그룹의 제1 워드라인 셀들 중 상기 적어도 하나의 셀이 포지티브 문턱 전압에 도달할 때까지 상기 제1 워드라인에 다수의 프로그래밍 전압 펄스를 인가하는 단계를 포함하는, 비휘발성 다중레벨 메모리 셀 프로그래밍 방법.
  18. 제17항에 있어서, 상기 제1 그룹의 제1 워드라인 셀들의 제1 하위 페이지를 프로그래밍하는 단계는,
    상기 최하위 문턱 전압 범위 내의 문턱 전압으로 프로그래밍될 상기 제1 그룹의 제1 워드라인 셀들 중 상기 적어도 하나의 셀에 대해 제1 하위 페이지 압축 검증 동작을 수행하는 단계; 및
    상기 최하위 문턱 전압 범위 이외의 문턱 전압 범위 내의 문턱 전압으로 프로그래밍될 상기 제1 그룹의 제1 워드라인 셀들에 대해 제1 하위 페이지 프로그램 검증 동작을 수행하는 단계
    를 포함하는, 비휘발성 다중레벨 메모리 셀 프로그래밍 방법.
  19. 제18항에 있어서, 상기 제1 그룹의 제1 워드라인 셀들의 제1 하위 페이지를 프로그래밍하는 단계는,
    상기 최하위 문턱 전압 범위 내의 문턱 전압으로 프로그래밍될 셀들과 연관된 비트 라인에 접지 전위를 인가하고 상기 어레이의 소스 라인에 약 1 볼트의 전위를 인가함으로써 상기 제1 하위 페이지 압축 검증 동작을 수행하는 단계; 및
    상기 소스 라인에 접지 전위를 인가하고 상기 최하위 문턱 전압 범위 이외의 문턱 전압 범위 내의 문턱 전압으로 프로그래밍될 셀들과 연관된 비트 라인들에 약 1 볼트의 전위를 인가함으로써 상기 제1 하위 페이지 프로그램 검증 동작을 수행하는 단계
    를 포함하는, 비휘발성 다중레벨 메모리 셀 프로그래밍 방법.
  20. 제18항에 있어서, 상기 제1 그룹의 제1 워드라인 셀들의 상위 페이지를 프로그래밍하는 단계는,
    상기 최하위 문턱 전압 범위 내의 문턱 전압으로 프로그래밍될 상기 제1 그룹의 제1 워드라인 셀들 중 상기 적어도 하나의 셀에 대해 상위 페이지 프로그램 검증 동작을 수행하는 단계; 및
    상기 최하위 문턱 전압 범위 이외의 문턱 전압 범위 내의 문턱 전압으로 프로그래밍될 상기 제1 그룹의 제1 워드라인 셀들 각각에 대해 상기 상위 페이지 프로그램 검증 동작을 수행하는 단계
    를 포함하는, 비휘발성 다중레벨 메모리 셀 프로그래밍 방법.
  21. 제20항에 있어서, 상기 제1 그룹의 제1 워드라인 셀들의 제2 하위 페이지를 프로그래밍하는 단계는,
    상기 최하위 문턱 전압 범위 내의 문턱 전압으로 프로그래밍될 상기 제1 그룹의 제1 워드라인 셀들 중 상기 적어도 하나의 셀에 대해 제2 하위 페이지 압축 검증 동작을 수행하는 단계; 및
    상기 최하위 문턱 전압 범위 이외의 문턱 전압 범위 내의 문턱 전압으로 프로그래밍될 상기 제1 그룹의 제1 워드라인 셀들에 대해 제2 하위 페이지 프로그램 검증 동작을 수행하는 단계
    를 포함하며,
    상기 제1 그룹의 제1 워드라인 셀들의 제3 하위 페이지를 프로그래밍하는 단계는,
    상기 최하위 문턱 전압 범위 내의 문턱 전압으로 프로그래밍될 상기 제1 그룹의 제1 워드라인 셀들 중 상기 적어도 하나의 셀에 대해 제3 하위 페이지 프로그램 검증 동작을 수행하는 단계; 및
    상기 최하위 문턱 전압 범위 이외의 문턱 전압 범위 내의 문턱 전압으로 프로그래밍될 상기 제1 그룹의 제1 워드라인 셀들 각각에 대해 상기 제3 하위 페이지 프로그램 검증 동작을 수행하는 단계
    를 포함하는, 비휘발성 다중레벨 메모리 셀 프로그래밍 방법.
  22. 제21항에 있어서, 상기 제3 하위 페이지를 프로그래밍하는 단계는 상기 최하위 문턱 전압 범위 내의 문턱 전압으로 프로그래밍될 상기 제1 그룹의 제1 워드라인 셀들 중 상기 적어도 하나의 셀이 포지티브 문턱 전압에 도달할 때까지 상기 제1 워드라인에 다수의 프로그래밍 전압 펄스를 인가하는 단계를 포함하는, 비휘발성 다중레벨 메모리 셀 프로그래밍 방법.
  23. 제17항에 있어서, 각각의 셀이 16개의 서로 다른 문턱 전압 범위들 중 하나의 범위 내의 포지티브 문턱 전압으로 프로그래밍되는 4 비트 셀인 n-채널 다중레벨 메모리 셀들의 NAND 어레이를 프로그래밍하는 단계를 포함하는, 비휘발성 다중레벨 메모리 셀 프로그래밍 방법.
  24. 제17항에 있어서, 상기 제1 워드라인은 상기 어레이의 소스 라인에 인접해 있고, 상기 방법은 상기 제1 그룹의 제1 워드라인 셀들의 상위 페이지를 프로그래밍하기 전에 적어도 제1의 그 다음으로 인접한 워드라인 및 제2의 그 다음으로 인접한 워드라인 상의 셀들의 제1 하위 페이지를 프로그래밍하는 단계를 포함하는, 비휘발성 다중레벨 메모리 셀 프로그래밍 방법.
  25. 제24항에 있어서, 상기 제1 그룹의 제1 워드라인 셀들의 제3 하위 페이지를 프로그래밍하기 전에 적어도 상기 제1의 그 다음으로 인접한 워드라인 및 상기 제2의 그 다음으로 인접한 워드라인 상의 셀들의 상기 제1 하위 페이지를 프로그래밍하는 단계를 포함하는, 비휘발성 다중레벨 메모리 셀 프로그래밍 방법.
  26. 비휘발성 다중레벨 메모리 셀들의 NAND 어레이를 다수의 서로 다른 문턱 전압 범위로 프로그래밍하는 방법으로서, 상기 다수의 서로 다른 문턱 전압 범위 각각은 서로 다른 논리 상태를 나타내고, 각각의 셀은 연관된 다수의 하위 페이지와 하나의 상위 페이지를 가지며, 상기 방법은,
    제1 그룹의 제1 워드라인 셀들의 제1 하위 페이지를 프로그래밍하는 단계 - 상기 제1 하위 페이지 프로그래밍 이전에, 상기 제1 그룹의 제1 워드라인 셀들 각각은 최하위 문턱 전압 범위 내의 초기 문턱 전압을 가지며, 상기 최하위 문턱 전압 범위는 네거티브 전압들을 포함함 -;
    상기 제1 그룹의 제1 워드라인 셀들의 제2 하위 페이지를 프로그래밍하는 단계;
    상기 제1 그룹의 제1 워드라인 셀들의 제3 하위 페이지를 프로그래밍하는 단계; 및
    상기 제1 그룹의 제1 워드라인 셀들의 상위 페이지를 프로그래밍하는 단계
    를 포함하며,
    상기 제1 그룹의 제1 워드라인 셀들의 제1, 제2 및 제3 하위 페이지와 상위 페이지를 프로그래밍하는 단계들 중 적어도 하나의 단계는,
    각각의 셀이 포지티브 문턱 전압에 도달할 때까지 상기 최하위 문턱 전압 범위가 나타내는 논리 상태로 프로그래밍되는 각각의 셀의 제어 게이트에 다수의 프로그래밍 전압 펄스를 인가하는 단계; 및
    상기 제어 게이트에 적어도 0 볼트의 검증 전압을 인가함으로써 상기 최하위 문턱 전압 범위가 나타내는 논리 상태로 프로그래밍되는 각각의 셀이 상기 최하위 문턱 전압 범위 내의 포지티브 문턱 전압에 도달했는지를 검증하는 단계
    를 포함하는, 비휘발성 다중레벨 메모리 셀 프로그래밍 방법.
  27. 제26항에 있어서, 상기 제1 그룹의 제1 워드라인 셀들의 상위 페이지를 프로그래밍하기 전에 이어서 제1 그룹의 제2 워드라인 셀들의 제1 하위 페이지를 프로그래밍하는 단계를 포함하며, 상기 제2 워드라인은 상기 제1 워드라인에 인접해 있고 상기 제1 그룹의 제2 워드라인 셀들은 상기 제1 그룹의 제1 워드라인 셀들과 비트 라인들을 공유하는, 비휘발성 다중레벨 메모리 셀 프로그래밍 방법.
  28. 제27항에 있어서, 상기 제1 워드라인은 상기 NAND 어레이의 소스 라인에 인접해 있고, 상기 방법은,
    상기 제1 그룹의 제1 워드라인 셀들의 상위 페이지를 프로그래밍하기 전에 상기 제1 그룹의 제2 워드라인 셀들의 제2 하위 페이지를 프로그래밍하는 단계; 및
    상기 제1 그룹의 제1 워드라인 셀들의 상위 페이지를 프로그래밍하기 전에 적어도 제1의 그 다음으로 인접한 워드라인 및 제2의 그 다음으로 인접한 워드라인 상의 셀들의 제2 하위 페이지를 프로그래밍하기 전에 제1 그룹의 제3 워드라인 셀들의 제1 하위 페이지를 프로그래밍하는 단계
    를 포함하는, 비휘발성 다중레벨 메모리 셀 프로그래밍 방법.
  29. 제26항에 있어서, 상기 제1, 제2 및 제3 하위 페이지를 프로그래밍하는 단계는 상기 최하위 문턱 전압 범위가 나타내는 논리 상태로 프로그래밍되는 셀들이 포지티브 문턱 전압에 도달하지 않은 경우에 그 셀들에 대해 압축 검증 동작을 수행하는 단계를 포함하고, 상기 최하위 문턱 전압 범위는 소거 상태를 나타내는, 비휘발성 다중레벨 메모리 셀 프로그래밍 방법.
  30. 비휘발성 메모리 디바이스로서,
    워드라인들에 의해 결합된 행들과 비트 라인들에 의해 결합된 열들로 배열된 비휘발성 다중레벨 메모리 셀들의 어레이; 및
    상기 메모리 셀들의 어레이에 결합되고, 상기 메모리 셀들과 연관된 다수의 하위 페이지와 하나의 상위 페이지 내로 데이터를 프로그래밍하는 방법을 실행하도록 구성되어 있는 제어 회로
    를 포함하며,
    상기 방법은,
    제1 그룹의 제1 워드라인 셀들의 제1 하위 페이지를 프로그래밍하는 단계 - 상기 제1 그룹의 제1 워드라인 셀들 각각은 다수의 서로 다른 논리 상태에 대응하는 다수의 서로 다른 문턱 전압 범위 중 최하위 문턱 전압 범위 내의 초기 문턱 전압을 가짐 -; 및
    이어서 상기 제1 그룹의 제1 워드라인 셀들의 제2 및 제3 하위 페이지와 상위 페이지를 프로그래밍하는 단계
    를 포함하고,
    상기 제1 그룹의 제1 워드라인 셀들의 제1, 제2, 및 제3 하위 페이지와 상위 페이지를 프로그래밍하는 단계들 중 적어도 하나의 단계는,
    각각의 셀이 포지티브 문턱 전압에 도달할 때까지 상기 최하위 문턱 전압 범위에 대응하는 논리 상태로 프로그래밍되는 각각의 셀의 제어 게이트에 다수의 프로그래밍 전압 펄스를 인가하는 단계; 및
    상기 제어 게이트에 적어도 0 볼트의 검증 전압을 인가함으로써 상기 최하위 문턱 전압 범위에 대응하는 논리 상태로 프로그래밍되는 각각의 셀이 상기 최하위 문턱 전압 범위 내의 포지티브 문턱 전압에 도달했는지를 검증하는 단계
    를 포함하는, 비휘발성 메모리 디바이스.
  31. 제30항에 있어서, 상기 초기 문턱 전압은 네거티브 전압인, 비휘발성 메모리 디바이스.
  32. 제30항에 있어서, 상기 디바이스는 각각의 셀이 0 볼트보다 크지 않은 초기 문턱 전압으로부터 16개의 서로 다른 논리 상태를 나타내는 16개의 서로 다른 포지티브 전압 범위들 중 하나의 범위 내의 0 볼트보다 작지 않은 문턱 전압으로 프로그램되는 다중레벨 메모리 셀들의 NAND 어레이인, 비휘발성 메모리 디바이스.
  33. 제30항에 있어서, 상기 제1 워드라인은 상기 어레이의 소스 라인에 인접해 있고, 상기 방법은,
    상기 제1 그룹의 제1 워드라인 셀들의 상위 페이지를 프로그래밍하기 전에 적어도 제1의 그 다음으로 인접한 워드라인, 제2의 그 다음으로 인접한 워드라인, 및 제3의 그 다음으로 인접한 워드라인 상의 셀들의 제1 하위 페이지를 프로그래밍하는 단계;
    상기 제1 그룹의 제1 워드라인 셀들의 상위 페이지를 프로그래밍하기 전에 적어도 상기 제1의 그 다음으로 인접한 워드라인 및 상기 제2의 그 다음으로 인접한 워드라인 상의 셀들의 제2 하위 페이지를 프로그래밍하는 단계; 및
    상기 제1 그룹의 제1 워드라인 셀들의 상위 페이지를 프로그래밍하기 전에 적어도 상기 제1의 그 다음으로 인접한 워드라인 상의 셀들의 제3 하위 페이지를 프로그래밍하는 단계
    를 포함하는, 비휘발성 메모리 디바이스.
  34. 비휘발성 메모리 디바이스로서,
    워드라인들에 의해 결합된 행들과 비트 라인들에 의해 결합된 열들로 배열된 비휘발성 다중레벨 메모리 셀들의 NAND 어레이 - 각각의 셀은 다수의 하위 페이지와 하나의 상위 페이지를 가짐 -; 및
    상기 메모리 셀들의 어레이에 결합되고, 데이터를 프로그래밍하는 방법을 실행하도록 구성되어 있는 제어 회로
    를 포함하며,
    상기 방법은,
    상기 NAND 어레이의 소스 라인에 인접한 제1 워드라인부터 시작하여, 짝수 및 홀수 비트 라인과 연관된 셀들에 대한 제1, 제2, 및 제3 하위 페이지와 상위 페이지의 프로그래밍을 교대로 하는 단계; 및
    상기 소스 라인에 인접한 제1 워드라인의 짝수 및 홀수 비트 라인의 셀들에 대한 상위 페이지를 프로그래밍하기 전에 제1의 그 다음으로 인접한 워드라인의 짝수 및 홀수 비트 라인과 연관된 셀들에 대한 제1, 제2 및 제3 하위 페이지를 프로그래밍하는 단계
    를 포함하며,
    상기 제1 워드라인의 셀들 및 그 다음으로 인접한 워드라인들의 셀들에 대한 제1, 제2 및 제3 하위 페이지와 상위 페이지를 프로그래밍하는 단계들 중 적어도 하나의 단계는,
    각각의 셀이 포지티브 문턱 전압에 도달할 때까지 최하위 문턱 전압 범위에 대응하는 논리 상태로 프로그래밍되는 각각의 셀의 제어 게이트에 다수의 프로그래밍 전압 펄스를 인가하는 단계; 및
    상기 제어 게이트에 적어도 0 볼트의 검증 전압을 인가함으로써 상기 최하위 문턱 전압 범위에 대응하는 논리 상태로 프로그래밍되는 각각의 셀이 상기 최하위 문턱 전압 범위 내의 포지티브 문턱 전압에 도달했는지를 검증하는 단계
    를 포함하는, 비휘발성 메모리 디바이스.
  35. 제34항에 있어서, 상기 방법은,
    상기 제1 워드라인과 연관된 짝수 및 홀수 비트 라인의 제1 하위 페이지를 프로그래밍하는 단계;
    그 다음에, 상기 제1의 그 다음으로 인접한 워드라인과 연관된 짝수 및 홀수 비트 라인의 제1 하위 페이지를 프로그래밍하는 단계;
    그 다음에, 상기 제1 워드라인과 연관된 짝수 및 홀수 비트 라인의 제2 하위 페이지를 프로그래밍하는 단계;
    그 다음에, 제2의 그 다음으로 인접한 워드라인과 연관된 짝수 및 홀수 비트 라인의 제1 하위 페이지를 프로그래밍하는 단계;
    그 다음에, 상기 제1의 그 다음으로 인접한 워드라인과 연관된 짝수 및 홀수 비트 라인의 제2 하위 페이지를 프로그래밍하는 단계; 및
    그 다음에, 상기 제1 워드라인과 연관된 짝수 및 홀수 비트 라인의 제3 하위 페이지를 프로그래밍하는 단계
    를 포함하는, 비휘발성 메모리 디바이스.
  36. 제35항에 있어서, 상기 방법은,
    제3의 그 다음으로 인접한 워드라인과 연관된 짝수 및 홀수 비트 라인의 제1 하위 페이지를 프로그래밍하는 단계;
    상기 제2의 그 다음으로 인접한 워드라인과 연관된 짝수 및 홀수 비트 라인의 제2 하위 페이지를 프로그래밍하는 단계;
    상기 제1의 그 다음으로 인접한 워드라인과 연관된 짝수 및 홀수 비트 라인의 제3 하위 페이지를 프로그래밍하는 단계;
    상기 제1의 워드라인과 연관된 짝수 및 홀수 비트 라인의 상위 페이지를 프로그래밍하는 단계; 및
    그 다음에, 제4의 그 다음으로 인접한 워드라인과 연관된 짝수 및 홀수 비트 라인의 제1 하위 페이지를 프로그래밍하는 단계
    를 포함하는, 비휘발성 메모리 디바이스.
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