KR20090093352A - 선형성이 향상된 차동 증폭 회로 - Google Patents

선형성이 향상된 차동 증폭 회로

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Abstract

본 발명은 선형성이 개선된 차동 증폭 회로에 관한 것이다. 본 발명에 따른 선형성이 개선된 차동 증폭 회로는 2개의 입력신호의 차를 증폭하도록 차동쌍을 이루는 주 차동 증폭부, 주 차동 증폭부와 병렬연결된 보조 차동 증폭부를 포함하고, 주 차동 증폭부의 트랜스컨덕턴스의 2차 미분계수와 보조 차동 증폭부의 트랜스컨덕턴스의 2차 미분계수는 서로 상쇄되는 차동 증폭부 및 외부의 제1 인덕턴스 성분과 주 차동 증폭부에 포함된 제1 주 트랜지스터의 소스 사이에 설치된 제1 소스 감쇄 저항, 외부의 제2 인덕턴스 성분과 주 차동 증폭부에 포함된 제2 주 트랜지스터의 소스 사이에 설치된 제2 소스 감쇄 저항, 보조 차동 증폭부에 포함된 제1 및 제2 보조 트랜지스터의 소스들의 공통 접속단과 제1 소스 감쇄 저항 사이에 설치된 제3 소스 감쇄 저항, 제1 및 제2 보조 트랜지스터의 소스들의 공통 접속단과 제2 소스 감쇄 저항 사이에 설치된 제4 소스 감쇄 저항을 포함하는 소스 감쇄 저항부를 포함한다. 본 발명에 따르면, 높은 출력전력 영역에서 치동 증폭 회로의 선형성이 향상되는 효과가 있다.

Description

선형성이 향상된 차동 증폭 회로{Highly Linear Differential Amplifying Circuit}
본 발명은 선형성이 향상된 차동 증폭 회로에 관한 것이다.
오늘날 무선 통신 시스템은 높은 선형성을 갖는 증폭기를 필요로 한다. 증폭기의 선형성을 향상시키기 위한 기존 기술 중에서 CMOS 증폭기의 선형성을 향상시키는데 효과적인 방법 중 하나로 Multiple-Gated Transistor(MGTR) 기법(종래기술 1, 대한민국 등록 특허 10-0489693호)이 있다. 이 선형화 기법은 주 트랜지스터와 보조 트랜지스터를 적당한 크기로 조정하고 적당한 바이어스를 인가함으로써 전체 전달함수의 2차 미분 항을 제거함으로써 3차 고조파 성분을 효과적으로 제거하는 기법이다. 본 기법을 기반으로 차동 증폭기의 선형성을 향상시키는 기법(종래기술 2, 대한민국 등록 특허 10-0783492호)도 제안되었다.
이와 같은 기존기술의 증폭회로를 제작함에 있어서 대개 패키징으로 인해 소스 단에 본딩 와이어가 부가된다. 이때 이 본딩 와이어에 의한 인덕턴스가 2차 고조파 궤환효과를 만들어 내어 주파수가 올라가거나 출력 전력이 높아짐에 따라 선형성 향상 효과가 급격히 사라지게 된다. 이러한 제한 점을 극복하고자 퀄컴(Qualcomm)의 아파린(Aparin)은 소스 단에 부가적인 인덕턴스를 트랜스포머(transformer) 형태로 추가하여 2차 고조파의 위상을 조정함으로써 선형성을 개선할 수 있는 방법(종래기술 3, V. Aparin and L. E. Larson, “ Modified Derivative Superposition Method for Linearizing FET Low-Noise Amplifiers,” IEEE Tran. Microwave Theory and Techniques, vol. 53, no. 2, pp.571-581, Feb. 2005)을 발표한 바 있다. 한편, 같은 효과를 얻기 위하여 소스 단에 감쇄저항을 삽입함으로써 선형성을 개선하는 방법(종래기술 4, J. Kim et al., “ A 2.4-GHz CMOS Driver Amplifier Based on Multiple-Gated Transistor and Resistive Source Degeneration for Mobile WiMAX,” in Proc. IEEE Asian Solid-State Circuits Conference, Nov. 2006, pp.255-258, 종래기술 5, 대한민국 공개 특허 10-2007-0020794호)도 제안되었다.
그러나 이러한 종래기술 1 내지 5에 개시된 방법들은 주파수 또는 출력 전력이 높아짐에 따라 선형성 향상 효과가 감소한다는 문제점이 있다.
이를 보다 구체적으로 설명한다.
먼저 종래기술 3에도 개시된 바와 같이, 주 트랜지스터와 보조 트랜지스터를 적당한 크기와 바이어스를 통하여 선형화시키는 종래기술 1에 따르면, 주파수가 높아지거나 출력전력이 높아짐에 따라 선형화 효과가 감소한다. 이는 트랜지스터에서 발생하는 2차 고조파 성분이 소스 단의 인덕턴스 성분을 통하여 궤환되어 입력의 기본주파수 성분과 혼합되어 3차 혼 변조 신호를 생성하기 때문이다. 이는 통상 2차 고조파 궤환 효과 (Second Harmonic Feedback Effect)로 불린다.
이러한 종래기술 1의 한계점을 극복하기 위해서는 선형 궤환(Linear Feedback) 기법이 효과적이다. 일반적으로 증폭기에 선형 궤환을 적용하면, 궤환 이득(Feedback Gain)을 T라 할 때, 증폭기의 Output-referred IP3는 출력 전력이 낮을 때는 (1+T)1/2배, 출력 전력이 비교적 높을 때는 (1+T)1/4 배 만큼 개선된다.
이러한 선형 궤환 기법을 적용한 예가 도 1에 나타나 있다.
도 1을 참조하면, 선형 궤환을 구현하기 위하여 증폭기의 소스 단에 작은 값의 저항(RS)을 삽입한 후, 인덕턴스 성분(LS)을 갖는 본딩 와이어에 직렬로 연결한다. 이와 같이 구성할 경우 종래기술 4, 5에 개시된 바와 같이 증폭기의 OIP3가 향상될 수 있다.
이러한 소스감쇄저항 기법은 도 2 및 도 3과 같이 차동 증폭기에도 적용할 수 있다. 차동 증폭기에 소스감쇄저항을 삽입할 때, 도 2와 같이 소스 감쇄단을 완전히 공유시키거나, 도 3과 같이 주 트랜지스터와 보조 트랜지스터의 소스 감쇄단을 완전히 분리시키는 구조가 일반적인 방법이다.
하지만 이러한 종래의 구조는 문제점을 갖는다.
우선, RS와 LS가 모두 주 트랜지스터와 보조 트랜지스터에 공유되어 연결된 도 2의 구조에 따르면, 전체 전달함수의 3차항 계수(g3)를 제거하는데 있어, 주 트랜지스터(MMT)의 조건에 상당히 민감하게 반응한다. 이는 주 트랜지스터(MMT)의 바이어스 전류가 조금 변해도 보조 트랜지스터(MAT)의 게이트-소스 전압은 많이 변할 수 있기 때문이다. 이때 보조 트랜지스터(MAT)의 선형성 특성은 게이트-소스 전압에 매우 민감히 반응하기 때문에, DC 조건에서의 이러한 민감한 변화는 RF 영역에서 OIP3 성능에 심각한 열화를 가져올 수 있다. 그러므로, 이와 같이 소스감쇄저항이 공유되어 연결된 구조는 공정변화, 온도변화, 그리고 전압변화에 대해 선형성 개선효과를 유지하기 쉽지 않다.
위와 같은 공유 구조의 문제점은 도 3과 같이 소스감쇄저항을 분리 연결함으로써 개선될 수 있다. 도 3에서 주 트랜지스터(MMT)와 보조 트랜지스터(MAT)의 DC 전류는 서로 다른 경로를 통하여 흐르게 되어 주 트랜지스터(MMT)와 보조 트랜지스터(MAT)에 대해서 감쇄저항 RSM과 RSA를 서로 다르게 최적화시킬 수 있다. 그러나 도 3의 방식에 따르면, 출력 전력이 증가할수록 내부 캐패시턴스의 메모리 효과(Memory effect) 등으로 인해 짝수 차 고조파의 상쇄 조건이 저해되고, 낮은 전력에서 개선되었던 OIP3는 큰 출력 전력에서 열화되는 문제점이 있다.
이러한 문제점을 해결하기 위한 본 발명은 높은 동작 주파수와 큰 출력 전력에서 차동 증폭 회로의 선형성을 향상시키는 것을 기술적 과제로 한다.
이러한 기술적 과제를 달성하기 위한 본 발명에 따른 선형성이 향상된 차동 증폭 회로는 2개의 입력신호의 차를 증폭하도록 차동 쌍을 이루는 주 차동 증폭부, 상기 주 차동 증폭부와 병렬연결된 보조 차동 증폭부를 포함하고, 상기 주 차동 증폭부의 트랜스컨덕턴스의 2차 미분계수와 상기 보조 차동 증폭부의 트랜스컨덕턴스의 2차 미분계수는 서로 상쇄되는 차동 증폭부 및 외부의 제1 인덕턴스 성분과 상기 주 차동 증폭부에 포함된 제1 주 트랜지스터의 소스 사이에 설치된 제1 소스 감쇄 저항, 외부의 제2 인덕턴스 성분과 상기 주 차동 증폭부에 포함된 제2 주 트랜지스터의 소스 사이에 설치된 제2 소스 감쇄 저항, 상기 보조 차동 증폭부에 포함된 제1 및 제2 보조 트랜지스터의 소스들의 공통 접속단과 상기 제1 소스 감쇄 저항 사이에 설치된 제3 소스 감쇄 저항, 상기 제1 및 제2 보조 트랜지스터의 소스들의 공통 접속단과 상기 제2 소스 감쇄 저항 사이에 설치된 제4 소스 감쇄 저항을 포함하는 소스 감쇄 저항부를 포함한다.
상기 제1 소스 감쇄 저항과 상기 제1 인덕턴스 성분 사이에 설치된 제1 공통 소스 감쇄 저항, 상기 제2 소스 감쇄 저항과 상기 제2 인덕턴스 성분 사이에 설치된 제2 공통 소스 감쇄 저항을 더 포함하는 것이 바람직하다.
상기 차동 증폭부와 출력단 사이에 설치되어 출력 임피던스와 격리성을 높이는 캐스코드 트랜지스터부를 더 포함하는 것이 바람직하다.
상기 제3 및 제4 소스 감쇄 저항의 크기를 조절하여 선형성 개선이 최대가 되는 출력전력 영역을 조절하는 것이 바람직하다.
상기 외부의 인덕턴스 성분들은 본딩 와이어들인 것이 바람직하다.
상기 주 차동 증폭부의 트랜스컨덕턴스의 2차 미분계수는 음의 값을 갖고, 상기 보조 차동 증폭부의 트랜스컨덕턴스의 2차 미분계수는 양의 값을 갖고, 상기 주 차동 증폭부와 상기 보조 차동 증폭부의 전체 트랜스컨덕턴스의 2차 미분계수는 완전 상쇄되어 영의 값을 갖는 것이 바람직하다.
본 발명은 RF 송신기의 구동 증폭기 등에서 비교적 높은 출력 전력에서 높은 선형성을 얻기 위한 차동 증폭기 구조에 관한 것이다. 좀 더 구체적으로는 기존 Differential Multiple-Gated Transistor 구조에 새롭게 제안한 Resistive Source Degeneration 구조를 적용함으로써 높은 출력전력에서 선형성을 효과적으로 향상시키는 회로를 제안하는 것이다.
본 발명에 따르면, 높은 동작 주파수와 큰 출력 전력에서 차동 증폭회로의 선형성이 향상되는 효과가 있다.
도 1은 소스 감쇄 저항을 사용한 종래의 단일 입력 증폭기를 나타낸 도면.
도 2 및 도 3은 소스 감쇄 저항을 사용한 종래의 차동 증폭 회로를 나타낸 도면.
도 4는 본 발명의 제1 실시 예에 따른 선형성이 향상된 차동 증폭 회로를 나타낸 도면.
도 5는 본 발명의 제2 실시 예에 따른 선형성이 향상된 차동 증폭 회로를 나타낸 도면.
도 6 내지 도 8은 본 발명의 실시 예들에 따른 시뮬레이션 결과를 나타낸 도면.
도 9는 본 발명의 제 2실시 예에 따른 선형성이 향상된 차동 증폭 회로를 CMOS공정을 이용해 제작하고 측정한 결과를 나타낸 도면.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명한다.
도 4는 본 발명의 제1 실시 예에 따른 선형성이 개선된 차동 증폭 회로를 나타낸 도면이다.
본 발명의 제1 실시 예에 따른 선형성이 개선된 차동 증폭 회로는 앞서 기술한 도 2 및 도 3의 기존구조에서 나타나는 문제점을 해결하고, 비교적 높은 출력전력에서 선형성 개선효과를 효과적으로 얻기에 적합한 구조이다.
도 4를 참조하면, 본 발명의 제1 실시 예에 따른 선형성이 개선된 차동 증폭 회로는 차동 증폭부(10)와 소스 감쇄 저항부(20)를 포함한다.
차동 증폭부(10)는 주 차동 증폭부(120)와 보조 차동 증폭부(110)를 포함한다. 주 차동 증폭부(120)는 2개의 입력신호의 차를 증폭하도록 차동 쌍을 이룬다. 보조 차동 증폭부(110)는 주 차동 증폭부(120)와 병렬연결되어 있으며, 주 차동 증폭부(120)의 트랜스컨덕턴스의 2차 미분계수와 보조 차동 증폭부(110)의 트랜스컨덕턴스의 2차 미분계수는 서로 상쇄된다. 바람직하게는, 주 차동 증폭부(120)의 트랜스컨덕턴스의 2차 미분계수는 음의 값을 갖고, 보조 차동 증폭부(110)의 트랜스컨덕턴스의 2차 미분계수는 양의 값을 갖고, 주 차동 증폭부(120)와 보조 차동 증폭부(110)의 전체 트랜스컨덕턴스의 2차 미분계수는 완전 상쇄되어 영의 값을 갖도록 조정할 수 있다.
소스 감쇄 저항부(20)는 제1 내지 제4 소스 감쇄 저항(RSM1, RSM2, RSA2HD1, RSA2HD2)을 포함한다. 제1 소스 감쇄 저항(RSM1)은 외부의 제1 인덕턴스 성분(LS1)과 주 차동 증폭부(120)에 포함된 제1 주 트랜지스터(MMT1)의 소스 사이에 설치되어 있고, 제2 소스 감쇄 저항(RSM2)은 외부의 제2 인덕턴스 성분(LS2)과 주 차동 증폭부(120)에 포함된 제2 주 트랜지스터(MMT2)의 소스 사이에 설치되어 있고, 제3 소스 감쇄 저항(RSA2HD1)은 보조 차동 증폭부(110)에 포함된 제1 및 제2 보조 트랜지스터(MAT1, MAT2)의 소스들의 공통 접속단과 제1 소스 감쇄 저항(RSM1) 사이에 설치되어 있고, 제4 소스 감쇄 저항(RSA2HD2)은 제1 및 제2 보조 트랜지스터(MAT1, MAT2)의 소스들의 공통 접속단과 제2 소스 감쇄 저항(RSM2) 사이에 설치되어 있다.
본 발명의 제1 실시 예에 따른 선형성이 개선된 차동 증폭 회로의 구조, 기능을 보다 상세히 설명하면 다음과 같다.
주 트랜지스터들의 소스 감쇄 저항들은 차동 쌍의 좌우 주 트랜지스터에 분리되어 연결된다. 보다 구체적으로, 제1 주 트랜지스터(MMT1)의 소스 감쇄 저항인 제1 소스 감쇄 저항(RSM1)은 제2 주 트랜지스터(MMT2)와 분리되어 제1 주 트랜지스터(MMT1)의 소스에 연결되고, 제2 주 트랜지스터(MMT2)의 소스 감쇄 저항인 제2 소스 감쇄 저항(RSM2)은 제1 주 트랜지스터(MMT1)와 분리되어 제2 주 트랜지스터(MMT2)의 소스에 연결된다.
보조 트랜지스터들의 소스 감쇄 저항들은 각 보조 트랜지스터들의 소스들에 직접 연결되지 않고, 우선 보조 트랜지스터들의 소스를 공통 연결한 후 여기에 보조 트랜지스터들의 소스 감쇄 저항들을 연결하고 주 트랜지스터들의 소스 감쇄 저항들에 좌우 분리 되어 연결된다. 보다 구체적으로, 제1 보조 트랜지스터(MAT1)의 소스 감쇄 저항인 제3 소스 감쇄 저항(RSA2HD1)의 일단은 제1 및 제2 보조 트랜지스터(MAT1, MAT2)의 소스들이 공통 연결된 노드와 연결되고, 제3 소스 감쇄 저항(RSA2HD1)의 타단은 제1 소스 감쇄 저항(RSM1)에 연결된다. 또한, 제2 보조 트랜지스터(MAT2)의 소스 감쇄 저항인 제4 소스 감쇄 저항(RSA2HD2)의 일단은 제1 및 제2 보조 트랜지스터(MAT1, MAT2)의 소스들이 공통 연결된 노드와 연결되고, 제4 소스 감쇄 저항(RSA2HD2)의 타단은 제2 소스 감쇄 저항(RSM2)에 연결된다. 이러한 연결 구조에 따라, 보조 트랜지스터들의 소스 감쇄 저항들은 주 트랜지스터들의 소스 감쇄 저항들에 좌우 분리 되어 연결된다.
이렇게 함으로써 주 트랜지스터들의 소스 감쇄 저항들과 보조 트랜지스터들의 소스 감쇄 저항들이 부분적으로 공유되고 동시에 부분적으로 분리된 구조를 얻을 수 있다.
한편, 이러한 본 발명의 제1 실시예에 따른 선형성이 향상된 차동 증폭 회로에 주 트랜지스터와 보조 트랜지스터가 공유한 공통 소스 감쇄 저항을 추가하여 제2 실시 예를 구현할 수 있다. 이러한 제2 실시 예가 도 5에 나타나 있다.
도 5를 참조하면, 제1 공통 소스 감쇄 저항(RSC1)은 제1 소스 감쇄 저항(RSM1)과 제1 인덕턴스 성분(LS1) 사이에 설치되어 있고, 제2 공통 소스 감쇄 저항(RSC2)은 제2 소스 감쇄 저항(RSM2)과 제2 인덕턴스 성분(LS2) 사이에 설치되어 있다. 이러한 구조에 따라, 제1 주 트랜지스터(MMT1)와 제1 보조 트랜지스터(MAT1)가 제1 공통 소스 감쇄 저항(RSC1)을 공유하고, 제2 주 트랜지스터(MMT2)와 제2 보조 트랜지스터(MAT2)가 제2 공통 소스 감쇄 저항(RSC1)을 공유한다. 이에 따라, 차동 증폭 회로의 선형성이 보다 향상되는 효과가 있다.
이하에서는 소스 감쇄 구조를 갖는 본 발명의 실시 예들이 갖는 효과를 설명한다.
비교적 큰 출력 전력 영역에서도 높은 IP3를 유지하기 위해서는 2차 고조파 궤환 성분이 최대한 억제 되어야 한다. 일반적으로 트랜지스터의 트랜스컨덕턴스와 게이트-소스 캐패시턴스에 대한 테일러 급수(Taylor series)에서, 약반전(Weak inversion) 영역의 2차 계수는 강반전(Strong inversion) 영역의 2차 계수보다 크다고 알려져 있다. 따라서, 주 트랜지스터에 의해 발생하는 왜곡(Distortion) 성분보다 약반전(Weak inversion)에서 동작하는 보조 트랜지스터에 의해 발생하는 2차 고조파 왜곡(Distortion) 성분이 훨씬 더 강하다고 예측할 수 있다. 그러므로 보조 트랜지스터에 대한 더 강력한 감쇄 효과가 필요하게 된다. 이때, 감쇄를 더 크게 하는 것이 원래 MGTR(Multiple-Gated TRanstor)의 효과인 전체 g3 상쇄에 영향을 미치면 안 된다. 도 4의 구조에서 보조 트랜지스터들의 소스 감쇄 저항들은 2차 고조파에 대해서는 큰 감쇄 저항으로 작용하고, 기본 차동 신호에 대해서는 영향을 주지 않기 때문에 위와 같은 목적을 달성할 수 있는 것이다. 또한 주 트랜지스터와 보조 트랜지스터의 2차 고조파 신호의 위상의 정합은 도 3과 같은 감쇄 저항이 분리된 구조에서는 동작조건에 매우 민감하여 RF 영역에서의 2차 고조파 신호를 상쇄하는데 제한 요소가 된다. 하지만 본 발명의 제1 실시 예에 따른 도 4의 구조에서는 주 트랜지스터들의 소스 감쇄 저항들과 보조 트랜지스터들의 소스 감쇄 저항들의 접합점들에서 2차 고조파 신호의 위상이 자연스럽게 정합되므로 이의 상쇄가 효과적으로 이루어 질 수 있다.
도 6과 도 7은 본 발명의 실시 예들에 따른 차동 증폭 회로의 OIP3에 대하여 각 소스 감쇄 저항들(RSA2HD, RSC, RSM)이 끼치는 효과를 보여주는 시뮬레이션 결과이다.
여기서 차동 증폭 회로의 OIP3는 각 출력 전력 (Pout) 에서의 IMD3 성분값 (PIMD3)을 이용하여 다음 수학식 1로부터 계산된 값이다.
통상적으로 증폭기의 OIP3는 IMD3 성분이 출력 전력에 대해 3배의 기울기로 선형적으로 증가하는 영역에서 계산되기 때문에 출력 전력에 상관없이 한 개의 값으로 결정된다. 하지만 실제로는 출력 전력이 증가함에 따라 IMD3 성분이 일정한 기울기에서 벗어나 변하기 때문에 하나의 OIP3 값으로는 출력전력에 따른 증폭기의 선형성을 완벽히 나타내기 어렵다. 따라서 본 발명에서는 각 출력 전력에서의 IMD3 전력을 수학식 1을 이용하여 OIP3로 환산하여 표시하였다. 이렇게 함으로써 증폭기의 출력 전력이 변함에 따른 선형성의 변화를 모두 나타낼 수 있게 되는 것이다.
도 6을 참조하면, RSM과 RSC는 주로 낮은 출력 전력 영역에서 OIP3를 개선시키는 반면 높은 출력 전력 영역에서의 OIP3에는 거의 영향을 미치지 않는다. 이는 도 2 및 도 3의 종래 구조에서도 얻을 수 있는 효과이다. 반면 도 7을 참조하면, RSA2HD를 조정하면 비교적 높은 출력 전력 영역에서의 OIP3가 향상됨을 확인할 수 있다. 이는 본 발명 구조에서 나타나는 고유의 효과이다. RSA2HD를 변화시킴으로써, 비록 비교적 낮은 출력 전력 영역에서 OIP3가 개선되지 않거나 혹은 약간 감소될 수 있지만, 비교적 높은 출력 전력 영역에서는 OIP3를 크게 개선시킴을 보여주고 있다.
RF 송신기를 위한 일반적인 구동 증폭기나 전력 증폭기에서, EVM (Error Vector Magnitude)이나 ACPR (Adjacent Channel Power Ratio)등의 필요 조건을 맞추기 위한 선형성은 작은 출력 전력 영역보다 높은 출력 전력 영역에서 훨씬 더 중요하게 된다. 그러므로, 소스 감쇄 저항을 부분적으로 공유하는 본 발명의 구조가 높은 출력 전력에서 좋은 선형성을 얻어야 하는 구동증폭기나 전력증폭기 등의 응용에 적합할 것이다.
도 8은 본 발명에 따른 효과를 보여주는 또 다른 시뮬레이션 결과이다.
도 8을 참조하면, RSA2HD와 보조 트랜지스터의 크기 및 바이어스 전압을 적절히 조절함으로써 선형성이 최대로 개선되는 출력 전력 영역이 조정되고 있다. 이는 RSA2HD를 적용함으로써 증폭기의 응용목적에 따라, 최대 선형성을 얻는 출력 전력을 원하는 대로 조절할 수 있음을 나타내고 있다. 이 또한 본 발명의 구조에 따른 고유의 효과이다.
본 발명의 구조를 검증하기 위해 0.18-um의 RF CMOS 기술을 이용하여 2.4-GHz에서 동작하는 소스 감쇄 저항을 부분적으로 공유하는 구조를 채택한 도 5와 같은 구조의 차동 구동 증폭기를 제작하였다. 출력 임피던스와 격리성(Isolation)을 높이기 위해 캐스코드(Cascode) 트랜지스터부를 추가하였고, 주 트랜지스터의 크기는 0.18 x 800 um, 보조 트랜지스터의 크기는 0.18 x 192 um, 캐스코드 트랜지스터부에 사용된 트랜지스터의 크기는 0.18 x 1152 um 이다. g3 성분의 상쇄와 2차 고조파 Feedback 성분을 최소화 하기 위하여, RSM, RSC, RSA2HD의 크기는 시뮬레이션을 통해 각각 2 ohm, 2 ohm, 6 ohm으로 선정하였으며, RSA2HD는 높은 출력 전력에서의 OIP3값을 갖기 위해 삽입되었다. 설계된 구동 증폭기는 1.8 V의 공급 전원에서 18.7 mA를 소모하며, 전력 이득은 9.8 dB값을 갖는다.
투 톤(Two tone)입력을 넣어주었을 때, 최대 OIP3 값은 출력전력이 -9 dBm일 때 +25.8 dBm으로 측정되었고, 출력 전력이 +5 dBm까지 커지면서 OIP3값은 +20.5 dBm으로 측정되었다.
도 9는 도 3과 같이 종래의 소스 감쇄 저항이 분리된 구조와 도 5와 같이 제안된 소스 감쇄 저항을 부분적으로 공유하는 구조를 각각 적용한 증폭기의 출력 전력에 따른 IMD3의 측정결과를 비교한 것이다. 측정결과로부터 도 5의 본 발명의 구조가 기존 구조보다 넓은 출력전력범위에서 향상된 선형성을 갖는 것을 확인할 수 있다.
이상에서 보는 바와 같이, 본 발명이 속하는 기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (6)

  1. 2개의 입력신호의 차를 증폭하도록 차동쌍을 이루는 주 차동 증폭부, 상기 주 차동 증폭부와 병렬연결된 보조 차동 증폭부를 포함하고, 상기 주 차동 증폭부의 트랜스컨덕턴스의 2차 미분계수와 상기 보조 차동 증폭부의 트랜스컨덕턴스의 2차 미분계수는 서로 상쇄되는 차동 증폭부;
    외부의 제1 인덕턴스 성분과 상기 주 차동 증폭부에 포함된 제1 주 트랜지스터의 소스 사이에 설치된 제1 소스 감쇄 저항, 외부의 제2 인덕턴스 성분과 상기 주 차동 증폭부에 포함된 제2 주 트랜지스터의 소스 사이에 설치된 제2 소스 감쇄 저항, 상기 보조 차동 증폭부에 포함된 제1 및 제2 보조 트랜지스터의 소스들의 공통 접속단과 상기 제1 소스 감쇄 저항 사이에 설치된 제3 소스 감쇄 저항, 상기 제1 및 제2 보조 트랜지스터의 소스들의 공통 접속단과 상기 제2 소스 감쇄 저항 사이에 설치된 제4 소스 감쇄 저항을 포함하는 소스 감쇄 저항부를 포함하는, 선형성이 향상된 차동 증폭 회로.
  2. 제1 항에 있어서,
    상기 제1 소스 감쇄 저항과 상기 제1 인덕턴스 성분 사이에 설치된 제1 공통 소스 감쇄 저항, 상기 제2 소스 감쇄 저항과 상기 제2 인덕턴스 성분 사이에 설치된 제2 공통 소스 감쇄 저항을 더 포함하는, 선형성이 향상된 차동 증폭 회로.
  3. 제1 항에 있어서,
    상기 차동 증폭부와 출력단 사이에 설치되어 출력 임피던스와 격리성을 높이는 캐스코드 트랜지스터부를 더 포함하는, 선형성이 향상된 차동 증폭 회로.
  4. 제1 항에 있어서,
    상기 제3 및 제4 소스 감쇄 저항의 크기를 조절하여 선형성 개선이 최대가 되는 출력전력 영역을 조절하는, 선형성이 향상된 차동 증폭회로.
  5. 제1 항에 있어서,
    상기 외부의 인덕턴스 성분들은 본딩 와이어들인, 선형성이 향상된 차동 증폭 회로.
  6. 제1 항에 있어서,
    상기 주 차동 증폭부의 트랜스컨덕턴스의 2차 미분계수는 음의 값을 갖고, 상기 보조 차동 증폭부의 트랜스컨덕턴스의 2차 미분계수는 양의 값을 갖고, 상기 주 차동 증폭부와 상기 보조 차동 증폭부의 전체 트랜스컨덕턴스의 2차 미분계수는 완전 상쇄되어 영의 값을 갖는, 선형성이 향상된 차동 증폭 회로.
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