KR20090091486A - 반도체 패키지 - Google Patents
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Abstract
Description
Claims (16)
- 제1회로 기판과, 상기 제1회로 기판의 상부에 형성된 제1반도체 다이와, 상기 제1반도체 다이의 상부에 형성된 인터포저 및 상기 인터포저와 상기 제1회로 기판을 전기적으로 연결하는 적어도 하나의 제1도전성 와이어를 갖는 제1반도체 디바이스; 및상기 제1반도체 디바이스의 상부에 형성되고, 상기 인터포저와 전기적으로 연결된 제2회로 기판과 상기 제2회로 기판의 상부에 형성된 제2반도체 다이를 갖는 제2반도체 디바이스를 포함하여 이루어진 것을 특징으로 하는 반도체 패키지.
- 제 1 항에 있어서,상기 제1반도체 디바이스의 제1회로 기판은평평한 제1면과 상기 제1면의 반대면으로서 평평한 제2면으로 이루어진 제1절연층;상기 제1절연층의 제1면에 형성되어 상기 제1반도체 다이 또는 상기 도전성 와이어를 통해서 상기 인터포저와 전기적으로 연결된 적어도 하나의 제1배선 패턴;상기 제1절연층의 제2면에 형성된 적어도 하나의 제2배선 패턴;및상기 제1절연층의 제1면과 제2면 사이를 관통하여, 상기 제1배선 패턴과 상기 제2배선 패턴을 전기적으로 연결하는 적어도 하나의 제1도전성 비아를 포함하여 이루어진 것을 특징으로 하는 반도체 패키지.
- 제 2 항에 있어서,상기 제1반도체 디바이스의 제1회로 기판은상기 제1절연층의 제1면에 형성된 상기 제1배선 패턴의 일부를 노출 시켜 상기 제1반도체 다이 또는 상기 제1도전성 와이어와 전기적으로 연결되도록 하는 제1솔더 마스크;및상기 제1절연층의 제2면에 형성된 상기 제2배선 패턴의 일부를 노출 시키는 제2솔더 마스크를 더 포함하여 이루어진 것을 특징으로 하는 반도체 패키지.
- 제 3 항에 있어서,상기 제1반도체 디바이스의 상기 제2배선 패턴에 용착되어, 상기 제1반도체 디바이스와 전기적으로 연결된 외부솔더볼을 더 포함하는 것을 특징으로 하는 반도체 패키지.
- 제 1 항에 있어서,상기 제1반도체 디바이스는 상기 제1회로 기판의 상부, 상기 제1반도체 다이, 상기 인터포저 및 상기 제1도전성 와이어를 인캡슐레이션 하는 제1인캡슐란트를 더 포함하는 것을 특징으로 하는 반도체 패키지.
- 제 5 항에 있어서,상기 제1반도체 디바이스는 상기 제1인캡슐란트의 상부에서 내측으로 형성되어, 상기 인터포저와 상기 제2반도체 디바이스의 상기 제2회로 기판 사이를 전기적으로 연결하는 적어도 하나의 제2도전성 비아가 더 형성된 것을 특징으로 하는 반도체 패키지.
- 제 1 항에 있어서,상기 제1반도체 디바이스의 상기 제1반도체 다이는 평평한 제1면과, 상기 제1면의 반대면으로서 평평한 제2면을 갖고, 상기 제1면에는 상기 인터포저가 안착되며, 상기 제2면에는 적어도 하나의 도전성 범프가 형성되는 것을 특징으로 하는 반도체 패키지.
- 제 1 항에 있어서,상기 제1반도체 디바이스의 상기 인터포저는평평한 제1면과 상기 제1면의 반대면으로서 평평한 제2면으로 이루어지는 제2절연층;및상기 제2절연층의 제1면에 형성되어 상기 제2반도체 디바이스 또는 상기 제1회로 기판과 전기적으로 연결된 적어도 하나의 제3배선 패턴를 포함하여 이루어진 것을 특징으로 하는 반도체 패키지
- 제 8 항에 있어서,상기 제1도전성 와이어는 상기 인터포저의 상기 제3배선 패턴과 상기 제1회로 기판 사이에 형성되어, 상기 제3배선 패턴과 상기 제1회로 기판을 전기적으로 연결하는 것을 특징으로 하는 반도체 패키지.
- 제 8 항에 있어서,상기 제1반도체 디바이스의 상기 인터포저는상기 제2절연층의 제1면에 형성된 제3배선 패턴의 일부를 노출 시켜 상기 제2반도체 디바이스 또는 상기 제1회로 기판과 전기적으로 연결되도록 하는 제3솔더 마스크를 더 포함하여 이루어진 것을 특징으로 하는 반도체 패키지.
- 제 1 항에 있어서,상기 제2반도체 디바이스의 제2반도체 다이는 평평한 제1면과, 상기 제1면의 반대면으로서 평평한 제2면을 갖고, 상기 제1면에는 적어도 하나의 본드 패드가 형성된 것을 특징으로 하는 반도체 패키지.
- 제 11 항에 있어서,상기 제2반도체 디바이스의 제2회로 기판은평평한 제1면과 상기 제1면의 반대면으로서 평평한 제2면으로 이루어진 제3절연층;상기 제3절연층의 제1면에 형성되어 상기 제2반도체 다이의 상기 본드 패드 와 전기적으로 연결된 적어도 하나의 제4배선 패턴;상기 제3절연층의 제2면에 형성되어 상기 제1반도체 디바이스의 상기 인터포저와 전기적으로 연결되는 적어도 하나의 제5배선 패턴; 및상기 제3절연층의 제1면과 제2면 사이를 관통하여, 상기 제4배선 패턴과 상기 제5배선 패턴을 전기적으로 연결하는 적어도 하나의 제3도전성 비아를 포함하여 이루어진 것을 특징으로 하는 반도체 패키지.
- 제 12 항에 있어서,상기 제2반도체 디바이스의 제2회로 기판은상기 제3절연층의 제1면에 형성된 상기 제4배선 패턴의 일부를 노출 시켜 상기 제2반도체 다이와 전기적으로 연결되도록 하는 제4솔더 마스크;및상기 제3절연층의 제2면에 형성된 제5배선 패턴의 일부를 노출 시켜 상기 인터포저와 전기적으로 연결되도록 하는 제5솔더 마스크를 더 포함하여 이루어진 것을 특징으로 하는 반도체 패키지.
- 제 12 항에 있어서,상기 제2반도체 디바이스는상기 제2회로 기판의 상기 제5배선패턴에 형성되어, 상기 제2회로 기판과 상기 제1반도체 디바이스의 상기 인터포저 사이를 전기적으로 연결하는 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 패키지.
- 제 12 항에 있어서,상기 제2반도체 디바이스는 상기 제2반도체 다이의 상기 본드 패드와 상기 제4배선 패턴 사이를 전기적으로 연결하는 다수의 제2도전성 와이어를 더 포함하는 것을 특징으로 하는 반도체 패키지.
- 제 15 항에 있어서,상기 제2회로 기판의 상부와 상기 제2반도체 다이 및 상기 제2도전성 와이어를 인캡슐레이션하는 제2인캡슐란트를 더 포함하는 것을 특징으로 하는 반도체 패키지.
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