KR20090090512A - 레벨 시프트 회로 - Google Patents

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KR20090090512A
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Abstract

본 발명은 레벨 시프트 회로에 관한 것으로서, 특히 게이트 전압을 제어하여 단락 회로 전류를 감소시키는 레벨 시프트 회로에 관한 것이다. 본 발명에 따른 레벨 시프트 회로는 소스 및 드레인이 각각 출력단 및 전원단과 연결되는 제 1 트랜지스터; 상기 제 1 트랜지스터의 게이트 및 상기 출력단 사이에 위치하는 커패시터; 소스 및 드레인이 각각 접지단 및 상기 출력단과 연결되고, 게이트가 입력단과 연결되는 제 2 트랜지스터; 및 상기 입력단 및 상기 제 1 트랜지스터의 게이트와 연결되고, 상기 제 1 트랜지스터의 게이트에 인가되는 전압을 제어하는 게이트 전압 제어부로 구성된다. 본 발명은 트랜지스터 크기를 증가시킬 필요없이 게이트 전압 제어부를 통해 단락 회로 전류를 감소시킴으로써, 저전력 동작이 가능하고 작은 면적을 차지하는 레벨 시프트 회로를 제공할 수 있다.
레벨 시프트, 단일형 트랜지스터, 부트스트랩, 디스플레이 장치 구동 회로

Description

레벨 시프트 회로{LEVEL SHIFT CIRCUIT}
본 발명은 레벨 시프트 회로에 관한 것으로서, 특히 게이트 전압을 제어하여 단락 회로 전류를 감소시키는 레벨 시프트 회로에 관한 것이다.
본 발명은 정보통신부 및 정보통신연구진흥원의 IT원천기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2006-S-079-02, 과제명: 투명전자 소자를 이용한 스마트 창].
일반적으로 레벨 시프트 회로(Level shift circuit)는 소정의 전압레벨을 갖는 입력 신호를 입력 신호와 다른 전압레벨을 갖는 출력 신호로 변환하는 회로이다. 이러한 레벨 시프트 회로는 신호 전압의 크기가 서로 다른 회로 사이에 위치하여 회로 간에 전달되는 신호 전압의 크기를 변환하는데 주로 이용된다.
도 1a는 래치 구조를 갖는 종래의 레벨 시프트 회로의 구성을 나타내는 도면이고, 도 1b는 도 1a의 레벨 시프트 회로의 동작에 따른 입력 신호 및 출력 신호의 파형을 나타내는 도면이다.
도 1a 및 1b를 참조하면, 종래의 레벨 시프트 회로는 2 개의 P형 트랜지스터(P1, P2) 및 2개의 N형 트랜지스터(N1, N2)를 포함한다. 입력신호(Input) 및 반전 입력신호(Input_b)가 각각 제 1 N형 트랜지스터(N1) 및 제 2 N형 트랜지스터(N2)의 게이트에 입력되고, 제 1 N형 트랜지스터(N1) 및 제 2 N형 트랜지스터(N2)의 소스는 접지단(GND)에 연결된다. 출력단의 출력 신호(Output) 및 반전 출력신호(Output_b)는 각각 제 1 P형 트랜지스터(P1) 및 제 2 P형 트랜지스터(P2)의 게이트에 입력되고, 제 1 P형 트랜지스터(P1) 및 제 2 P형 트랜지스터(P2)의 소스는 전원단(VDDH)과 연결된다. 이 때, 출력 신호단(Output)은 제 2 P형 트랜지스터(P2)의 드레인과 제 2 N형 트랜지스터(N2)의 드레인에 연결되고, 반전 출력신호(Output_b)은 제 1 P형 트랜지스터(P1)의 드레인과 제 1 N형 트랜지스터(N1)의 드레인에 연결됨으로써 일종의 래치구조를 형성한다. 이러한 래치구조에 따라, 종래의 레벨 시프트 회로는 입력 신호를 입력 신호와 동일한 위상을 가지면서 다른 레벨의 동작 범위를 갖는 출력 신호로 변환한다.
상기와 같은 구조를 갖는 종래의 레벨 시프트 회로의 동작을 구체적으로 살펴보면 다음과 같다. 입력신호의 전압이 접지전위(GND)에서 제 1 전원전위(VDD)로 변경되면, 입력신호단(Input)에 연결된 제 1 N형 트랜지스터(N1)는 턴-온(turn on)되고, 반전 입력신호단(Input_b)에 연결된 제 2 N형 트랜지스터(N2)는 턴-오프(turn off)된다. 이에 따라, 반전 출력신호단(Output_b)은 접지단(GND)으로 방전된다.
이 때, 반전 출력신호단(Output_b)이 완전히 방전되기까지 소정의 시간이 소요됨에 따라 제 2 P형 트랜지스터(P2)가 충분히 턴-온되지 못하고, 이로 인해 출력 단(Output)의 전압은 접지전위(GND)에서 제 2 전원전위(VDDH)로 신속하게 변경되지 못한다. 그 결과, 출력단(Output)에 게이트가 연결되어 있는 제 1 P형 트랜지스터(P1)가 약하게 턴-온되고, 제 1 P형 트랜지스터(P1)는 입력신호(Input)에 의해 턴-온된 제 1 N형 트랜지스터(N1)와 함께 전원단(VDDH)에서 접지단(GND)까지의 단락 회로 전류(short circuit current)의 생성을 유도하여 전력소모를 증가시킨다. 반대로 입력신호(Input)가 제 1 전원전위(VDD)에서 접지전위(GND)로 변경되는 경우 역시 제 2 P형 트랜지스터(P2) 및 제 2 N형 트랜지스터(N2)에 의해 단락 회로 전류가 생성되는 문제가 발생한다.
이러한 문제점을 해결하기 위하여, N형 트랜지스터(N1, N2)의 크기를 증가시킴으로써 트랜지스터의 전달 능력을 향상시켜 출력단의 방전속도를 증가시키는 방법이 있으나, 이러한 방법은 캐패시턴스의 증가로 인해 신호 지연이 발생하고 트랜지스터 크기의 증가에 따라 회로 면적이 증가하는 문제점이 있다.
또한, 현재 디스플레이 장치의 후면(Backplane) 소자로 주로 사용되고 있는 a-Si:H TFT 및 저온 폴리 실리콘(Low Temperature Poly-Silicon) TFT는 소자의 특성상 단일형 트랜지스터로 구성되고, 현재의 디스플레이 장치 후면 소자를 대체할 소자로 기대되고 있는 금속 산화물 TFT 소자 역시 N형 트랜지스터를 이용한 개발이 주를 이루고 있다. 이러한 흐름에 따라 평판 디스플레이 장치의 구동회로에서 많이 사용되는 레벨 시프트 회로 역시 N형 트랜지스터만을 이용하여 구성되는 단일형 트랜지스터 구조로 개발될 필요가 있다.
본 발명에서 해결하고자 하는 과제는, 단일형 트랜지스터로 구성되며, 낮은 소비전력을 가지면서도 작은 면적을 차지하는 레벨 시프트 회로를 제공하는 것이다.
상술한 과제를 해결하기 위한 본 발명의 일 측면은 소스 및 드레인이 각각 출력단 및 전원단과 연결되는 제 1 트랜지스터; 상기 제 1 트랜지스터의 게이트 및 상기 출력단 사이에 위치하는 커패시터; 소스 및 드레인이 각각 접지단 및 상기 출력단과 연결되고, 게이트가 입력단과 연결되는 제 2 트랜지스터; 및 상기 입력단 및 상기 제 1 트랜지스터의 게이트와 연결되고, 상기 제 1 트랜지스터의 게이트에 인가되는 전압을 제어하는 게이트 전압 제어부를 포함하는 레벨 시프트 회로를 제공한다.
본 발명은 트랜지스터 크기를 증가시킬 필요없이 게이트 전압 제어부를 통해 단락 회로 전류를 감소시킴으로써, 저전력 동작이 가능하고 작은 면적을 차지하는 레벨 시프트 회로를 제공할 수 있다.
또한, 본 발명은 N형 트랜지스터만으로 구성가능한 레벨 시프트 회로의 구조 를 제공함으로써, 정보 표시장치의 후면 소자로 적합한 단일형 트랜지스터를 사용하는 레벨 시프트 회로를 제공할 수 있다.
또한, 본 발명은 종래의 레벨 시프트 회로와 달리 반전 입력 신호를 사용하지 않고 하나의 입력 신호만을 사용함으로써 회로의 구조를 단순화할 수 있다.
본 발명에 따른 레벨 시프트 회로는 출력단(Output)의 전압을 접지전위(GND)에서 제 2 전원전위(VDDH)로 변환하기 위한 제 1 트랜지스터(N1) 및 커패시터(C1)와, 출력단(Output)을 접지단(GND)으로 방전하기 위한 제 2 트랜지스터(N2)를 포함하며, 부트스트래핑 효과를 유지하면서 전원단(VDDH)에서 접지단(GND)까지의 단락 회로 전류를 감소시키기 위한 게이트 전압 제어부를 포함한다. 상기 게이트 전압 제어부는 전압 배분을 위하여 2 개 이상의 N형 트랜지스터로 구성될 수 있다. 여기서, 본 발명의 레벨 시프트 회로에 포함된 모든 트랜지스터는 N형 트랜지스터로만 구성될 수 있다. 이하 도 2a 내지 4를 참조하여 실시예를 중심으로 본 발명의 레벨 시프트 회로를 설명하기로 한다.
(제 1 실시예)
도 2a는 본 발명의 제 1 실시예에 따른 레벨 시프트 회로의 구성을 나타내는 도면이고, 도 2b는 도 2a의 레벨 시프트 회로의 동작에 따른 입력 신호 및 출력 신호의 파형을 나타내는 도면이다.
도 2a를 참조하면, 레벨 시프트 회로는 부트스트래핑(bootstrapping)을 이용하여 출력단(Output)의 전압을 접지전위(GND)에서 제 2 전원전위(VDDH)로 변환하기 위한 제 1 트랜지스터(N1) 및 커패시터(C1)와, 출력단(Output)을 접지단(GND)으로 방전하기 위한 제 2 트랜지스터(N2)를 포함한다. 이 때, 제 1 트랜지스터(N1)의 드레인 및 소스는 각각 전원단(VDDH) 및 출력단(Output)에 연결된다. 커패시터(C1)는 제 1 트랜지스터(N1)의 게이트와 출력단(Output) 사이에 위치하고, 제 2 트랜지스터(N2)의 소스 및 드레인은 각각 접지단(GND) 및 출력단(Output)과 연결된다. 제 2 트랜지스터(N2)의 게이트는 입력단(Input)과 연결된다.
또한, 레벨 시프트 회로는 부트스트래핑 효과를 유지하면서 전원단(VDDH)에서 접지단(GND)까지의 단락 회로 전류를 감소시키기 위한 게이트 전압 제어부를 포함한다. 상기 게이트 전압 제어부는 제 3 트랜지스터(N3) 및 제 4 트랜지스터(N4)로 구성된다. 제 3 트랜지스터(N3)는 드레인 및 게이트가 입력단(Input)에 연결되고, 소스가 제 1 트랜지스터(N1)의 게이트(노드 A)와 연결된다. 제 4 트랜지스터(N4)는 드레인 및 게이트가 제 1 트랜지스터(N1)의 게이트(노드 A)와 연결되고, 소스가 출력단(Output)에 연결된다. 여기서, 제 1 실시예를 비롯한 본 발명의 레벨 시프트 회로에 포함된 모든 트랜지스터(N1,N2,N3,N4)는 N형 트랜지스터로만 구성될 수 있다. 또한, 본 발명의 제 1 실시예에서 게이트 전압 제어부는 2개의 N형 트랜지스터(N3, N4)로 구성되나, 실시예에 따라 2개 이상의 N형 트랜지스터로 구성될 수 있다.
도 2b를 참조하면, 본 발명의 제 1 실시예에 따른 레벨 시프트 회로는 종래 의 레벨 시프트 회로와 달리 입력 신호(Input)와 출력 신호(Output)가 서로 반대의 위상을 가진다. 예를 들어, 입력 신호가 접지전위(GND)에서 제 1 전원전위(VDD)로 변하는 경우 출력 신호는 제 2 전원전위(VDDH)에서 접지전위(GND)로 변환된다. 이러한 동작 특성을 가지는 레벨 시프트 회로의 세부적인 동작은 이하 도 2a를 참조하여 자세히 설명한다.
다시 도 2a를 참조하면, 입력신호(Input)의 전압이 접지전위(GND)에서 제 1 전원전위(VDD)로 변하는 경우, 입력신호(Input)에 의해 제 2 트랜지스터(N2)가 턴-온되고 출력단(Output)은 턴-온된 제 2 트랜지스터(N2)를 통해 접지단(GND)으로 방전된다. 이 때, 입력신호(Input)에 의해 게이트 전압 제어부에 포함된 제 3 트랜지스터들(N3) 및 제 4 트랜지스터(N4)가 턴-온되고, 트랜지스터들(N3,N4) 간의 전압배분에 따라 노드 A(제 1 트랜지스터(N1)의 게이트 노드)의 전압은 약 VDD/2이 된다. 즉, 게이트 전압 제어부(N3, N4)는 제 1 트랜지스터(N1)의 게이트에 인가되는 전압을 적정한 전압으로 유지하는 역할을 한다.
반대로 입력신호(Input)가 제 1 전원전위(VDD)에서 접지전위(GND)로 변하는 경우, 입력신호에 의해 제 3 트랜지스터(N3) 및 제 4 트랜지스터(N4)가 턴-오프되면서 노드 A가 약 VDD/2의 전압으로 플로우팅(floating)된 상태가 된다. 이 때, C1 커패시터의 커플링에 의해 부트스트래핑(bootstrapping) 효과가 나타나고, 그 결과 출력단(Output)은 제 2 전원전위(VDDH)로 충전된다.
상술한 바와 같이, 본 발명의 레벨 시프트 회로는 제 2 트랜지스터(N2)를 턴-온시켜 출력단(Output)을 접지단(GND)으로 방전하는 동안 게이트 전압 제어부를 통하여 노드 A의 전압 레벨을 대략 VDD/2 정도로 낮춤으로써, 전원단(VDDH)에서 접지단(GND)까지 발생하는 단락 회로 전류를 크게 감소시켜 저전력 동작을 가능하게 한다. 또한, 본 발명의 레벨 시프트 회로는 종래의 레벨 시프트 회로와 달리 제 2 트랜지스터(N2)의 방전 능력을 증가시키기 위해 트랜지스터의 사이즈를 크게 확장시킬 필요가 없고 반전 입력신호(Input_b)의 사용없이 단일 입력신호(Input)를 사용함으로써 회로의 구조를 단순화하고 회로의 면적을 감소시킬 수 있다.
(제 2 실시예)
도 3은 본 발명의 제 2 실시예에 따른 레벨 시프트 회로의 구성을 나타내는 도면이다.
도 3을 참조하면, 본 발명의 제 2 실시예에 따른 레벨 시프트 회로는 제 1 실시예와 동일한 구조의 제 1 트랜지스터(N1), 제 2 트랜지스터(N2) 및 커패시터(C1)를 포함하고, 제 1 실시예에 따른 레벨 시프트 회로와 같이 입력 신호와 출력 신호가 서로 반대의 위상을 가진다.
제 1 실시예와 달리, 본 발명의 제 2 실시예에 따른 레벨 시프트 회로는 게이트 전압 제어부로서 3개의 N형 트랜지스터(N3, N4, N5)를 포함한다. 제 3 트랜지스터(N3)는 드레인 및 게이트가 입력단(Input)에 연결되고, 소스가 제 1 트랜지스터(N1)의 게이트(노드 A)와 연결된다. 제 4 트랜지스터(N4)는 드레인 및 게이트가 제 1 트랜지스터(N1)의 게이트(노드 A)와 연결되고, 소스가 제 5 트랜지스터(N5)의 드레인에 연결된다. 제 5 트랜지스터(N5)는 게이트가 입력단(Input)에 연결되고, 소스 및 드레인은 각각 접지단(GND) 및 제 4 트랜지스터(N4)의 소스에 연결된다.
본 발명의 제 2 실시예에 따른 레벨 시프트 회로의 세부적인 동작은 다음과 같다. 입력신호(Input)의 전압이 접지전위(GND)에서 제 1 전원전위(VDD)로 변하는 경우, 입력신호(Input)에 의해 제 2 트랜지스터(N2)가 턴-온되고 출력단(Output)은 턴-온된 제 2 트랜지스터(N2)를 통해 접지단(GND)으로 방전된다. 이 때, 입력신호(Input)에 의해 게이트 전압 제어부에 포함된 제 3 트랜지스터들(N3), 제 4 트랜지스터(N4) 및 제 5 트랜지스터(N5)가 턴-온되고, 트랜지스터들(N3,N4) 간의 전압배분에 따라 노드 A(제 1 트랜지스터(N1)의 게이트 노드)의 전압은 VDD의 약 1/2이 된다. 이 때, 제 1실시예와 같이 제 1 트랜지스터(N1)의 게이트에 인가되는 전압을 적정한 전압으로 유지할 수 있다.
반대로 입력신호(Input)가 제 1 전원전위(VDD)에서 접지전위(GND)로 변하는 경우, 입력신호에 의해 제 3 트랜지스터(N3) 및 제 5 트랜지스터(N5)가 턴-오프되면서 노드 A가 약 VDD/2의 전압으로 플로우팅(floating)된 상태가 된다. 이에 따라, C1 커패시터의 커플링에 의해 부트스트래핑(bootstrapping) 효과가 나타나고, 그 결과 출력단(Output)은 제 2 전원전위(VDDH)로 충전된다.
(제 3 실시예)
도 4는 본 발명의 제 3 실시예에 따른 레벨 시프트 회로의 구성을 나타내는 도면이다.
도 4를 참조하면, 본 발명의 제 3 실시예에 따른 레벨 시프트 회로는 제 1 실시예와 동일한 구조의 제 1 트랜지스터(N1), 제 2 트랜지스터(N2) 및 커패시터(C1)를 포함하고, 상기 제 1 실시예 및 제 2 실시예에 따른 레벨 시프트 회로와 같이 입력 신호와 출력 신호가 서로 반대의 위상을 가진다.
제 1 실시예와 달리, 본 발명의 제 3 실시예에 따른 레벨 시프트 회로는 게이트 전압 제어부로서 3개의 N형 트랜지스터(N3, N4, N5)를 포함한다. 제 3 트랜지스터(N3)는 드레인 및 게이트가 입력단(Input)에 연결되고, 소스가 제 4 트랜지스터(N1)의 드레인과 연결된다. 제 4 트랜지스터(N4)는 드레인 및 게이트가 제 3 트랜지스터(N1)의 소스와 연결되고, 소스가 제 1 트랜지스터(N1)의 게이트(노드 A)와 연결된다. 제 5 트랜지스터(N5)의 드레인 및 게이트는 제 1 트랜지스터(N1)의 게이트(노드 A)와 연결되고, 제 5 트랜지스터(N5)의 소스는 출력단(Output)에 연결된다.
본 발명의 제 3 실시예에 따른 레벨 시프트 회로의 세부적인 동작은 다음과 같다. 입력신호(Input)의 전압이 접지전위(GND)에서 제 1 전원전위(VDD)로 변하는 경우, 입력신호(Input)에 의해 제 2 트랜지스터(N2)가 턴-온되고 출력단(Output)은 턴-온된 제 2 트랜지스터(N2)를 통해 접지단(GND)으로 방전된다. 이 때, 입력신호(Input)에 의해 게이트 전압 제어부에 포함된 제 3 트랜지스터들(N3), 제 4 트랜지스터(N4) 및 제 5 트랜지스터(N5)가 턴-온되고, 트랜지스터들(N3,N4,N5) 간의 전압배분에 따라 노드 A(제 1 트랜지스터(N1)의 게이트 노드)의 전압은 약 VDD/3가 된다. 이에 따라, 제 1실시예와 같이 제 1 트랜지스터(N1)의 게이트에 인가되는 전압을 적정한 전압으로 유지할 수 있다.
반대로 입력신호(Input)가 제 1 전원전위(VDD)에서 접지전위(GND)로 변하는 경우, 입력신호에 의해 제 3 트랜지스터(N3), 제 4 트랜지스터(N4) 및 제 5 트랜지스터(N5)가 턴-오프되면서 노드 A가 약 VDD/3의 전압으로 플로우팅(floating)된 상태가 된다. 이 때, C1 커패시터의 커플링에 의해 부트스트래핑(bootstrapping) 효과가 나타나고, 그 결과 출력단(Output)은 제 2 전원전위(VDDH)로 충전된다.
(제 4 실시예)
도 5는 본 발명의 제 4 실시예에 따른 레벨 시프트 회로의 구성을 나타내는 도면이다.
도 5를 참조하면, 본 발명의 제 4 실시예에 따른 레벨 시프트 회로는 제 1 실시예와 동일한 구조의 제 1 트랜지스터(N1), 제 2 트랜지스터(N2) 및 커패시터(C1)를 포함하고, 상기 제 1 실시예 내지 제 3 실시예에 따른 레벨 시프트 회로와 같이 입력 신호와 출력 신호가 서로 반대의 위상을 가진다.
본 발명의 제 4 실시예에 따른 레벨 시프트 회로는 게이트 전압 제어부로서 3개의 N형 트랜지스터(N3, N4, N5)를 포함한다. 제 3 트랜지스터(N3)는 드레인 및 게이트가 입력단(Input)과 연결되고, 소스가 제 1 트랜지스터의 게이트(노드 A)와 연결된다. 제 4 트랜지스터(N4)는 드레인 및 게이트가 제 1 트랜지스터의 게이트(노드 A)와 연결되고, 소스가 제 5 트랜지스터(N5)의 드레인 및 게이트와 연결된다. 제 5 트랜지스터(N5)는 드레인 및 게이트가 제 4 트랜지스터(N4)의 소스와 연결되고, 제 5 트랜지스터(N5)의 소스는 출력단(Output)과 연결된다.
본 발명의 제 4 실시예에 따른 레벨 시프트 회로의 세부적인 동작은 다음과 같다. 입력신호(Input)의 전압이 접지전위(GND)에서 제 1 전원전위(VDD)로 변하는 경우, 입력신호(Input)에 의해 제 2 트랜지스터(N2)가 턴-온되고 출력단(Output)은 턴-온된 제 2 트랜지스터(N2)를 통해 접지단(GND)으로 방전된다. 이 때, 입력신호(Input)에 의해 게이트 전압 제어부에 포함된 제 3 트랜지스터들(N3), 제 4 트랜지스터(N4) 및 제 5 트랜지스터(N5)가 턴-온되고, 트랜지스터들(N3,N4,N5) 간의 전압배분에 따라 노드 A(제 1 트랜지스터(N1)의 게이트 노드)의 전압은 VDD의 약 2/3가 된다. 이에 따라, 제 1실시예와 같이 제 1 트랜지스터(N1)의 게이트에 인가되는 전압을 적정한 전압으로 유지할 수 있다.
반대로 입력신호(Input)가 제 1 전원전위(VDD)에서 접지전위(GND)로 변하는 경우, 입력신호에 의해 제 3 트랜지스터(N3), 제 4 트랜지스터(N4) 및 제 5 트랜지스터(N5)가 턴-오프되면서 노드 A가 VDD의 약 2/3의 전압으로 플로우팅(floating)된 상태가 된다. 이 때, C1 커패시터의 커플링에 의해 부트스트래핑(bootstrapping) 효과가 나타나고, 그 결과 출력단(Output)은 제 2 전원전위(VDDH)로 충전된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것은 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a는 래치 구조를 갖는 종래의 레벨 시프트 회로의 구성을 나타내는 도면이다.
도 1b는 도 1a의 레벨 시프트 회로의 동작에 따른 입력 신호 및 출력 신호의 파형을 나타내는 도면이다.
도 2a는 본 발명의 제 1 실시예에 따른 레벨 시프트 회로의 구성을 나타내는 도면이다.
도 2b는 도 2a의 레벨 시프트 회로의 동작에 따른 입력 신호 및 출력 신호의 파형을 나타내는 도면이다.
도 3은 본 발명의 제 2 실시예에 따른 레벨 시프트 회로의 구성을 나타내는 도면이다.
도 4는 본 발명의 제 3 실시예에 따른 레벨 시프트 회로의 구성을 나타내는 도면이다.
도 5는 본 발명의 제 4 실시예에 따른 레벨 시프트 회로의 구성을 나타내는 도면이다.

Claims (8)

  1. 소스 및 드레인이 각각 출력단 및 전원단에 연결되는 제 1 트랜지스터;
    상기 제 1 트랜지스터의 게이트 및 상기 출력단 사이에 위치하는 커패시터;
    소스 및 드레인이 각각 접지단 및 상기 출력단에 연결되고, 게이트가 입력단에 연결되는 제 2 트랜지스터; 및
    상기 입력단 및 상기 제 1 트랜지스터의 게이트와 연결되고, 상기 제 1 트랜지스터의 게이트에 인가되는 전압을 제어하는 게이트 전압 제어부
    를 포함하는 레벨 시프트 회로.
  2. 제 1항에 있어서,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터 및 상기 게이트 전압 제어부에 포함된 트랜지스터는 N형 트랜지스터인 레벨 시프트 회로.
  3. 제 1항에 있어서,
    상기 게이트 전압 제어부는 상기 입력단에 전원전위가 인가될 때 상기 제 1 트랜지스터의 게이트에 인가되는 전압을 상기 전원전위보다 낮은 전위로 유지하는 레벨 시프트 회로.
  4. 제 1항에 있어서, 상기 게이트 전압 제어부는,
    드레인 및 게이트가 상기 입력단에 연결되고, 소스가 상기 제 1 트랜지스터의 게이트에 연결되는 제 3 트랜지스터; 및
    드레인 및 게이트가 상기 제 1 트랜지스터의 게이트에 연결되고, 소스가 상기 출력단에 연결되는 제 4 트랜지스터
    를 포함하는 레벨 시프트 회로.
  5. 제 1항에 있어서, 상기 게이트 전압 제어부는,
    드레인 및 게이트가 상기 입력단에 연결되고, 소스가 상기 제 1 트랜지스터의 게이트에 연결되는 제 3 트랜지스터;
    드레인 및 게이트가 상기 제 1 트랜지스터의 게이트에 연결되는 제 4 트랜지스터; 및
    드레인이 상기 제 4 트랜지스터의 소스에 연결되고, 소스가 상기 접지단에 연결되고, 게이트가 상기 입력단과 연결되는 제 5 트랜지스터
    를 포함하는 레벨 시프트 회로.
  6. 제 1항에 있어서, 상기 게이트 전압 제어부는,
    드레인 및 게이트가 상기 입력단에 연결되는 제 3 트랜지스터;
    드레인 및 게이트가 상기 제 3 트랜지스터의 소스에 연결되고, 소스가 상기 제 1 트랜지스터의 게이트에 연결되는 제 4 트랜지스터; 및
    드레인 및 게이트가 상기 제 1 트랜지스터의 게이트에 연결되고, 소스가 상기 출력단에 연결되는 제 5 트랜지스터
    를 포함하는 레벨 시프트 회로.
  7. 제 1항에 있어서, 상기 게이트 전압 제어부는,
    드레인 및 게이트가 상기 입력단에 연결되고, 소스가 상기 제 1 트랜지스터의 게이트에 연결되는 제 3 트랜지스터;
    드레인 및 게이트가 상기 제 1 트랜지스터의 게이트에 연결되는 제 4 트랜지스터; 및
    드레인 및 게이트가 상기 제 4 트랜지스터의 소스에 연결되고, 소스가 상기 출력단에 연결되는 제 5 트랜지스터
    를 포함하는 레벨 시프트 회로.
  8. 제 1항에 있어서,
    상기 출력단으로 출력되는 출력신호는 상기 입력단으로 입력되는 입력신호와 반대의 위상을 갖는 레벨 시프트 회로.
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